TWI407531B

TWI407531B - 具有蕭特基二極體之功率半導體結構及其製造方法

Info

Publication number: TWI407531B
Application number: TW99106369A
Authority: TW
Inventors: Hsiu Wen Hsu; Chun Ying Yeh
Original assignee: Great Power Semiconductor Corp
Priority date: 2010-03-05
Filing date: 2010-03-05
Publication date: 2013-09-01
Also published as: TW201131698A

Description

具有蕭特基二極體之功率半導體結構及其製造方法

本發明係關於一種溝槽式功率半導體結構及其製作方法，特別是關於一種具有蕭特基二極體(Schottky Diode)之溝槽式半導體結構及其製作方法。

在溝槽式功率半導體的應用領域中，越來越注重切換速度的表現，此特性的改善提升能明顯幫助高頻電路操作中的切換損失。利用蕭特基二極體來改善功率半導體元件之切換損失，是一個常見的解決方法。

第1圖係一利用蕭特基二極體SD1改善金氧半電晶體T1之切換損失的電路示意圖。如圖中所示，金氧半電晶體T1之本體二極體(body diode) D1係並聯於蕭特基二極體SD1。由於蕭特基二極體SD之啟動電壓低於本體二極體D1。因此，當金氧半電晶體T1之源汲極存在順向偏壓時，蕭特基二極體SD1可避免本體二極體D1被導通(turn on)。亦即，在此情況下，電流是由源極S經由蕭特基二極體SD1流動至汲極D。

值得注意的是，相較於本體二極體D1由導通轉變為不導通(turn off)之過程中，因為少數載子(minority carrier)存在而會造成時間延遲，蕭特基二極體不具有少數載子，因此，可以避免時間延遲，而有助於改善切換損失。

因此，本發明之主要目的是提供一種溝槽式功率半導體結構及其製作方法，可以利用既有之半導體製程，在製作溝槽式功率電晶體之同時製作蕭特基二極體並聯於此溝槽式功率電晶體。

為達成上述目的，本發明提供一種具有蕭特基二極體(schottky diode)之功率半導體結構之製造方法。首先，形成一多晶矽層於矽基材之表面。此多晶矽層包括至少一閘極多晶矽結構與至少一第一多晶矽結構。第一多晶矽結構與閘極多晶矽結構間隔一預設距離。隨後，透過第一多晶矽結構植入摻雜物至矽基材內，以形成至少一個本體區與至少一個源極摻雜區。本體區係位於閘極多晶矽結構與第一多晶矽結構之間。源極摻雜區係位於本體區之內。接下來，形成一介電層覆蓋閘極多晶矽結構、第一多晶矽結構與矽基材之裸露表面。然後，形成一開口對應於該第一多晶矽結構，該開口至少貫穿該介電層。此開口之深度係小於本體區之最大深度，並且，開口使本體區下方之矽基材裸露於外。隨後，於開口內填入一金屬層。

本發明並提供一種具有蕭特基二極體之功率半導體結構。此溝槽式功率半導體結構包括一矽基材、至少一閘極多晶矽結構與一第一多晶矽結構、至少一本體區、至少一源極摻雜區、一介電層與一金屬層。其中，閘極多晶矽結構與第一多晶矽結構係位於矽基材上方。並且，閘極多晶矽結構與第一多晶矽結構係間隔一預設距離。本體區係位於閘極多晶矽結構與第一多晶矽結構間之矽基材內，並與第一多晶矽結構有部分重疊。源極摻雜區係位於本體區內，並與第一多晶矽結構有部分重疊。介電層係覆蓋閘極多晶矽結構與第一多晶矽結構。介電層中並具有一開口，係向下貫穿源極摻雜區，並延伸至位於本體區下方之矽基材。並且，此開口之深度小於本體區之最大深度。金屬層係位於介電層上，並且填入開口內。

關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

本發明之主要概念係在形成閘極多晶矽結構的步驟中，同時形成第一多晶矽結構於矽基材上。利用第一多晶矽結構與閘極多晶矽結構間定義出本體區與源極摻雜區的範圍。然後，沉積一介電層，並以蝕刻方式形成一開口貫穿介電層與第一多晶矽結構，使源極摻雜區與本體區下方之汲極區裸露於外。然後，於開口內填入一金屬層以電性連接至源極摻雜區與汲極區，以形成一蕭特基二極體(schottky diode)並聯於功率電晶體。

第2A至2E圖顯示本發明一種具有蕭特基二極體之功率半導體結構之製造方法之第一實施例。如第2A圖所示，首先，形成至少一閘極溝槽120於一矽基材110內。隨後，形成一閘極介電層130至少覆蓋閘極溝槽120之內側表面。接下來，全面沉積一多晶矽層140於矽基材110之表面，此多晶矽層140同時填滿各個閘極溝槽120。

接下來，如第2B圖所示，以蝕刻方式去除不必要的部份多晶矽層140，以形成至少一閘極多晶矽結構142與至少一第一多晶矽結構144。其中，第一多晶矽結構144係位於矽基材110之上表面，並且與閘極多晶矽結構142間隔一預設距離。此第一多晶矽結構144係用以定義各個元件之本體與源極摻雜區的範圍。

關於前述閘極多晶矽結構142與第一多晶矽結構144之製作步驟，舉例來說，可利用一圖案層182定義出第一多晶矽結構144的範圍，再利用回蝕(etch back)的方式，去除位於閘極溝槽120外面之多晶矽層140，以形成閘極多晶矽結構142。不過，本發明並不限於此。前揭閘極多晶矽結構142與第一多晶矽結構144可利用微影方式同時定義出來。

隨後，如第2C圖所示，利用第一多晶矽結構144為遮罩，植入第一導電型摻雜物至矽基材110內，以形成至少一個本體區150。此本體區150係位於閘極多晶矽結構142與第一多晶矽結構144之間，並且，部份本體區150係位於第一多晶矽結構144之正下方。此外，本體區150的深度大致是由閘極溝槽120之側邊向外逐步遞減。在本實施例中，第一多晶矽結構144之兩側分別形成有一個本體區150。並且，此二個本體區150並未連接在一起。

然後，同樣利用第一多晶矽結構144為遮罩，不過，改為植入第二導電型摻雜物至矽基材110內，以形成至少一個源極摻雜區160於本體區150內。前述第一導電型摻雜物與第二導電型摻雜物可分別是P型與N型之摻雜物。不過，本發明並不限於此。前述第一導電型摻雜物與第二導電型摻雜物亦可分別是N型與P型之摻雜物。並且，部份源極摻雜區160係位於第一多晶矽結構144之正下方。值得注意的是，雖然本體區150與源極摻雜區160都是利用第一多晶矽結構144定義出來的，透過適當地控制離子植入製程與後續驅入(drive-in)製程的參數，可確保源極摻雜區160是完全位於本體區150內。

接下來，如第2D圖所示，形成一介電層170覆蓋閘極多晶矽結構142、第一多晶矽結構144與矽基材110之裸露表面。然後，以蝕刻方式形成一開口172於介電層170內。此開口172至少貫穿介電層170與第一多晶矽結構144，並使源極摻雜區160裸露於外。在開口172之側邊係留有部分之第一多晶矽結構144’。同時，開口172之底部係延伸至本體區150下方之矽基材110。不過，由於本體區150的深度大致是由閘極溝槽120之側邊向外逐步遞減，因此，此開口172之深度d1只需要使本體區150下方之矽基材110(即汲極區)裸露於外，而可以小於本體區150之最大深度d2。

如第2D圖所示，在前述形成開口172於介電層170之步驟中，同時形成一接觸窗174使本體區150裸露於外。隨後，利用一圖案層184覆蓋開口172，選擇性地植入第一導電型摻雜至接觸窗174內，以形成一重摻雜區152於接觸窗174之底部。最後，如第2E圖所示，全面沉積一金屬層190於介電層170上。此金屬層190係同時填入開口172與接觸窗174。位於開口172內之金屬層190係與矽基材110之接面上形成一蕭特基二極體(schottky diode)。位於接觸窗174內之金屬層190則是透過重摻雜區152電性連接至本體區150。

本實施例可利用既有之半導體製程，在製作溝槽式功率電晶體(即第2A至2E圖中右側部分的結構)之同時，製作蕭特基二極體並聯於溝槽式功率電晶體。因此，可以有效降低製程難度，避免製作成本提高。

第3A至3B圖顯示本發明一種具有蕭特基二極體(schottky diode)之功率半導體結構之製造方法之第二實施例。不同於本發明之第一實施例，需要在介電層170中製作開口172與接觸窗174。本實施例在介電層270中僅製作一開口272，即可形成蕭特基二極體於金屬層290與矽基材210之接面上並使金屬層290電性連接本體區250。

第3A圖之步驟係承接第2C圖之步驟，如第3A圖所示，在形成一介電層270覆蓋閘極多晶矽結構242、第一多晶矽結構244與矽基材210之裸露表面後，以蝕刻方式形成一開口272貫穿介電層270與第一多晶矽結構244’。此開口272之寬度係小於第一多晶矽結構244’之寬度。經過此蝕刻步驟後，在開口272兩側分別留有部份之第一多晶矽結構244’。

接下來，以介電層270為遮罩，植入第一導電型摻雜物於開口272內，以形成一重摻雜區254於矽基材210內。透過適當控制植入能量，此重摻雜區254係大致位於源極摻雜區260之下方，並且，至少部份重摻雜區254係落於本體區250內。隨後，如第3B圖所示，直接利用介電層270為遮罩，以蝕刻方式向下延伸開口272’的深度(如圖中虛線箭頭所示)，使開口272’的底部位於至源極摻雜區260與重摻雜區254的下方。接下來，全面沉積一金屬層290於介電層270上，並且填入開口272’中。

值得注意的是，以離子植入方式所形成之重摻雜區254的寬度會大於開口272的寬度。因此，如第3B圖所示，以蝕刻方式向下延伸開口272’之步驟會留下部分之重摻雜區254’於開口272’之側壁。金屬層290可透過此重摻雜區254’電性連接至本體區250，同時，在開口272’底面會形成一蕭特基二極體。

第4圖顯示本發明一種具有蕭特基二極體之功率半導體結構之製造方法之第三實施例。第4圖之步驟係承接第2C圖之步驟。如第4圖所示，在形成一介電層370覆蓋閘極多晶矽結構342、第一多晶矽結構344與矽基材310之裸露表面後，以蝕刻方式形成一開口372於介電層370內。此開口372係貫穿介電層370與第一多晶矽結構344’，並且延伸至源極摻雜區360下方。同時，開口372之底部係延伸至本體區350下方之矽基材310。隨後，透過介電層370斜向植入第一導電型摻雜物於本體區350內，以形成至少一重摻雜區354於源極摻雜區360之下方。此重摻雜區354係同時鄰接於開口372之側壁與底面。

第5A與5B圖顯示本發明一種具有蕭特基二極體之功率半導體結構之製造方法之第四實施例。第5A圖之步驟與第4圖之步驟大致相同。如第5B圖所示，在形成重摻雜區454於本體區450之步驟後，直接利用介電層470為遮罩，以蝕刻方式向下延伸開口472(如圖中虛線箭頭所示)至重摻雜區454之下方。經過此蝕刻步驟，位於開口472’底部之部分重摻雜區454會被完全去除，而保留鄰接於開口472’側壁之部分重摻雜區454’。

第6A至6E圖顯示本發明一種具有蕭特基二極體之功率半導體結構之製造方法之第五實施例。第6A圖之步驟係承接第2B圖之步驟。在第6A圖所示之步驟中，透過第一多晶矽結構544植入第一導電型摻雜物至矽基材510內。如第6A圖所示，適當地控制離子植入製程與後續驅入製程的參數，在第一多晶矽結構544下方可以形成一個完整的本體區550，而非如第2C圖所示之二個互相分離的本體區150。此本體區550的深度大致是由閘極溝槽520之側邊朝向第一多晶矽結構544之正下方逐步遞減。雖然本實施例在第一多晶矽結構544下方係形成一完整的本體區550，與第2C圖所示之步驟不同，不過，本發明並不限於此。本實施例亦可採取類似第2C圖之步驟，在第一多晶矽結構544之下方形成二個互相分離的本體區550。隨後，如第6A圖所示，透過第一多晶矽結構544植入第二導電型摻雜物至本體區550內，以形成源極摻雜區560於第一多晶矽結構544之兩側。

接下來，如第6B圖所示，全面沉積一介電層(未圖示)，然後以回蝕方式去除多餘的介電材料，使第一多晶矽結構544之上表面裸露於外。值得注意的是，本步驟所形成之介電結構570不僅覆蓋位於閘極溝槽520內之閘極多晶矽結構542，同時亦覆蓋矽基材510之裸露表面。隨後，如第6C圖所示，去除裸露於外之第一多晶矽結構544以形成一開口572延伸至矽基材510之表面。然後，透過此開口572，植入第一導電型摻雜物，以形成一重摻雜區552於本體區550內。

接下來，如第6D圖所示，在開口572之兩側分別形成一間隔層結構(spacer) 574。然後，透過此間隔層結構574形成一窄溝槽576於開口572的下方。此窄溝槽576係由開口572的底面向下延伸貫穿重摻雜區552與本體區550。並且，至少部份窄溝槽576的底面係落於本體區550下方之矽基材510(汲極區)內。換言之，本實施例係透過窄溝槽576之製作向下延伸開口至本體區550下方之矽基材510。

由於本體區550的深度大致是由閘極溝槽520之側邊朝向第一多晶矽結構544之正下方逐步遞減，因此，窄溝槽576之深度d3只需要使本體區550下方之矽基材510(即汲極區)裸露於外，而可以小於本體區550之最大深度d4。

第6D圖之步驟透過間隔層結構576之製作以調整窄溝槽576之寬度，可確保部分之重摻雜區552’保留於窄溝槽576之兩側。此外，在本步驟中，窄溝槽576並未與源極摻雜區560相接觸。源極摻雜區560是鄰接於開口572的底面。不過，本發明並不限於此。適度增加窄溝槽576的寬度，可以使源極摻雜區560鄰接於窄溝槽576的側壁，以增加源極摻雜區560與金屬層590之接面面積。

最後，如第6E圖所示，全面沉積一金屬層590。此金屬層590係填入窄溝槽576與開口572內，透過重摻雜區552’電性連接至本體區550，並且在窄溝槽576的底面處形成一蕭特基二極體。

第7圖顯示本發明一種具有蕭特基二極體(schottky diode)之功率半導體結構之製造方法之第六實施例。第7圖之步驟係承接第6B圖之步驟。本實施例與本發明第五實施例的差異在於，本實施例在去除第一多晶矽結構544後，繼續利用介電結構570為遮罩向下蝕刻矽基材510。透過本實施例之製造方法所形成之開口672的底面大致是位於源極摻雜區560之下方。源極摻雜區560係透過此開口672之側面裸露於外。隨後，本實施例植入第一導電型摻雜物於開口672下方，以形成一重摻雜區652。後續步驟與本發明第五實施例大致相同，在此不予贅述。

前述各實施例係以溝槽式功率半導體結構為例說明本發明，不過，本發明並不限於此。本發明亦可適用於平面式功率半導體結構。第8圖顯示本發明一種具有蕭特基二極體之功率半導體結構之製造方法之第七實施例。本實施例係將本發明之第一實施例所提供之製造方法，適用於製作平面式功率半導體結構。如圖中所示，本實施例與本發明之第一實施例的主要差異在於，本實施例之閘極多晶矽結構146是利用微影蝕刻製程形成於矽基材110之上表面，而非位於閘極溝槽120內，其餘大致相同，在此不予贅述。同樣地，前述本發明之第二至第六實施例亦可適用於製作平面式功率半導體結構，在此不予贅述。

第9A與9B圖為本發明具有蕭特基二極體之功率半導體結構的俯視示意圖。第9A圖係採取封閉型(closed cell)之元件配置方式，第9B圖則是採取(striped cell)之元件配置方式。在第9A圖中，各個功率半導體結構之閘極12係呈網狀分布，劃分出多個小方格14與被這些小方格14所環繞的大方格15，各個大方格15的邊長大致為小方格14的邊長的整數倍。第2E圖之右側部分所示的功率半導體結構即是設置於這些小方格14中，左側部份所示之結合蕭特基二極體與功率半導體結構之結構則是設置於大方格15中。在第9B圖中，各個功率半導體結構之閘極12係呈長條狀分布，劃分出多個寬度不等之長條區域16,17。其中，如第2E圖之右側部分所示的功率半導體結構係設置於寬度較小之長條區域17中，左側部份所示之結合蕭特基二極體與功率半導體結構之結構則是設置於寬度較大之長條區域16中。

如前述，本發明之功率半導體結構的製作方法，可以搭配既有之金氧半功率電晶體元件之製程，製作蕭特基二極體並聯於功率電晶體。由於相關的製程設備與條件已經成熟使用於功率電晶體之製程，因此，本發明之製作方法具有低成本與高可行性的優點，有助於降低製作成本。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

SD1．．．蕭特基二極體

T1．．．金氧半電晶體

D1．．．本體二極體

G．．．閘極

S．．．源極

D．．．汲極

110,210,310,410,510．．．矽基材

120,520．．．閘極溝槽

130,230,330,430,530．．．閘極介電層

140．．．多晶矽層

142,146,242,342,442,542．．．閘極多晶矽結構

144,144’,244,244’,344’,444’,544．．．第一多晶矽結構

182,184．．．圖案層

150,250,350,450,550．．．本體區

160,260,360,460,560．．．源極摻雜區

170,270,370,470．．．介電層

570．．．介電結構

172,272,272’,372,472,472’,572,672．．．開口

174．．．接觸窗

574．．．間隔層結構

576．．．窄溝槽

190,290,590．．．金屬層

152,254,254’,354,454,454’,552,552’,652．．．重摻雜區

12．．．閘極

14．．．小方格

15．．．大方格

16,17．．．長條區域

第1圖係一利用蕭特基二極體改善金氧半電晶體之切換損失的電路示意圖。

第2A至2E圖顯示本發明具有蕭特基二極體之功率半導體結構之製作方法之第一實施例。

第3A與3B圖顯示本發明具有蕭特基二極體之功率半導體結構之製作方法之第二實施例。

第4圖顯示本發明具有蕭特基二極體(schottky diode)之功率半導體結構之製作方法之第三實施例。

第5A與5B圖顯示本發明具有蕭特基二極體(schottky diode)之功率半導體結構之製作方法之第四實施例。

第6A至6E圖顯示本發明具有蕭特基二極體之功率半導體結構之製作方法之第五實施例。

第7圖顯示本發明具有蕭特基二極體之功率半導體結構之製作方法之第六實施例。

第8圖顯示本發明具有蕭特基二極體(schottky diode)之功率半導體結構之製作方法之第七實施例。

第9A與9B圖為本發明具有蕭特基二極體之功率半導體結構的配置示意圖。

110．．．矽基材

130．．．閘極介電層

142．．．閘極多晶矽結構

144’．．．第一多晶矽結構

150．．．本體區

160．．．源極摻雜區

170．．．介電層

172．．．開口

174．．．接觸窗

190．．．金屬層

152．．．重摻雜區

Claims

一種具有一蕭特基二極體(schottky diode)之功率半導體結構之製造方法，包括：形成一多晶矽層於一矽基材之表面，該多晶矽層包括至少一閘極多晶矽結構與至少一第一多晶矽結構，該第一多晶矽結構與該閘極多晶矽結構間隔一預設距離；以該第一多晶矽結構為遮罩，植入摻雜物至該矽基材內，以形成至少一個本體區與至少一個源極摻雜區，該本體區係位於該閘極多晶矽結構與該第一多晶矽結構間，該源極摻雜區係位於該本體區之內；形成一介電層覆蓋該閘極多晶矽結構、該第一多晶矽結構與該矽基材之裸露表面；形成一開口對應於該第一多晶矽結構，該開口至少貫穿該介電層，該開口之深度係小於該本體區之最大深度，並且，該開口裸露該本體區下方之該矽基材；以及於該開口內填入一金屬層。
如申請專利範圍第1項之具有一蕭特基二極體之功率半導體結構之製造方法，其中，形成該開口之步驟包括：以蝕刻方式去除覆蓋於該第一多晶矽結構之一上表面之該介電層；去除該第一多晶矽結構以形成該開口；以及透過該介電層向下延伸該開口至該源極摻雜區下方。
如申請專利範圍第2項之具有一蕭特基二極體之功率半導體結構之製造方法，其中，透過該介電層向下延伸該開口至該源極摻雜區下方之步驟包括：形成一間隔層結構於該開口之一側壁；以及透過該間隔層結構，向下延伸該開口以裸露該本體區下方之該矽基材。
如申請專利範圍第3項之具有一蕭特基二極體之功率半導體結構之製造方法，在形成該間隔層結構之前，更包括：透過該介電層植入摻雜物至該開口底部，以形成一重摻雜區。
如申請專利範圍第2項之具有一蕭特基二極體之功率半導體結構之製造方法，透過該介電層向下延伸該開口至該源極摻雜區下方之步驟後，更包括：形成一間隔層結構於該開口之一側壁；以及透過該間隔層結構，向下延伸該開口以裸露該本體區下方之該矽基材。
如申請專利範圍第1項之具有一蕭特基二極體之功率半導體結構之製造方法，其中，形成該開口之步驟包括：以微影蝕刻方式形成該開口貫穿該介電層與該第一多晶矽結構，該開口之寬度小於該第一多晶矽結構之寬度；以該介電層為遮罩植入一摻雜物，以形成一重摻雜區於該矽基材內，該重摻雜區係大致位於該源極摻雜區之下方，並且，至少部份該重摻雜區係落於該本體區內；以及向下延伸該開口以裸露該源極摻雜區與該重摻雜區。
如申請專利範圍第1項之具有一蕭特基二極體之功率半導體結構之製造方法，其中，形成該開口之步驟，包括：斜向植入摻雜物於該本體區，以形成至少一重摻雜區於該源極摻雜區之下方，並且鄰接於該開口之一側壁與一底面。
如申請專利範圍第7項之具有一蕭特基二極體之功率半導體結構之製造方法，其中，形成該重摻雜區之步驟後，更包括：向下延伸該開口至該重摻雜區之下方。
如申請專利範圍第1項之具有一蕭特基二極體之功率半導體結構之製造方法，其中，該閘極多晶矽結構係位於一閘極溝槽內，該第一多晶矽結構係位於該矽基材之上表面。
一種具有一蕭特基二極體之功率半導體結構，包括：一矽基材；至少一閘極多晶矽結構與一第一多晶矽結構，位於該矽基材上，並且，該閘極多晶矽結構與該第一多晶矽結構間隔一預設距離；至少一本體區，位於該閘極多晶矽結構與該第一多晶矽結構間之該矽基材內，並且，部份該本體區係位於該第一多晶矽結構之正下方；至少一源極摻雜區，位於該本體區內，並且，部份該源極摻雜區係位於該第一多晶矽結構之正下方；一介電層，覆蓋該閘極多晶矽結構與該第一多晶矽結構，該介電層中具有一開口，向下延伸至位於該本體區下方之該矽基材，該源極摻雜區係鄰接於該開口，並且，該開口之深度小於該本體區之最大深度；以及一金屬層，填入該開口內。
如申請專利範圍第10項之具有一蕭特基二極體之功率半導體結構，其中，該第一多晶矽結構係位於該開口之兩側。
如申請專利範圍第10項之具有一蕭特基二極體之功率半導體結構，更包括一重摻雜區位於本體區內，且鄰接於該開口之側壁。
如申請專利範圍第12項之具有一蕭特基二極體之功率半導體結構，其中，該重摻雜區係同時鄰接於該開口之該側壁與底面。
如申請專利範圍第10項之具有一蕭特基二極體之功率半導體結構，其中，該閘極多晶矽結構係位於一閘極溝槽內，該第一多晶矽結構係位於該矽基材之上表面。
如申請專利範圍第10項之具有一蕭特基二極體之功率半導體結構，其中，該開口具有一上部份與一下部份，該下部份之寬度小於該上部份之寬度。