TWI528565B - Silicon carbide semiconductor components - Google Patents

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Cheng Tyng Yen
Chien Chung Hung
Chwan Ying Lee
Lurng Shehng Lee
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Hestia Power Inc
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Description

碳化矽半導體元件
本發明為有關一種半導體功率元件，尤指一種碳化矽半導體功率元件。
半導體功率元件在特性上，要求在設計的耐壓 (breakdown voltage)，應具備盡量小的導通電阻、低反向漏電流、以及較快的開關速度，以減少操作時的導通損耗(conduction loss)及切換損耗(switching loss)。碳化矽(silicon carbide，SiC)由於具有寬能隙 (bandgapEg=3.26eV)、高臨界崩潰電場強度(2.2MV/cm)及高熱導係數(4.9W/cm-K)等特性，被認為是功率開關元件的極佳材料。而在相同崩潰電壓條件下，以碳化矽為基材製成之功率元件的耐壓層 (低摻雜濃度之漂移層(drift layer)) 厚度僅為矽(Si)功率元件厚度的十分之一；且理論上的導通電阻可達矽的數百分之一。 然而碳化矽因其寬能隙，使碳化矽金屬氧化物半導體場效電晶體(SiC MOSFET)之本體二極體 (body diode) 導通之臨界電壓約為3V，造成切換時逆向電流回流時產生較大的功率損耗，且限制切換速度。除此之外，碳化矽在沉積漂移層時所產生的磊晶基面差排(basal plane dislocation)，在本體二極體導通時會因為載子的復合(recomibination)而擴張成堆積缺陷 (stacking fault)，嚴重時可造成SiC MOSFET失效。因此SiC MOSFET在應用上，經常會以共封裝的方式外部並聯一顆蕭基二極體(Schottky diode)，以提高操作速度、降低切換損失並避免堆積缺陷擴張所造成的可靠度問題。 除了以外部的方式並聯外，例如在美國發明專利公告第US6979863號中，即揭示一整合蕭基二極體的碳化矽金屬氧化物半導體場效電晶體(SiC MOSFET)，然而，上述的SiC MOSFET，源極金屬與蕭基金屬相鄰，在製程上需使用額外之光罩，分別製作源極接觸與蕭基接觸，此外為避免該源極金屬因製作上的誤差與漂移層接觸，而造成SiC MOSFET的反向漏電，需要預留較大的設計準則容許範圍以避免良率不佳，如此一來，將影響SiC MOSFET單位面積上之有效閘極寬度(gate width)，與元件之電流密度，提高成本。
本發明的主要目的，在於不使用額外的光罩下，提供一種整合蕭基二極體之SiC MOSFET元件，並具有較佳的面積利用效率。 為達上述目的，本發明提供一種碳化矽半導體元件，包含有一基板、一漂移層、複數個摻雜區域、一閘極介電層、一閘電極、一層間介電層、複數個源極開口、複數個接面開口、複數個閘極開口、一第一金屬層以及一第二金屬層。 該基板具有n型重摻雜；該漂移層設置於該基板上並具有相較於該基板的n型輕摻雜；該摻雜區域間隔設置於該漂移層，該摻雜區域間形成一接面場效應(JFET，junction field effect transistor)區域，該摻雜區域各別包含有一p型井、一設置於該p型井中的n型重摻雜區以及一位於該p型井中且為該n型重摻雜區所環繞的p型重摻雜區；該閘極介電層設置於該漂移層上；該閘電極設置於該閘極介電層上；該層間介電層設置於該閘極介電層與該閘極上。 該源極開口穿過該層間介電層與該閘極介電層直至接觸部分該n型重摻雜區與該p型重摻雜區，該源極開口之間被該閘電極與該層間介電層間隔；該接面開口穿過該層間介電層與該閘極介電層直至接觸該接面場效應區域與該摻雜區域，該接面開口之間被該閘電極與該層間介電層間隔；該閘極開口穿過該層間介電層至該閘電極。而該第一金屬層設置於該源極開口的一底側並與該n型重摻雜區及該p型重摻雜區形成一歐姆接觸，該第二金屬則包含一第一部分與一第二部分，該第一部分覆蓋該接面開口及該源極開口而與該第一金屬層電性連接，並與該接面場效應區域形成一蕭基接觸，該第二部分覆蓋該閘極開口並與該第一部分電性絕緣。 為達上述目的，本發明提供另一種碳化矽半導體元件，包含有一基板、一漂移層、複數個第一摻雜區域、複數個第二摻雜區域、一閘極介電層、一閘電極、一層間介電層、複數個源極開口、複數個接面開口、複數個閘極開口、一第一金屬層以及一第二金屬層。 該基板具有n型重摻雜；該漂移層設置於該基板上並具有相較於該基板的n型輕摻雜；該第一摻雜區域設置於該漂移層，並各包含有一第一p型井、一設置於該第一p型井中的第一n型重摻雜區以及一位於該第一p型井中且為該第一n型重摻雜區所環繞的第一p型重摻雜區；該第二摻雜區域與該第一摻雜區域間隔設置於該漂移層，該第一摻雜區域與該第二摻雜區域間形成一接面場效應區域，該第二摻雜區域各包含有一環繞一非p型井區的第二p型井、一環繞該非p型井區且至少與一部分的該第二p型井重疊的第二p型重摻雜區；該閘極介電層設置於該漂移層上；該閘電極設置於該閘極介電層上；該層間介電層設置於該閘極介電層與該閘極上。 該源極開口穿過該層間介電層與該閘極介電層直至接觸該第一n型重摻雜區與該第一p型重摻雜區，該源極開口之間被該閘電極與該層間介電層間隔；該接面開口穿過該層間介電層與該閘極介電層直至接觸該第二摻雜區域，該接面開口之間被該閘電極與該層間介電層間隔；該閘極開口穿過該層間介電層至該閘電極。而該第一金屬層設置於該源極開口的一底側並與該第一n型重摻雜區及該第一p型重摻雜區形成一歐姆接觸，該第二金屬層則包含一第一部分與一第二部分，該第一部分覆蓋該接面開口及該源極開口而與該第一金屬層電性連接，並與該非p型井區形成一蕭基接觸，該第二部分覆蓋該閘極開口並與該第一部分電性絕緣。 如此一來，本發明藉由將該源極開口與該接面開口分隔設置，並使該第一金屬層形成於該源極開口的該底側僅與該n型重摻雜區(或該第一n型重摻雜區)及該p型重摻雜區(或該第一p型重摻雜區)形成該歐姆接觸，而避免於製程上容易因為製程誤差令該第一金屬層與具n型輕摻雜的該漂移層接觸而短路的情形發生，提高製作的良率。
有關本發明的詳細說明及技術內容，現就配合圖式說明如下： 請搭配參閱『圖1』、『圖2A』至『圖2C』、『圖3A』及『圖3B』所示，『圖1』為本發明的俯視示意圖，『圖2A』為本發明第一實施例於圖1的X區域放大示意圖，『圖2B』為圖2A的A-A剖面示意圖，『圖2C』為圖2A的B-B剖面示意圖，『圖3A』為本發明第一實施例於圖1的Y區域放大示意圖，『圖3B』為圖3A的C-C剖面示意圖，本發明為一種碳化矽半導體元件1，包含有一基板10、一漂移層11、複數個摻雜區域20、一閘極介電層41、一閘電極42、一層間介電層43、複數個源極開口51、複數個接面開口52、複數個閘極開口53、一第一金屬層61以及一第二金屬層62。 請參『圖2B』所示，該基板10在此為一4H-碳化矽基板，並具有濃度大於1E18cm -3的n型重摻雜，該漂移層11設置於該基板10上，並具有濃度相較於該基板10低的n型輕摻雜，例如濃度為介於1E14 cm -3至1E17 cm -3之間，該摻雜區域20分別間隔排列於該漂移層11內，並各包含有一p型井21、一n型重摻雜區22以及一p型重摻雜區23，該p型井21具有小於1E19 cm -3的摻雜濃度，該n型重摻雜區22具有大於1E19 cm -3的摻雜濃度，為設置於該p型井21中，該p型重摻雜區23具有大於1E19 cm -3的摻雜濃度，其為該n型重摻雜區22所環繞並與該p型井21接觸，在此實施例中，為n型的摻雜可植入磷(phosphorous)或氮(nitrogen)，為p型的摻雜可植入鋁(aluminum)或硼(boron)，而所使用的能量可介於10keV至1400keV 之間。另外，在另一實施例中，如『圖2D』所示，該p型重摻雜區23還可由該p型井21與該n型重摻雜區22所環繞，且該p型重摻雜區23至少與一部分的該p型井21重疊。 續參『圖2B』，該摻雜區域20之間形成一接面場效應區域30，該閘極介電層41設置於該漂移層11上，而可為氧化矽，含氮之氧化矽，氧化鋁等材料，以熱氧化、化學氣相沉積(CVD)或原子層沉積(ALD)等方式製成。該閘電極42設置於該閘極介電層41上，可對應於該接面場效應區域30之上，該閘電極42的材質例如可為以磷為摻質的n型重摻雜多晶矽(poly-Si)或以硼為摻質的p型重摻雜多晶矽。至於該層間介電層43為設置於該閘極介電層41與該閘電極42上，其材質可為TEOS(tetra-ethyl-ortho-silicate)、BPSG(boro-phospho-silicate-glass)、Oxynitride、USG(undoped silicate glass)、SRN (silicon rich nitride)等。 該源極開口51為以蝕刻方式形成，該源極開口51穿過該層間介電層43與該閘極介電層41，直至接觸該n型重摻雜區22與該p型重摻雜區23，而對應於該摻雜區域20之上，該源極開口51與另一源極開口51之間被該閘電極42與該層間介電層43間隔。請搭配『圖2C』所示，該接面開口52同樣以蝕刻方式形成，穿過該層間介電層43與該閘極介電層41直至接觸該接面場效應區域30與該摻雜區域20， 該接面開口52對應於該接面場效應區域30之上，且該接面開口52彼此之間被該閘電極42與該層間介電層43間隔。請搭配參閱『圖3A』及『圖3B』所示，該閘極開口53穿過該層間介電層43至該閘電極42，在此實施例中，該閘極開口53亦以蝕刻方式形成，而對應於該閘電極42之上，在此，該閘電極42與該漂移層11之間，還設有一場氧化層44(Field oxide)。 而該第一金屬層61設置於該源極開口51的一底側，其材質可為鎳、鈦、鋁或其組合所形成的矽化物(silicides)，在此以物理氣相沉積或化學氣相沉積方式再施以退火(annealing) 等方式所形成，該第一金屬層61於該源極開口51的該底側與該n型重摻雜區22及該p型重摻雜區23接觸，而形成一歐姆接觸。該第二金屬層62的材質可為鈦、鉬、鎳、鋁、矽化鈦、矽化鉬、矽化鎳、矽化鋁、氮化鈦、鋁-銅(AlCu)合金及鋁矽銅合金等，為使用物理氣相沉積或化學氣相沉積方式形成，該第二金屬層62則包含一第一部分621與一第二部分622，該第一部分621覆蓋該接面開口52及該源極開口51，其於該源極開口51中與該第一金屬層61接觸而電性連接，而於該接面開口52中與該接面場效應區域30形成一蕭基接觸，至於該第二部分622則覆蓋該閘極開口53並與該第一部分621不接觸而電性絕緣。 在第一實施例中，該碳化矽半導體元件1還包含有一汲極70，該汲極70設置於該基板10遠離該漂移層11的一側，據此，該碳化矽半導體元件即可形成一金屬氧化物半導體場效應電晶體反向並聯一接面能障蕭基二極體的整合結構。 另外，如『圖2A』所示，在第一實施例中，該碳化矽半導體元件1以一個四邊形的該p型井21位於中心及四個為四分之一圓角四邊形的該接面開口52各位於角落的設計，形成一個單位晶胞(cell)而有效利用該元件面積，但並不以此為限制，該單位晶胞還可以為正方形、六邊形或長條形等。該接面開口52的俯視形狀除了以圓角四邊形為例，還可以為三邊形、六邊形、八邊形或圓形等，可依實際的一元件面積進行設計調整。 接著，請搭配參配『圖4』及『圖5』所示，『圖4』為本發明第二實施例於圖1的X區域放大示意圖，『圖5』為圖4的D-D剖面示意圖，為達上述目的，本發明提供另一種碳化矽半導體元件1，包含有一基板10、一漂移層11、複數個第一摻雜區域20a、一接面場效應區域30、複數個第二摻雜區域20b、一閘極介電層41、一閘電極42、一層間介電層43、複數個源極開口51、複數個接面開口52、複數個閘極開口53、一第一金屬層61以及一第二金屬層62。 在第二實施例中，該單位晶胞以六邊形為例，但不以此為限制，單位晶胞還可以為正方形、四邊形或長條形等。 該基板10在此為一4H-碳化矽基板，並具有濃度大於1E18cm -3的n型重摻雜，該漂移層11設置於該基板10上，並具有濃度相較於該基板10低的n型輕摻雜，例如濃度為介於1E14cm -3至1E17cm -3之間。 該第一摻雜區域20a與該第二摻雜區域20b分別間隔排列於該漂移層11，該接面場效應區域30形成於該些第一摻雜區域20a與該些第二摻雜區域20b之間。該第一摻雜區域20a各包含有一第一p型井21a、一第一n型重摻雜區22a以及一第一p型重摻雜區23a，該第一n型重摻雜區22a設置於該第一p型井21a中，該第一p型重摻雜區23a為該第一n型重摻雜區所環繞並與該第一p型井21a接觸。該第二摻雜區域20b各包含有一第二p型井21b、一第二n型重摻雜區22b以及一第二p型重摻雜區23b，該第二p型井21b環繞一非p型井區31，該第二n型重摻雜區22b設置於該第二p型井21b中，該第二p型重摻雜區23b與至少一部分的該第二p型井21b重疊並與該第二n型重摻雜區22b相鄰，且延伸至該非p型井區31。尚需說明的是，此一實施例雖包含該第二n型重摻雜區22b，但於另一種實施例中，亦可不含有該第二n型重摻雜區22b，並不影響該碳化矽半導體元件1之操作。而該第一摻雜區域20a與該第二摻雜區域20b之中的摻雜濃度、摻雜能量，可對應參考該摻雜區域20的摻雜濃度與摻雜能量，再此不另行贅述。 該閘極介電層41設置於該漂移層11上，而可為氧化矽，含氮之氧化矽，氧化鋁等材料，以熱氧化、化學氣相沉積(CVD)或原子層沉積(ALD)等方式製成。該閘電極42設置於該閘極介電層41上，可對應於該接面場效應區域30之上，該閘電極42的材質例如可為以磷為摻質的n型重摻雜多晶矽(poly-Si)或以硼為摻質的p型重摻雜多晶矽。至於該層間介電層43為設置於該閘極介電層41與該閘極上，其材質可為TEOS(tetra-ethyl-ortho-silicate)、BPSG(boro-phospho-silicate-glass)、Oxynitride、USG(undoped silicate glass)、SRN (silicon rich nitride)等，另外，在第二實施例中，該閘極開口53的位置與相關結構，相同於第一實施例，可參閱圖3A及圖3B，在此則不再贅述。 據此，相較於第一實施例，第二實施例的該源極開口51穿過該層間介電層43與該閘極介電層41，直至接觸該第一n型重摻雜區22a與該第一p型重摻雜區23a，而對應於該第一摻雜區域20a之上，該源極開口51之間被該閘電極42與該層間介電層43間隔；該接面開口52穿過該層間介電層43與該閘極介電層41直至接觸該第二摻雜區域20b的該第二p型重摻雜區23b與該非p型井區31，該接面開口52之間被該閘電極42與該層間介電層43間隔；該閘極開口53穿過該層間介電層43至該閘電極42。 而該第一金屬層61設置於該源極開口51的該底側，與該第一n型重摻雜區22a及該第一p型重摻雜區23a形成一歐姆接觸，該第二金屬層62則包含一第一部分621與一第二部分622，該第一部分621覆蓋該接面開口52及該源極開口51，而與該第一金屬層61電性連接，並與該非p型井區31形成一蕭基接觸，該第二部分622覆蓋該閘極開口53並與該第一部分621不接觸而電性絕緣。尚需說明的是，形成該源極開口51、該接面開口52、該閘極開口53的製程方式，以及該第一金屬層61、該第二金屬層62的材質，可對應參考第一實施例，在此不另行說明。 綜上所述，由於本發明藉由將該源極開口與該接面開口分隔設置，於製程順序上，可先進行該源極開口的製程以及形成該第一金屬層，隨後再同時進行該閘極開口與該接面開口的製作，之後再形成該第二金屬層，而可藉由該第二金屬層於該接面開口與碳化矽形成良好之蕭基接觸(Schottky contact)，再者，還可使該第一金屬層形成於該源極開口的該底側僅與該n型重摻雜區 (或該第一n型重摻雜區)及該p型重摻雜區 (或該第一p型重摻雜區)形成該歐姆接觸，而避免於製程上容易因為製程誤差令該第一金屬層與具n型輕摻雜的該漂移層接觸而短路的情形發生，提高製作的良率，因此本發明極具進步性及符合申請發明專利的要件，爰依法提出申請，祈  鈞局早日賜准專利，實感德便。 以上已將本發明做一詳細說明，惟以上所述者，僅爲本發明的一較佳實施例而已，當不能限定本發明實施的範圍。即凡依本發明申請範圍所作的均等變化與修飾等，皆應仍屬本發明的專利涵蓋範圍內。
1：碳化矽半導體元件 10：基板 11：漂移層 20：摻雜區域 20a：第一摻雜區域 20b：第二摻雜區域 21：p型井 21a：第一p型井 21b：第二p型井 22：n型重摻雜區 22a：第一n型重摻雜區 22b：第二n型重摻雜區 23：p型重摻雜區 23a：第一p型重摻雜區 23b：第二p型重摻雜區 30：接面場效應區域 31：非p型井區 41：閘極介電層 42：閘電極 43：層間介電層 44：場氧化層 51：源極開口 52：接面開口 53：閘極開口 61：第一金屬層 62：第二金屬層 621：第一部分 622：第二部分 70：汲極 X：X區域 Y：Y區域
圖1，為本發明的俯視示意圖。 圖2A，為本發明第一實施例於圖1的X區域放大示意圖。 圖2B，為圖2A的A-A剖面示意圖。 圖2C，為圖2A的B-B剖面示意圖。 圖2D，為本發明另一實施例於圖2A的A-A剖面示意圖。 圖3A，為本發明第一實施例於圖1的Y區域放大示意圖。 圖3B，為圖3A的C-C剖面示意圖。 圖4，為本發明第二實施例於圖1的X區域放大示意圖。 圖5，為圖4的D-D剖面示意圖。
： 10：基板 11：漂移層 20：摻雜區域 21：p型井 22：n型重摻雜區 23：p型重摻雜區 30：接面場效應區域 41：閘極介電層 42：閘電極 43：層間介電層 51：源極開口 52：接面開口 61：第一金屬層 621：第一部分 70：汲極

Claims (15)

  1. 一種碳化矽半導體元件，包含有：     一具有n型重摻雜的基板；     一設置於該基板上並具有相較於該基板的n型輕摻雜的漂移層；     複數個摻雜區域間隔設置於該漂移層，該摻雜區域間形成一接面場效應區域，該摻雜區域各別包含有一p型井、一設置於該p型井中的n型重摻雜區以及一位於該p型井中且為該n型重摻雜區所環繞的p型重摻雜區；     一設置於該漂移層上的閘極介電層； 一設置於該閘極介電層上的閘電極；     一設置於該閘極介電層與該閘極上的層間介電層；     複數個穿過該層間介電層與該閘極介電層直至接觸部分該n型重摻雜區與該p型重摻雜區的源極開口，該源極開口之間被該閘電極與該層間介電層間隔；     複數個穿過該層間介電層與該閘極介電層直至接觸該接面場效應區域與該摻雜區域的接面開口，該接面開口之間被該閘電極與該層間介電層間隔；     複數個穿過該層間介電層至該閘電極的閘極開口； 一設置於該源極開口的一底側並與該n型重摻雜區及該p型重摻雜區形成一歐姆接觸的第一金屬層；以及 一包含一第一部分與一第二部分的第二金屬層，該第一部分覆蓋該源極開口及該接面開口而與該第一金屬層電性連接，並與該接面場效應區域形成一蕭基接觸，該第二部分覆蓋該閘極開口並與該第一部分電性絕緣。
  2. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該p型重摻雜區被該p型井與該n型重摻雜區所環繞，並至少與一部分的該p型井重疊。
  3. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該基板包含一4H-碳化矽基板。
  4. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該第一金屬層可選自鎳、鈦、鋁及其組合所形成的矽化物。
  5. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該第二金屬層可選自鈦、鉬、鎳、鋁、矽化鈦、矽化鉬、矽化鎳、矽化鋁、氮化鈦、鋁-銅(AlCu)合金及鋁矽銅合金所組成的群組。
  6. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該p型井之外輪廓具有一選自正方形、長方形或六邊形的俯視形狀。
  7. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該接面開口具有一選自四邊形、六邊形、八邊形或圓形的俯視形狀。
  8. 一種碳化矽半導體元件，包含有：     一具有n型重摻雜的基板；     一設置於該基板上並具有相較於該基板的n型輕摻雜的漂移層；     複數個設置於該漂移層的第一摻雜區域，該第一摻雜區域各包含有一第一p型井、一設置於該第一p型井中的第一n型重摻雜區以及一位於該第一p型井中且為該第一n型重摻雜區所環繞的第一p型重摻雜區；     複數個與該第一摻雜區域間隔設置於該漂移層的第二摻雜區域，該第一摻雜區域與該第二摻雜區域間形成一接面場效應區域，該第二摻雜區域各包含有一環繞一非p型井區的第二p型井、一環繞該非p型井區且至少與一部分的該第二p型井重疊的第二p型重摻雜區； 一設置於該漂移層上的閘極介電層；     一設置於該閘極介電層上的閘電極；     一設置於該閘極介電層與該閘極上的層間介電層；     複數個穿過該層間介電層與該閘極介電層直至接觸部分該第一n型重摻雜區與該第一p型重摻雜區的源極開口，該源極開口之間被該閘電極與該層間介電層間隔； 複數個穿過該層間介電層與該閘極介電層直至接觸部分該第二摻雜區域的接面開口，該接面開口之間被該閘電極與該層間介電層間隔； 複數個穿過該層間介電層至該閘電極的閘極開口； 一設置於該源極開口的一底側並與該第一n型重摻雜區及該第一p型重摻雜區形成一歐姆接觸的第一金屬層；以及 一包含一第一部分與一第二部分的第二金屬層，該第一部分覆蓋該源極開口及該接面開口而與該第一金屬層電性連接，並與該非p型井區形成一蕭基接觸，該第二部分覆蓋該閘極開口並與該第一部分電性絕緣。
  9. 如申請專利範圍第8項所述的碳化矽半導體元件，其中該第一p型重摻雜區被該第一p型井與該第一n型重摻雜區所環繞，並至少與一部分的該第一p型井重疊。
  10. 如申請專利範圍第8項所述的碳化矽半導體元件，其中該第二摻雜區域更包含一位於該第二p型井中並與該第二p型重摻雜區相鄰的第二n型重摻雜區。
  11. 如申請專利範圍第8項所述的碳化矽半導體元件，其中該基板包含一4H-碳化矽基板。
  12. 如申請專利範圍第8項所述的碳化矽半導體元件，其中該第一金屬層可選自鎳、鈦、鋁及其組合所形成的矽化物。
  13. 如申請專利範圍第8項所述的碳化矽半導體元件，其中該第二金屬層可選自鈦、鉬、鎳、鋁、矽化鈦、矽化鉬、矽化鎳、矽化鋁、氮化鈦、鋁-銅(AlCu)合金及鋁銅矽化物所組成的群組。
  14. 如申請專利範圍第8項所述的碳化矽半導體元件，其中該第一p型井與該第二p型井之外輪廓各具有一選自正方形、長方形或六邊形的俯視形狀。
  15. 如申請專利範圍第8項所述的碳化矽半導體元件，其中該接面開口具有一選自四邊形、六邊形、八邊形或圓形的俯視形狀。
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