KR20160088074A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 제1 도전형의 제1 영역, 상기 제1 영역의 일면에 배치된 게이트 절연막, 상기 제1 영역 및 상기 게이트 절연막의 사이에 배치되고 제2 도전형인 복수의 제2 영역, 상기 제2 영역 및 상기 게이트 절연막의 사이에 배치되고 제1 도전형인 제3 영역, 상기 게이트 절연막의 일면에 배치된 복수의 게이트 전극, 상기 복수의 게이트 전극 사이에 배치된 게이트 전극 절연막, 상기 게이트 전극을 둘러싸도록 배치된 층간 절연막, 상기 층간 절연막의 일면에 배치된 소스 전극 및 상기 제1 영역 중 게이트 절연막이 배치되지 않는 면에 배치된 드레인 전극을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 전력 반도체 소자는 모터의 제어 혹은 인버터 등의 각종 스위칭 소자로서 널리 활용되고 있다. 구체적으로 전력 반도체 소자는 전력 장치에 사용되는 반도체 소자를 의미하는 것으로서, 전력의 변환이나 제어에 최적화되어 있는 전력 장치의 핵심이다.
대표적인 전력 반도체 소자의 종류는 모스펫(MOSFET; Metal Oxide Semiconductor Field Effect Transistor)과 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor) 등이 있다.
전력 반도체 소자(MOSFET 또는 IGBT)는 직류 특성에서 높은 항복 전압(Breakdown voltage)과 낮은 온-저항(On-resistance) 값을 가져야 하며, 교류 특성에서는 빠른 스위칭 속도를 가져야 한다.
게이트 전극 및 드레인 전극의 사이에 위치하는 드리프트 영역에는 게이트 전극 및 드레인 전극의 상호간의 전위 차 등에 의하여 기생 용량이 존재하게 된다. 이러한 기생 용량은 반도체 소자의 고속 동작 특성을 열화시킨다. 기생 용량이 크면 변위전류(Displacement current)가 게이트 전극으로 유입되는 등의 현상이 발생하고 이러한 문제는 반도체 소자가 정상적으로 동작하는 것을 방해하는 요인이 된다.
하기 특허문헌은 드리프트 영역에 절연 재료층을 배치함으로써 반도체 특성을 향상시키는 기술을 개시하고 있다.
본 발명은 기생 용량을 감소시키고 변위전류(Displacement current)가 게이트 전극으로 유입되는 것을 방지하여 반도체 소자의 안정적인 동작이 가능한 반도체 소자 및 그 제조 방법을 제공함을 목적으로 한다.
본 발명의 실시 예를 따르는 반도체 소자는, 제1 도전형의 제1 영역, 상기 제1 영역의 일면에 배치된 게이트 절연막, 상기 제1 영역 및 상기 게이트 절연막의 사이에 배치되고 제2 도전형인 복수의 제2 영역, 상기 제2 영역 및 상기 게이트 절연막의 사이에 배치되고 제1 도전형인 제3 영역, 상기 게이트 절연막의 일면에 배치된 복수의 게이트 전극, 상기 복수의 게이트 전극 사이에 배치된 게이트 전극 절연막, 상기 게이트 전극을 둘러싸도록 배치된 층간 절연막, 상기 층간 절연막의 일면에 배치된 소스 전극 및 상기 제1 영역 중 게이트 절연막이 배치되지 않는 면에 배치된 드레인 전극을 포함한다.
본 발명의 실시 예를 따르는 반도체 소자의 제조 방법은, 제1면 및 제2면을 갖는 기판을 준비하는 단계, 상기 기판에 제1 도전형인 제1 영역을 형성하는 단계, 상기 기판의 제1면 방향으로 제2 도전형 불순물을 주입하여 상기 제1 영역의 일면에 복수의 제2 영역을 형성하는 단계, 상기 기판의 제1면 방향으로 제1 도전형 불순물을 주입하여 상기 제2 영역의 일면에 제3 영역을 형성하는 단계, 상기 기판의 제1면 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막의 일면에 복수의 게이트 전극을 형성하는 단계, 상기 게이트 전극 사이에 게이트 전극 절연막을 형성하는 단계, 상기 게이트 전극을 둘러싸도록 층간 절연막을 형성하는 단계, 상기 층간 절연막의 일면에 소스 전극을 형성하는 단계 및 상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 실시 예를 따르는 반도체 소자 및 그 제조 방법을 제공함으로써, 기생 용량을 감소시키고 변위전류(Displacement current)가 게이트 전극으로 유입되는 것을 방지하여 반도체 소자의 안정적인 동작이 가능하다.
도 1 및 2는 본 발명의 실시 예를 따르는 반도체 소자의 단면도이다.
도 3은 본 발명의 다른 실시 예를 따르는 반도체 소자의 단면도이다.
도 4는 본 발명의 다른 실시 예를 따르는 반도체 소자의 단면도이다.
도 5a 내지 도 5h는 본 발명의 실시 예를 따르는 반도체 소자의 제조 방법을 도시한 공정도이다.
도 3은 본 발명의 다른 실시 예를 따르는 반도체 소자의 단면도이다.
도 4는 본 발명의 다른 실시 예를 따르는 반도체 소자의 단면도이다.
도 5a 내지 도 5h는 본 발명의 실시 예를 따르는 반도체 소자의 제조 방법을 도시한 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 MOSFET을 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 MOSFET로 한정되는 것은 아니며, 예컨대 MOSFET 외에도, 전력용 IGBT와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 개시의 여러 실시 예들은 특정 P 형및 N 형영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
반도체 소자
이하 본 발명의 실시 예를 따르는 반도체 소자(100)에 대하여 설명한다.
도 1 및 2는 본 발명의 실시 예를 따르는 반도체 소자(100)의 단면도이다. 도 1 및 도 2에서 드레인 전극(190), 제1 영역(110), 소스 전극(180)이 순차적으로 배치되는 방향을 두께 방향으로 정의한다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예를 따르는 반도체 소자(100)는, 제1 도전형의 제1 영역(110), 상기 제1 영역(110)의 일면에 배치된 게이트 절연막(140), 상기 제1 영역(110) 및 상기 게이트 절연막(140)의 사이에 배치되고 제2 도전형인 복수의 제2 영역(120), 상기 제2 영역(120) 및 상기 게이트 절연막(140)의 사이에 배치되고 제1 도전형인 제3 영역(130), 상기 게이트 절연막(140)의 일면에 배치된 복수의 게이트 전극(150), 상기 복수의 게이트 전극(150) 사이에 배치된 게이트 전극 절연막(160), 상기 게이트 전극(150)을 둘러싸도록 배치된 층간 절연막(170), 상기 층간 절연막(170)의 일면에 배치된 소스 전극(180) 및 상기 제1 영역(110) 중 게이트 절연막(140)이 배치되지 않는 면에 배치된 드레인 전극(190)을 포함한다.
상기 제1 도전형은 N형 불순물이 주입된 N형일 수 있으며, 이 경우 제2 도전형은 P형 불순물이 주입된 P형일 수 있다. 또한, 이와 반대로, 제1 도전형이 P형, 제2 도전형이 N형일 수 있다. 상기 N형 및 P형 불순물은 반도체에서 일반적으로 사용되는 것으로, N형 불순물에는 인(P), 비소(As) 등이 포함되며, P형 불순물에는 붕소(B) 등이 포함될 수 있다.
상기 제1 도전형을 갖는 제1 영역(110)은 기판에 제1 도전형 불순물이 주입되어 형성될 수 있다. 또한, 제1 영역(110)은 기판 내부에 일정 두께로 형성된 N형 에피텍셜층일 수 있다. 상기 제1 영역(110)의 두께 및 농도는 반도체 소자(100)에서 항복 전압(Breakdown voltage) 및 온-저항(On-resistance)을 결정하는 인자이다.
게이트 절연막(140)은 상기 제1 영역(110)의 일면 상에 형성된다. 상기 게이트 절연막(140)은 상부에 형성되는 게이트 전극(150)의 전하에 의해 상기 제1 영역(110)에 캐리어의 흐름을 유도할 수 있을 정도의 두께여야 한다. 다만, 상기 게이트 절연막(140)의 두께가 너무 얇으면 상기 게이트 전극(150) 및 제1 내지 제3 영역(130)의 캐리어가 상기 게이트 절연막(140)을 뚫고 이동하는 문제가 발생하므로 일정 두께 이상을 가져야 한다. 이러한 게이트 절연막(140)의 두께는 반도체 소자(100)에서 요구하는 문턱 전압, 게이트 절연막(140)의 절연성 등을 고려하여 조절된다. 상기 게이트 절연막(140)은 실리콘 기판을 산화시켜 형성한 실리콘 옥사이드(SiO2)일 수 있다.
제2 영역(120)은 상기 제1 영역(110) 및 게이트 절연막(140) 사이에 형성된다. 도 1에서 보는 바와 같이, 제2 영역(120)은 제1 영역(110)이 형성된 기판에 제2 도전형의 불순물을 주입하는 방식으로 형성될 수 있기 때문에, 기판의 일면으로부터 제1 영역(110)의 일부를 파고들어간 형상으로 배치될 수 있다. 상기 제2 영역(120)은 서로 이격하여 복수 개로 배치될 수 있다. 상기 게이트 절연막(140)은 상기 제2 영역(120)이 기판의 외부로 노출된 영역을 일부만 덮도록 배치된다. 이로 인하여, 상기 제2 영역(120)에 소스 전극(180) 등이 접촉할 수 있다.
제3 영역(130)은 상기 제2 영역(120) 및 게이트 절연막(140) 사이에 형성된다. 도 1을 참조하면, 제3 영역(130)은 제2 영역(120)의 일부에 제1 도전형의 불순물을 주입하는 방식으로 형성될 수 있기 때문에, 기판의 일면으로부터 제2 영역(120)의 일부를 파고들어간 형상으로 배치될 수 있다. 상기 제3 영역(130)은 상기 제2 영역(120)에 둘러싸인 형태로 배치될 수 있다. 상기 게이트 절연막(140)은 상기 제3 영역(130)이 기판의 외부로 노출된 영역을 일부만 덮도록 배치될 수 있다. 이로 인하여, 상기 제3 영역(130)에 소스 전극(180) 등이 접촉할 수 있다.
게이트 전극(150)은 상기 게이트 절연막(140)의 상부에 형성되어 제1 내지 제3 영역(130)과 직접적으로 접촉하지 않는다. 도 2에서 두께 방향을 기준으로 할 때, 상기 게이트 전극(150)은 상기 게이트 절연막(140)을 사이에 두고 제1 영역(110), 제2 영역(120) 및 제3 영역(130)과 맞닿는 위치인 A 및 C 영역에 형성될 수 있다. 즉, 상기 게이트 전극(150)은 상기 제2 영역(120) 및 제3 영역(130)과 중첩되는 위치에 배치될 수 있다.
일반적으로 게이트 전극은 게이트 절연막 상에 하나가 형성된다. 이 경우 게이트 전극이 상기 게이트 절연막을 사이에 두고 제1 영역과 맞닿는 면적이 크다. 상기 게이트 전극과 제1 영역이 맞닿는 부분에 위치한 상기 제1 영역에는 게이트 전극 및 드레인 전극의 상호간의 전위 차 등에 의하여 형성된 기생 용량이 존재하게 된다. 이러한 기생 용량은 반도체 소자(100)의 고속 동작 특성을 열화시키고, 이러한 기생 용량이 크면 변위전류(Displacement current)가 게이트 전극으로 유입되는 등의 현상이 발생한다. 이러한 문제는 반도체 소자가 정상적으로 동작하는 것을 방해하는 요인이 될 수 있다.
본 발명의 실시 예에서는 게이트 절연막(140)의 상부에 서로 이격되어 배치된 복수의 게이트 전극(150)을 포함한다. 이로 인하여, 상기 게이트 전극(150)이 상기 게이트 절연막(140)을 사이에 두고 제1 영역(110)과 맞닿는 면적이 크게 줄어든다. 따라서, 상기 게이트 전극(150)과 드레인 전극(190) 사이에 배치되는 제1 영역(110)에 형성되는 기생 용량이 크게 줄어든다. 따라서, 상기 기생 용량으로 인한 반도체 소자(100)의 고속 동작 특성 열화, 변위 전류 유입 등의 문제를 해결할 수 있어 반도체 소자(100)를 안정적으로 동작할 수 있다. 상기 게이트 전극(150)은 도핑된 폴리 실리콘일 수 있으나, 특별히 한정되지 않는다.
게이트 전극 절연막(160)은 상기 복수의 게이트 전극(150) 사이에 배치됨으로써 상기 게이트 전극(150)을 서로 분리하는 역할을 한다. 도 2에서 두께 방향을 기준으로 할 때, 상기 게이트 전극 절연막(160)은 상기 게이트 절연막(140)을 사이에 두고 제1 영역(110)과 맞닿는 위치인 B 영역에 형성될 수 있다. 즉, 상기 게이트 전극 절연막(160)은 상기 제2 영역(120) 및 제3 영역(130)과 중첩되지 않는 위치에 배치될 수 있다. 이와 같이 게이트 전극 절연막(160)을 배치함으로써 게이트 전극(150)이 제1 영역(110) 상에 배치되는 영역을 줄일 수 있으며, 이로 인하여 기생 용량을 줄일 수 있다. 상기 게이트 전극 절연막(160)은 특별히 제한되지 않으며, 층간 절연막(170)과 동일한 물질 및 조성일 수 있다. 또한, 이산화규소(SiO2) 또는 PSG(phosphosilicate glass)를 포함할 수 있다.
층간 절연막(170)은 상기 게이트 전극(150)을 둘러싸도록 배치된다. 상기 층간 절연막(170)은 특별히 제한되지 않으며, 이산화규소(SiO2) 또는 PSG(phosphosilicate glass)를 포함할 수 있다.
소스 전극(180)은 층간 절연막(170)의 일면에 배치되며 상기 제2 영역(120) 및 제3 영역(130)과 접촉되도록 배치될 수 있다. 상기 소스 전극(180)은 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으며, 특별히 제한되지 않는다.
드레인 전극(190)은 상기 제1 영역(110) 중 게이트 절연막(140)이 배치되지 않는 면에 배치될 수 있다. 도 1을 참조하면, 기판의 하부면에 제1 영역(110)에 접촉하도록 배치된다. 상기 드레인 전극(190)은 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으며, 특별히 제한되지 않는다.
도 3은 본 발명의 다른 실시 예를 따르는 반도체 소자(100)의 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시 예를 따르는 반도체 소자(100)는, 상기 제1 영역(110) 및 드레인 전극(190) 사이에 제1 도전형이고 상기 제1 영역(110) 보다 불순물 농도가 높은 제4 영역(200)을 더 포함할 수 있다.
상기 제4 영역(200)은 제3 영역(130)의 일부를 둘러싸도록 배치될 수 있으며, 일부면이 기판의 외부면으로 노출되어 상기 소스 전극(180)과 접촉할 수 있다.
상기 제4 영역(200)은 제2 영역(120)의 일부에 제2 도전형의 불순물을 주입하는 방식으로 형성될 수 있기 때문에, 기판의 일면으로부터 제2 영역(120)의 일부를 파고들어간 형상으로 배치될 수 있다. 상기 제4 영역(200)은 각각 상기 제2 영역(120)에 둘러싸인 형태로 복수 개가 배치될 수 있다.
도 4는 본 발명의 다른 실시 예를 따르는 반도체 소자(100)의 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시 예를 따르는 반도체 소자(100)는, 상기 제2 영역(120) 및 상기 제3 영역(130)의 사이에 배치되고 제2 도전형이고 상기 제2 영역(120)보다 불순물 농도가 높은 제5 영역(210)을 더 포함할 수 있다. 이 경우, 드레인 전극(190)은 제5 영역(210)과 접하게 된다.
반도체 소자의 제조 방법
이하 본 발명의 실시 예를 따르는 반도체 소자(100)의 제조 방법 대하여 설명한다.
도 5a 내지 도 5h는 본 발명의 실시 예를 따르는 반도체 소자(100)의 제조 방법을 도시한 공정도이다.
도 5a 내지 도 5h를 참조하면, 본 발명의 실시 예를 따르는 반도체 소자(100)의 제조 방법은, 제1 면 및 제2 면을 갖는 기판(101)을 준비하는 단계, 상기 기판(101)에 제1 도전형을 갖는 제1 영역(110)을 형성하는 단계, 상기 기판(101)의 제1면 방향으로 제2 도전형 불순물을 주입하여 상기 제1 영역(110)의 일면에 복수의 제2 영역(120)을 형성하는 단계, 상기 기판(101)의 제1 면 방향으로 제1 도전형 불순물을 주입하여 상기 제2 영역(120)의 일면에 제3 영역(130)을 형성하는 단계, 상기 기판(101)의 제1 면 상에 게이트 절연막(140)을 형성하는 단계, 상기 게이트 절연막(140)의 일면에 복수의 게이트 전극(150)을 형성하는 단계, 상기 게이트 전극(150) 사이에 게이트 전극 절연막(160)을 형성하는 단계, 상기 게이트 전극(150)을 둘러싸도록 층간 절연막(170)을 형성하는 단계, 상기 층간 절연막(170)의 일면에 소스 전극(180)을 형성하는 단계 및 상기 기판(101)의 제2면에 드레인 전극(190)을 형성하는 단계를 포함한다.
도 5a는 기판(101)을 준비하는 단계 및 상기 기판(101)에 제1 도전형 불순물을 주입하여 제1 영역(110)을 형성하는 단계를 도시한다. 상기 기판(101)은 반도체 제조에 일반적으로 사용되는 기판(101)으로서 특별히 제한되지 않으며, 특히, 실리콘으로 제작된 기판(101)일 수 있다. 도 5a를 기준으로 위를 향하는 면을 제1 면, 아래를 향하는 면을 제2 면으로 정의할 수 있다.
상기 기판(101)의 제1 면에 제1 도전형 불순물을 주입함으로써 상기 기판(101) 내에 제1 영역(110)을 형성할 수 있다. 또는, 상기 기판(101)의 제1 면에 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 제1 영역(110)을 형성할 수 있다.
상기 제1 영역(110)을 형성하는 단계 이전에, 상기 제1 영역(110)보다 불순물 농도가 높은 제1 도전형의 제4 영역(200)을 형성하는 단계를 더 포함할 수 있다(참조: 도 3). 상기 제4 영역(200)은 제1 영역(110)과 마찬가지로 불순물 주입 공정 또는 에피택셜 성장 공정을 통해 형성될 수 있다.
도 5b는 제2 영역(120)을 형성하는 공정을 도시한다. 상기 기판(101)의 제1 면 방향으로 제2 도전형 불순물을 주입하여 상기 제1 영역(110)의 일면에 복수의 제2 영역(120)을 형성할 수 있다. 제2 영역(120)은 제2 도전형 불순물을 이온 주입 공정을 통하여 상기 기판(101)의 내부로 주입하여 형성될 수 있다. 상기 기판(101)의 특정 부분에 일정한 형상의 제2 영역(120)을 형성하기 위해, 마스크를 이용할 수 있다. 리소그래피 공정을 통하여 상기 기판(101)의 제1 면 중에서 제2 영역(120)을 형성하고자 하는 부분이 열려 있는 마스크를 형성한 후 제2 도전형의 불순물을 주입함으로써 제2 영역(120)을 원하는 영역에 형성할 수 있다.
상기 기판(101)에 제2 도전형 불순물을 주입하여 제2 영역(120)을 형성하는 단계 이후에, 상기 제2 영역(120)보다 불순물 농도가 낮도록 제2 도전형 불순물을 주입하여 제5 영역(210)을 형성하는 단계를 더 포함할 수 있다(참조: 도 4). 상기 제5 영역(210)은 상기 제2 영역(120)과 마찬가지로 제3 영역(130)을 형성하고자 하는 부분이 열려 있는 마스크를 형성한 후 제2 도전형의 불순물을 주입함으로써 제3 영역(130)을 원하는 영역에 형성할 수 있다.
도 5c는 제3 영역(130)을 형성하는 공정을 도시한다. 상기 기판(101)의 제1 면 방향으로 제1 도전형 불순물을 주입하여 상기 제2 영역(120)의 일면에 제3 영역(130)을 형성할 수 있다. 제3 영역(130)은 제1 도전형 불순물을 이온 주입 공정을 통하여 상기 기판(101)의 내부로 주입하여 형성될 수 있다. 상기 제2 영역(120)을 형성한 공정과 같이, 상기 기판(101)의 특정 부분에 일정한 형상의 제3 영역(130)을 형성하기 위해, 마스크를 이용할 수 있다. 리소그래피 공정을 통하여 상기 기판(101)의 제1 면 중에서 제3 영역(130)을 형성하고자 하는 부분이 열려있는 마스크를 형성한 후 제1 도전형의 불순물을 주입함으로써 제3 영역(130)을 원하는 영역에 형성할 수 있다.
도 5d는 게이트 절연막(140)을 형성하는 공정을 도시한다. 상기 게이트 절연막(140)은 ALC(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착 공정 또는 가열 공정에 의해 형성될 수 있다. 상기 가열 공정은 1000℃ 이상에서 상기 기판(101)을 가열함으로써 상기 기판(101)의 표면에 산화막을 형성할 수 있다. 상기 기판(101)이 실리콘 기판(101)인 경우 상기 산화막은 실리콘 옥사이드(SiO2)가 된다. 가열 공정에 의해 게이트 절연막(140)을 형성하면 고순도의 절연막 형성이 가능하고, 얇고 일정한 두께를 가진 절연막 형성이 가능하다. 본 발명의 일 실시 예를 따르면 상기 게이트 절연막(140)은 게이트 전극(150)이 제1 영역(110), 제2 영역(120) 및 제3 영역(130)과 직접적으로 접촉하는 것을 방지하는 역할을 하고, 상기 제2 영역(120) 및 제3 영역(130)은 이후 형성되는 소스 전극(180)과 접촉해야 하므로, 상기 제2 영역(120) 및 제3 영역(130)이 배치된 부분의 게이트 절연막(140)은 제거해야 한다. 상기 게이트 절연막(140)의 제거는, 리소그래피 공정을 이용하여 게이트 절연막(140)을 제거하려는 부분이 열려있는 마스크를 형성한 후, 식각 공정을 통하여 상기 게이트 절연막(140)을 제거하는 방법에 의할 수 있다.
도 5e는 게이트 전극(150)을 형성하는 공정을 도시한다. 상기 게이트 전극(150)은 상기 게이트 절연막(140)의 상부에 서로 이격된 형태로 복수 개가 형성된다. 두께 방향을 기준으로 할 때, 상기 게이트 전극(150)은 제2 영역(120) 및 제3 영역(130)과 중첩되는 부분에 형성되고, 상기 게이트 절연막(140)을 사이에 두고 제1 영역(110)과 중첩되는 영역에는 형성되지 않는다. 상기 게이트 전극(150)은 폴리 실리콘을 ALC(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착 공정을 통해 상기 게이트 절연막(140) 상에 증착함으로써 형성될 수 있다. 상기 게이트 전극(150)을 앞서 설명한 특정 부분에 형성하기 위해, 증착 공정에 의해 도포된 폴리 실리콘 상에 리소그래피 공정을 이용해 형성된 마스크를 배치하고 식각 공정을 진행하여, 특정 부분 상에 배치된 폴리 실리콘만 잔존시킴으로써, 특정 부분에 게이트 전극(150)을 형성할 수 있다.
도 5f는 게이트 전극 절연막(160)을 형성하는 공정을 도시한다. 상기 게이트 전극 절연막(160)은 절연물질을 상기 게이트 전극(150) 사이에 형성함으로써 형성될 수 있다. 이로 인하여, 이로 인하여, 상기 게이트 전극(150)이 상기 게이트 절연막(140)을 사이에 두고 제1 영역(110)과 맞닿는 면적이 크게 줄어든다. 따라서, 상기 게이트 전극(150)과 드레인 전극(190) 사이에 배치되는 제1 영역(110)에 형성되는 기생 용량이 크게 줄어든다. 따라서, 상기 기생 용량으로 인한 반도체 소자(100)의 고속 동작 특성 열화, 변위 전류 유입 등의 문제를 해결할 수 있어 반도체 소자(100)를 안정적으로 동작할 수 있다. 상기 게이트 전극 절연막(160)은 실리콘 옥사이드(SiO2), PSG(Phosphosilicate glass) 등의 절연물질을 ALC(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착공정에 의해 형성될 수 있다. 또한, 상기 게이트 전극 절연막(160)은 BPSG(Boronphosphosilicate glass)를 증착 및 열처리에 의해 리플로우(re-flow)하여 형성될 수 있다.
도 5g는 층간 절연막(170)을 형성하는 공정을 도시한다. 상기 층간 절연막(170)은 상기 게이트 전극(150)을 둘러싸도록 배치된다. 다만, 제2 영역(120) 및 제3 영역(130)이 소스 전극(180)과 접촉할 수 있도록 하기 위해 상기 제2 영역(120) 및 제3 영역(130)의 상부면이 열려 있도록 배치되어야 한다. 따라서, ALC(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착공정에 의해 절연물질을 증착한 후, 리소그래피 공정을 이용해 마스크를 배치시키고 식각 공정을 수행하여 특정 영역에만 층간 절연막(170)을 형성할 수 있다. 상기 층간 절연막(170)은 실리콘 옥사이드(SiO2), PSG(Phosphosilicate glass) 등의 절연물질을 ALC(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착공정에 의해 형성될 수 있다. 또한, 상기 층간 절연막(170)은 BPSG(Boronphosphosilicate glass)를 증착 및 열처리에 의해 리플로우(re-flow)하여 형성될 수 있다.
한편, 도시하지 않았지만, 도 5f의 공정을 생략하고, 앞서 설명한 BPSG(Boronphosphosilicate glass) 증착 공정을 통해 게이트 전극 절연막(160) 및 층간 절연막(170)을 동시에 형성할 수 있다. 이를 통하여 반도체 소자의 제조 공정을 단순화하여 제조 비용을 줄일 수 있다.
도 5h는 소스 전극(180) 및 드레인 전극(190)을 형성하는 공정을 도시한다. 상기 층간 절연막(170) 상부에 Al 등의 도전성 물질을 증착함으로써 소스 전극(180)을 형성할 수 있다. 또한, 상기 기판(101)의 제2 면에 Al 등의 도전성 물질을 증착함으로써 드레인 전극(190)을 형성할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자
110: 제1 영역
120: 제2 영역
130: 제3 영역
140: 게이트 절연막
150: 게이트 전극
160: 게이트 전극 절연막
170: 층간 절연막
180: 소스 전극
190: 드레인 전극
200: 제4 영역
210: 제5 영역
101: 기판
110: 제1 영역
120: 제2 영역
130: 제3 영역
140: 게이트 절연막
150: 게이트 전극
160: 게이트 전극 절연막
170: 층간 절연막
180: 소스 전극
190: 드레인 전극
200: 제4 영역
210: 제5 영역
101: 기판
Claims (19)
- 제1 도전형의 제1 영역;
상기 제1 영역의 일면에 배치된 게이트 절연막;
상기 제1 영역 및 상기 게이트 절연막의 사이에 배치되고 제2 도전형인 복수의 제2 영역;
상기 제2 영역 및 상기 게이트 절연막의 사이에 배치되고 제1 도전형인 제3 영역;
상기 게이트 절연막의 일면에 배치된 복수의 게이트 전극;
상기 게이트 전극 사이에 배치된 게이트 전극 절연막;
상기 게이트 전극을 둘러싸도록 배치된 층간 절연막;
상기 층간 절연막의 일면에 배치된 소스 전극; 및
상기 제1 영역 중 게이트 절연막이 배치되지 않는 면에 배치된 드레인 전극;을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 드레인 전극, 제1 영역 및 소스 전극이 배치되는 방향을 기준으로 할 때, 상기 게이트 전극은 상기 제2 영역 및 제3 영역과 중첩되는 위치에 배치된 반도체 소자.
- 제1항에 있어서,
상기 제1 내지 제3 영역이 배치된 방향을 기준으로 할 때, 상기 게이트 전극 절연막은 상기 제2 영역 및 제3 영역과 중첩되지 않는 위치에 배치된 반도체 소자.
- 제1항에 있어서,
상기 게이트 전극 절연막은 PSG(Phosphosilicate glass) 또는 BPSG(Boronphosphosilicate glass)를 포함하는 반도체 소자.
- 제1항에 있어서,
상기 게이트 전극 절연막은 상기 층간 절연막과 동일한 조성인 반도체 소자.
- 제1항에 있어서,
상기 소스 전극은 알루미늄을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 제1 영역 및 드레인 전극 사이에 배치되고 제1 도전형인 제4 영역을 더 포함하는 반도체 소자.
- 제1항에 있어서,
상기 제2 영역 및 상기 제3 영역의 사이에 배치되고 제2 도전형인 제5 영역을 더 포함하는 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형은 N형이고 상기 제2 도전형은 P형인 반도체 소자.
- 제1면 및 제2면을 갖는 기판을 준비하는 단계;
상기 기판에 제1 도전형인 제1 영역을 형성하는 단계;
상기 기판의 제1면 방향으로 제2 도전형 불순물을 주입하여 상기 제1 영역의 일면에 복수의 제2 영역을 형성하는 단계;
상기 기판의 제1면 방향으로 제1 도전형 불순물을 주입하여 상기 제2 영역의 일면에 제3 영역을 형성하는 단계;
상기 기판의 제1면 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막의 일면에 복수의 게이트 전극을 형성하는 단계;
상기 게이트 전극 사이에 게이트 전극 절연막을 형성하는 단계;
상기 게이트 전극을 둘러싸도록 층간 절연막을 형성하는 단계;
상기 층간 절연막의 일면에 소스 전극을 형성하는 단계; 및
상기 기판의 제2면에 드레인 전극을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 게이트 전극을 형성하는 단계에서, 상기 제1 내지 제3 영역이 배치된 방향을 기준으로 할 때, 상기 게이트 전극은 상기 제2 영역과 중첩되는 위치에 형성하는 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 게이트 전극 사이에 게이트 전극 절연막을 형성하는 단계에서, 상기 제1 내지 제3 영역이 배치된 방향을 기준으로 할 때, 상기 게이트 전극 절연막은 상기 제2 영역 및 제3 영역과 중첩되지 않는 위치에 형성하는 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 게이트 전극 절연막은 PSG(Phosphosilicate glass) 또는 BPSG(Boronphosphosilicate glass)를 포함하는 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 게이트 전극 절연막은 상기 층간 절연막과 동일한 조성으로 형성하는 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 소스 전극은 알루미늄을 포함하는 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 제1 영역을 형성하는 단계 이전에, 제1 도전형인 제4 영역을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 기판에 제2 도전형 불순물을 주입하여 제2 영역을 형성하는 단계 이후에,상기 제2 영역보다 불순물 농도가 낮도록 제2 도전형 불순물을 주입하여 제5 영역을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 제1 도전형은 N형이고 상기 제2 도전형은 P형인 반도체 소자 제조 방법.
- 제10항에 있어서,
상기 게이트 전극 절연막을 형성하는 단계 및 상기 층간 절연막을 형성하는 단계는 동시에 수행되는 반도체 소자의 제조 방법.
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| KR20200083150A (ko) * | 2018-12-31 | 2020-07-08 | 울산과학기술원 | 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 |
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