JP5617175B2 - ワイドバンドギャップ半導体装置とその製造方法 - Google Patents

ワイドバンドギャップ半導体装置とその製造方法 Download PDF

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Description

この発明は、Ｓｉ（シリコン）半導体（以降Ｓｉと略記）よりバンドギャップの大きい炭化珪素半導体（以降ＳｉＣと略記）、窒化ガリウム半導体（以降ＧａＮと略記）などのワイドバンドギャップ半導体を用いた高耐圧半導体装置とその製造方法に関する。
高耐圧、大電流を制御するパワー半導体素子の半導体基板材料としては、従来、Ｓｉが多く用いられている。Ｓｉ製のパワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度は多く取れるものの高速スイッチング用途には向いていない。たとえば、バイポーラトランジスタは数ｋＨｚが、ＩＧＢＴでは数十ｋＨｚ程度の周波数がその使用限界である。一方パワーＭＯＳＦＥＴは、大電流は流せないが、数ＭＨｚまでの高速スイッチングで使用できる。しかしながら、市場では大電流と高速スイッチング性を兼ね備えた特性を有するパワー半導体素子が強く求められている。ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼＳｉ材料の物性限界に近いところまで改良が進んでいる。
一方、前述したようにＳｉ製のパワー半導体素子の改良には物性限界が近いことを踏まえて、Ｓｉ以外の半導体基板材料の検討も行われている。たとえば、ＳｉＣが次世代パワー半導体素子用の基板材料として、低オン電圧、高速・高温特性に優れた物性を有することから、注目を集めている（非特許文献１）。このＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる特徴を有する。また、ＳｉＣは半導体基板内にアバランシェ破壊を生じさせる最大電界強度もＳｉより１桁以上大きいという特徴を有する。この特徴は、また、別のワイドバンドギャップ半導体材料であるＧａＮにもあてはまる。
前述のように、代表的なパワー半導体素子のなかでも高速性に優れたパワーＭＯＳＦＥＴは大きく分けて２種類の構造を有する。すなわち、プレーナーゲート型構造とトレンチゲート型構造のＭＯＳＦＥＴである。
図４０に一般的なトレンチゲート型ＭＯＳＦＥＴの要部断面図を示す。高不純物濃度ｎ+Ｓｉ基板１０１（図４０ではｎ+ｓｕｂ．と表記されている）上にｎベース層１０２とｐベース層１０３を有する。このｐベース層１０３の表面層に選択的に形成されるｎ+ソース領域１０５の表面からｎベース層１０２に達する深さのトレンチ１０８を有する。このトレンチ１０８内にはゲート絶縁膜１０６−１を介してゲート電極１０７が充填されている。前記ｎ+ソース領域１０５と、該領域に隣接するｐ+コンタクト領域１０４との表面に共通に接触するソース電極１０９を備える。さらに前記高不純物濃度ｎ+Ｓｉ基板１０１の他面側にはＮｉ／Ｔｉ／Ａｕ積層膜を有するドレイン電極１１０を有する。
図３７〜図４０は、前記トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するために工程順に示す要部断面図である。図３７に示すように、高不純物濃度ｎ+Ｓｉ基板１０１（図３７、図３８、図３９ではｎ+ｓｕｂ．と表記されている）上にエピタキシャル成長または不純物拡散によって順次ｎベース層１０２、ｐベース層１０３を形成する。図３８に示すように、さらに選択的なイオン注入などで、前記ｐベース層１０３の表面層にｎ+ソース領域１０５およびｐ+コンタクト領域１０４を形成する。そして、図３９に示すように、ｎ+ソース領域１０５の表面部分からエッチングによりｎ+ソース領域１０５およびｐベース層１０３を貫いて、ｎベース層１０２に達する深さのトレンチ１０８を形成する。
次いで、ゲート絶縁膜１０６−１とゲート電極材料を全面にこの順に成膜し、前記図４０に示すように、前記成膜されたゲート電極膜をエッチングしてトレンチ１０８内に前記ゲート絶縁膜１０６−１を介してゲート電極１０７を充填する。前記ゲート電極の上に、さらにその上を覆うソース電極から絶縁するために層間絶縁膜１０６−２を被覆する。この後、前記ｐベース層１０３の表面層に選択的に形成される前記ｎ+ソース領域１０５と該ｎ+ソース領域１０５に隣接して形成されるｐ+コンタクト層１０４の両表面に共通に接触するＮｉ／Ｔｉ膜とその上に積層されるＡｌ膜からなるソース電極１０９をスパッタ法などにより順次形成する。さらに前記高不純物濃度ｎ+Ｓｉ基板１０１の他面側にはＮｉ／Ｔｉ／Ａｕ膜を有するドレイン電極１１０をスパッタ法などにより順次形成して前記トレンチゲート型ＭＯＳＦＥＴのウエハ製造工程が終了する。
前記図４０に示すトレンチゲート型ＭＯＳＦＥＴを、Ｓｉに代えてワイドバンドギャップ半導体で形成する場合、Ｓｉより半導体材料の最大電界強度が高いため、ＭＯＳＦＥＴのソース１０９とドレイン１１０間に高電圧が印加されると、半導体基板がアバランシェ破壊電界に達する前に、トレンチ１０８底部のＳｉＯ2膜１０６−１が高電界によって絶縁破壊を起こす。この絶縁破壊を防ぐ目的で、たとえばＳｉＣ製トレンチＭＯＳＦＥＴの場合はトレンチゲート構造のトレンチ底部に、ゲート酸化膜の許容電界以上の電界がかからないようにするためのｐ型領域（図示せず）を設けるという製法が知られている（非特許文献２）。
また、代表的なパワー半導体モジュールである三相インバータＩＧＢＴモジュールの回路図を図４１に示す。この回路で構成されるＩＧＢＴモジュールは、主電流を通電する端子Ｐ、Ｎ、Ｕ、Ｖ、Ｗ間にＳｉ製ＩＧＢＴチップならびにＳｉ製フリーホイーリングダイオード（ＦＷＤ）などが共通の金属基板上に、前記図４１の回路に示されるような配置・結線で載置されている。このようなＩＧＢＴモジュールでは、各々上アーム素子ゲート駆動回路と下アーム素子ゲート駆動回路が接続され、これら駆動回路は各々フォトカプラーにより絶縁されて制御回路に接続される構成を有している。このゲート駆動回路には、通常順バイアス電源と逆バイアス電源が内蔵されている。つまり、前記図４１に示す三相インバータ回路を構成するＩＧＢＴモジュールを駆動する場合、下アーム電源１個と上アーム電源３個の計４個必要となり、その結果、回路構成が複雑で装置が大型化し、結果としてコスト高となる。その原因は、ＩＧＢＴモジュールに搭載されるＩＧＢＴはすべて極性が同じであるｎチャネルＩＧＢＴが使われているからである。このようなコスト高なＩＧＢＴモジュール構成に対して、コストダウンを図ることのできるＩＧＢＴモジュールの構成として、ｎチャネルＩＧＢＴとその反対の極性をもつｐチャネルＩＧＢＴとで構成される相補型のＩＧＢＴモジュールが知られている（特許文献１、２）。
この相補型のＩＧＢＴを用いた三相インバータＩＧＢＴモジュール回路を図４２に示す。この図４２によれば、下アームにｐチャネルＩＧＢＴを、上アームにｎチャネルＩＧＢＴを配置し、ＦＷＤはそれぞれ前記図４１同様、各ＩＧＢＴに逆並列に配置する構成である。このような相補型のＩＧＢＴモジュール回路構成にすると、ゲート駆動電源を４個から３個に低減でき、装置の小型化、さらには低コスト化が期待できる。さらには、前記図４１に示す回路では上アームと下アームが同時にオンして短絡することを避けるため、オン・オフの切換えタイミングにデッドタイムを数μｓｅｃの長さで設定するが、相補型モジュールの場合はそのデッドタイムを短くできる。その結果、出力波形の歪が低減できるメリットもある。しかしながら、相補型ＩＧＢＴモジュールは現在実現されていない。その理由は、ｐチャネルＩＧＢＴのバイポーラ動作に起因して、原理的にアバランシェ破壊耐量が弱いので、すぐに素子が破壊するという問題を有するからである（非特許文献２）。
そこで、スイッチング素子をＩＧＢＴではなく、ユニポーラのパワーＭＯＳＦＥＴにすれば、前述の原理的に素子が破壊しやすいという問題は解消される。しかしながら、ＭＯＳＦＥＴの場合は、ＩＧＢＴに比べオン抵抗が極めて高くなり易いという欠点があるため、発生損失が大きくなるので、相補型ＭＯＳＦＥＴモジュールも、やはり、市場での生産がされていない。
さらにまた、ＳｉＣ製トレンチゲート型ＭＯＳＦＥＴ（以降トレンチＭＯＳＦＥＴと略記）を使って、前述のインバータ回路を構成する場合、ＳｉＣ製トレンチＭＯＳＦＥＴに逆並列にダイオード（ＦＷＤ）を接続する必要がある。そのために、たとえば、通常のＳｉ製ＭＯＳＦＥＴの場合は、小型化のために、前記図４０に示すように、ｐベース層１０３とｎベース層１０２ならびにｎ+基板１０１とにより構成されるｐｉｎ内蔵ダイオードをＦＷＤとして活用する場合がある。しかし、この場合、たとえ内蔵ｐｉｎダイオードをＦＷＤとして導通させても、この内蔵ｐｉｎダイオードの逆回復時間が少数キャリアの注入により遅くなるため、やはりスイッチング損失が大きくなる問題を有している。この逆回復時の損失が増大するという問題に対しては、内蔵ダイオードとして前記ｐｉｎダイオードに代えてユニポーラ動作のショットキーバリアダイオードを形成すれば前記問題を回避できることが既に知られている（特許文献３、４、５、６、７）。
特開昭６３−２５３７２０号公報 特開２００１−８５６１２号公報 特開２００５−５７２９１号公報（図１） 特開平８−２０４１７９号公報 米国特許第５６９３５６９号 米国特許第５６１４７４９号 特開平９−１０２６０２号公報
Ｓｈｅｎａｉ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ（Ｖｏｌ．３６， ｐ．１８１１， １９８９） ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ（Ｖｏｌ．３８，ｐ.３０３，１９９１）
しかしながら、ワイドバンドギャップ半導体、特にＳｉＣやＧａＮでは、低抵抗で欠陥密度の少ないｐ型半導体基板を作成するのが極めて困難である。たとえばＳｉＣの場合、ｐ型半導体基板はｎ型半導体基板に比べ抵抗率で１０倍以上高く、また欠陥密度も１桁以上多いものしか今のところできていない。そのため、このｐ型半導体基板を用いてｐチャネル型ＭＯＳＦＥＴを作成しても、ｐ型半導体基板での電位降下が大きく、オン抵抗が十分小さくならないという問題を有している。
ＳｉＣやＧａＮはＳｉにおける物性限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。また、ＳｉＣやＧａＮでｐチャネル型ＭＯＳＦＥＴができれば、ＳｉＣやＧａＮのｎチャネル型ＭＯＳＦＥＴと組み合わせることで相補型ＭＯＳＦＥＴモジュールを構成することができ、Ｓｉ製ＩＧＢＴでは達成不可能であった高耐圧相補型モジュールが期待される。
一方、ＳｉＣ製トレンチＭＯＳＦＥＴでは微細なパターン構造を有するトレンチゲートのトレンチ底部に、電界緩和に有効な前記非特許文献２記載のｐ型領域を、精度よく形成するには極めて困難で手間のかかるプロセスを要するという問題を抱えている（Ａｄｄａｍｉａｎｏら Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ．Ｖｏｌ．１１，９（１９７２），ｐｐ．１３５５）、または（Ｇｕｓｅｖら
Ｓｏｖ．Ｐｈｙｓ．Ｓｅｍｉｃｏｎｄ． ｖｏｌ．９（１９７６），ｐｐ．８２０）。
さらに、この電界緩和用の前記ｐ型領域を形成すると、ＭＯＳＦＥＴがＯＮする際の蓄積層がなくなることとなり、その結果、オン抵抗の増加が避けられないという問題もある。従って、トレンチゲートのトレンチ底部に前記ｐ型領域を導入しなくても、ゲート酸化膜を前記高電界による絶縁破壊から防止しかつ長期信頼性を確保できる構造のＭＯＳＦＥＴが望まれる。
さらに、高電界によるゲート絶縁膜の破壊を防止しても、前述のように、ワイドバンドギャップ半導体製のトレンチＭＯＳＦＥＴに内蔵されるｐｉｎダイオードの導通時および逆回復時の損失が大きくなる問題もあるので、この点についても改善する必要もある。
すなわち、前記ＳｉＣ製トレンチＭＯＳＦＥＴでは、前記図４０のｐベース層１０３とｎベース層１０２の拡散電位差が大きく、たとえば、ＳｉＣ製の場合は２．７Ｖ程度もある。そのため、Ｓｉ製ＭＯＳＦＥＴ内蔵のｐｉｎダイオードの典型的なオン電圧１．６〜２．０Ｖと比べ、前記ＳｉＣ製ＭＯＳＦＥＴ内蔵のｐｉｎダイオード（ｐベース層１０３／ｎベース層１０２／ｎ+基板１０１）のオン電圧が極めて高くなり、オン時の損失が大きい。またさらに、たとえ内蔵ｐｉｎダイオードを導通させても、その逆回復時間が少数キャリアの注入によって遅くなるためスイッチング損失が大きくなるという問題も発生する。この逆回復時の損失が増大するという問題に対しては、前述のように内蔵ダイオードとしてユニポーラ動作のショットキーバリアダイオードを形成することにより回避できることが既に知られている。すなわち、前記ショットキーバリアダイオードは、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体においてもそのオン抵抗は小さくなり、さらに、逆回復損失もユニポーラ素子のため小さく、なおかつ十分な逆耐圧を保持できることから、パワー損失を少なくすることができる。さらにこのショットキーバリアダイオードの形成を最適化することにより、前述したトレンチゲート構造のトレンチ底部の酸化膜に加わる電界強度を低減する効果を持たせるようにする構造も知られている。しかし、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体のＭＯＳＦＥＴの場合、Ｓｉの場合のように制御性よく、イオン注入法により選択的なｐ型領域等の形成ができないため、その活性領域内の素子表面に選択的に配置され、その表面でショットキーバリア接触を構成する必要のあるｎベース層を設置することが極めて困難である。その結果、ワイドバンドギャップ半導体のＭＯＳＦＥＴの活性領域内にショットキーバリアダイオードを内蔵させることは、Ｓｉの場合と異なり、実際には容易とは言えない。
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、小型化されると共に、低オン抵抗、低損失を有し、ゲート絶縁膜にかかる電界集中を緩和して耐圧低下を抑制し、ターンオフ時のアバランシェ破壊耐量が大きいワイドバンドギャップ半導体装置を提供することである。
上記目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、Ｓｉ基板の一方の主面に結晶構造変換用バッファ層を介して高不純物濃度の第１導電型ＧａＮ層と低不純物濃度の第１導電型ＧａＮドリフト層と第２導電型ＧａＮベース層と該第ベース層の表面層に選択的に配置される第1導電型のＧａＮソース領域と、該ソース領域の主面から前記ドリフト層に達する深さの第一トレンチとを備え、該第一トレンチが内部に、ゲート絶縁膜を介して、前記ソース領域、前記ベース層および前記ドリフト層に対向する位置にまで充填される制御電極を備え、さらに前記第一トレンチの近傍に、前記ベース層の主面から前記ドリフト層に達する深さであって前記第一トレンチを越える深さの第二トレンチを備え、該第二トレンチが内部に、前記ドリフト層の第二トレンチ内の表面とショットキー接合を形成する第一主電極を有し、かつ該第一主電極が前記ソース領域主面と前記ベース層主面とを共通に被覆し、さらに前記Ｓｉ基板の他方の主面から該Ｓｉ基板と前記バッファ層を貫通して前記高不純物濃度の第１導電型の第一ＧａＮ層に達する深さの第三トレンチと該第三トレンチ内表面と前記Ｓｉ基板の他方の主面に電気的に接続される第二主電極を備えるワイドバンドギャップ半導体装置とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、前記第二トレンチ底部に接する第２導電型領域を備える特許請求の範囲の請求項１記載のワイドバンドギャップ半導体装置。
特許請求の範囲の請求項３記載の発明によれば、前記第一トレンチと前記第二トレンチの中心線間の距離が１０μｍ以下である特許請求の範囲の請求項１または２記載のワイドバンドギャップ半導体装置。
特許請求の範囲の請求項４記載の発明によれば、ＳｉＣ基板と、該半導体基板の一方の主面に高不純物濃度の第２導電型ＳｉＣ層と低不純物濃度の第２導電型ＳｉＣドリフト層と第１導電型ＳｉＣベース層と、該ベース層の表面層に選択的に配置される第２導電型のＳｉＣソース領域と、該ソース領域の主面から前記ドリフト層に達する深さの第一トレンチとを備え、該第一トレンチが内部に、ゲート絶縁膜を介して、前記ソース領域、前記ベース層および前記ドリフト層に対向する位置にまで充填される制御電極とを備え、さらに前記第一トレンチの近傍に、前記ベース層の主面から前記ドリフト層に達する深さであって前記第一トレンチを越える深さの第二トレンチを備え、該第二トレンチが内部に、前記ドリフト層の第二トレンチ内の表面とショットキー接合を形成する第一主電極を有し、かつ該第一主電極が前記ソース領域主面と前記ベース層主面とを共通に被覆し、さらに前記ＳｉＣ基板の他方の主面から前記高不純物濃度の第２導電型ＳｉＣ層に達する深さの第三トレンチと、該第三トレンチの内表面と前記ＳｉＣ基板の他方の主面に電気的に接続される第二主電極を備えるワイドバンドギャップ半導体装置とすることにより、前記目的は達成される。
特許請求の範囲の請求項５記載の発明によれば、前記第二トレンチ底部に接する第１導電型領域を備える特許請求の範囲の請求項４記載のワイドバンドギャップ半導体装置とする。
特許請求の範囲の請求項６記載の発明によれば、前記第一トレンチと前記第二トレンチの中心線間の距離が１０μｍ以下である特許請求の範囲の請求項４または５記載のワイドバンドギャップ半導体装置とする。
特許請求の範囲の請求項７記載の発明によれば、前記請求項１乃至６のいずれか１項に記載のワイドバンドギャップ半導体装置を製造する際に、前記第二主電極を形成する前に前記半導体基板の他方の主面を研磨して薄層化した後、研磨後の主面から第三トレンチを形成し、その後、前記第二主電極を形成する工程を有する半導体装置の製造方法とする。
本発明は、ゲート電極部だけでなくショットキーバリアダイオード部にも、お互い近接した形でトレンチを形成し、かつショットキーバリアダイオード部のトレンチ（第二トレンチ）をゲート電極部のトレンチ（第一トレンチ）以上に深く形成する。そしてショットキーバリアダイオード部の前記第二トレンチ内に金属電極を形成して底部に露出させたｎベース層表面とショットキー接合を形成することで、ワイドバンドギャップ半導体のトレンチＭＯＳＦＥＴにおいても低オン抵抗を有し、なおかつ逆回復時間の早い内蔵ショットキーバリアダイオードを容易に形成できる。さらに内蔵ショットキーバリアダイオード部の第二トレンチ内で、前記ｎベース層表面と接する一部に、好ましくは該第二トレンチの底部にｐ型領域を形成することで、ターンオフ時のアバランシェ破壊耐量を大きく向上することができる。これらの構成により、ワイドバンドギャップ半導体装置がより小型となり、かつ低損失化・高破壊耐量化が可能となる。さらにゲート電極側の第一トレンチ底部への電界強度が著しく緩和されるため、ゲート酸化膜への負荷が軽減され長期信頼性にも優れたトレンチＭＯＳＦＥＴとなる。
本発明によれば、ゲート絶縁膜の絶縁破壊を防止し、長期信頼性が高く、かつ、ショットキーダイオードを内蔵させることが容易で、かつ半導体装置が小型化されると共に、低オン抵抗、低損失を有し、ゲート絶縁膜にかかる電界集中を緩和して耐圧低下を抑制し、ターンオフ時のアバランシェ破壊耐量が大きく、高耐圧な周辺耐圧構造を有するワイドバンドギャップ半導体装置を提供することができる。
以下、本発明の縦型／トレンチ型絶縁ゲートＭＯＳ半導体装置とその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
以下、本発明の実施例１について、図１〜図５を参照して説明する。なお、実施例１は縦型トレンチゲートＭＯＳパワー半導体デバイスとして、中心に位置して主電流の流れる活性領域とこの活性領域を取り巻くように配置される周辺耐圧構造領域を備える、耐圧１２００ＶのトレンチＭＯＳＦＥＴを示す。まず、十分に高不純物濃度のｎ型ＳｉＣ基板１（図１〜図５ではｎ+ｓｕｂ．と表記）を用意する。ここでは、不純物として窒素を２×１０18ｃｍ-3程度含むＳｉＣ基板とする。このＳｉＣ基板１上に１．０×１０16ｃｍ-3程度含むｎ型ＳｉＣドリフト層２を厚さ１０μｍ程度に、さらに、アルミ二ウムを２．１×１０17ｃｍ-3程度含むｐ型ＳｉＣベース層３を厚さ２．５μｍに、それぞれエピタキシャル成長させる（図１）。ただし、図１は実際の層の厚さまたは層間の厚さの比を正確に示すものではなく、特にＳｉＣ基板１については、厚さが実際より薄く描かれている。他の図面についても同様である。以降便宜的に、ＳｉＣ基板上に半導体機能層または機能領域を設けたものをウエハと呼ぶことがある。
主電流の流れる活性領域内のウエハ表面に、ｐ+コンタクト領域４とｎ+ソース領域５をそれぞれイオン注入法と活性化熱処理で形成する。ｐ+コンタクト領域４はドーピング元素としてアルミ二ウムを、またｎ+ソース領域５はドーピング元素としてリンを用いる。活性化のための熱処理温度と時間は１７００℃・１分である（図２）。
次に、図３に示すように、ウエハの表面に厚さ１．６μｍのシリコン酸化膜（以下酸化膜と略す）６−１を成長させ、フォトリソグラフィおよびエッチングにより、ｄ＝７．６μｍおきに１．０μｍ幅の開口部を有する酸化膜マスクを形成する。酸化膜マスクの形成後、ＲＩＥ法などによるトレンチエッチングによりｐ型ＳｉＣベース層３（厚さ２．５μｍ）を貫通し、ｎ型ＳｉＣドリフト層２に達する深さのトレンチ８−１を形成する。なお、このときのトレンチ８−１の深さは３μｍとする。以降、この実施例１ではウエハの表面側に２種類の異なるトレンチを形成するので、異なることを明確にするために、便宜的にゲート電極側に形成するトレンチをゲートトレンチ８−１、ショットキーバリアダイオード部側に形成するトレンチをショットキートレンチ８−２と称することにする。その後、ゲートトレンチ８−１内部に犠牲酸化膜を形成し、犠牲酸化膜を除去することによってトレンチ内表面を平坦化する。次に、図５に示すように、ゲート電極部では、ゲートトレンチ８−１内部に、厚さ１００ｎｍのゲート酸化膜６−１の成長後に、ポリシリコン等のゲート電極７を埋め込み、さらにゲート電極７をソース電極９から絶縁するためにゲート電極７表面を覆うように層間絶縁層６−２を形成する。
図３の説明に戻り、ショットキーバリアダイオード部において、前記同様のプロセスによりトレンチ８−２を形成する。前述のように、ショットキーバリアダイオード部側のトレンチをショットキートレンチ８−２と称することにする。その際、ショットキートレンチ８−２の幅は１．０μｍ、深さはゲートトレンチ８−１よりも２μｍ深い５μｍとする。また前記ゲートトレンチ８−１との距離を、お互いのトレンチ中心線間隔でｄ＝３．８μｍとする（図３、図５）。深さ５μｍのショットキートレンチ８−２を形成後、再度酸化膜を形成する。パターニング後、ショットキートレンチ８−２の底部の酸化膜開口部にアルミニウムをイオン注入し、１７００℃・１分の熱処理してショットキートレンチ８−２底部に、アバランシェ破壊耐量の向上のためのｐ+型領域３００を形成する（図４）。
酸化膜を除去後、ショットキートレンチ８−２内部と素子表面にニッケルとチタンを順次スパッタし、続いてアルミニウムをスパッタして積層することでソース電極９およびショットキーバリアダイオードのアノード電極を形成する。ソース電極９およびショットキーバリアダイオードのアノード電極は共通の電極膜で形成される。その後、ＳｉＣ基板１の裏面側にドレイン電極１０をチタン、ニッケル、金で形成する（図５）。前記ソース電極９は前記ショットキートレンチ８−２の底部のｎベース層２の表面にショットキー接触することにより、内蔵ショットキーバリアダイオードのアノード電極としても機能する。こうしてトレンチＭＯＳＦＥＴが完成する。
このＳｉＣ製トレンチＭＯＳＦＥＴの電気特性の測定結果を図６のオン時の電流−電圧特性図に示す。チップサイズは３ｍｍ角であり、活性面積は７．８５ｍｍ2であり、定格電流は１０Ａである。オン抵抗（ＲｏｎＡ）は２．５０ｍΩｃｍ2と十分低い値である。図示しないが、初期の素子耐圧も１２５０Ｖと、１２００Ｖ素子として十分良好な特性を有する。比較のために、ソース電極９に深いショットキートレンチ８−２を形成せずゲートトレンチより浅いショットキートレンチを形成した従来型のトレンチＭＯＳＦＥＴを形成し耐圧を測定したところ、素子耐圧６１０Ｖであった。その破壊点を観察したところ、ゲートトレンチの底部であることを確認した。このことから、ゲートトレンチ８−１より深いショットキートレンチ８−２を形成することで、ゲートトレンチ８−２底部への電界集中が緩和されるため、安定に耐圧特性が確保できると考えられる。
内蔵するショットキーバリアダイオードの順方向、逆方向の電流−電圧（Ｉ−Ｖ）特性を測定したところＳｉ製ｐｎダイオードと同等の良好な特性が得られ、たとえば１０Ａ導通時のオン電圧は１．６５Ｖ（室温）であり、Ｓｉ製ｐｎダイオードの１．６２Ｖ（室温）と同等の低い値を示した（図示せず）。さらに内蔵ショットキーバリアダイオードの逆回復特性を、同一定格電圧・電流のＳｉ製ｐｉｎダイオードの逆回復特性と比較測定したところ、Ｓｉ製ｐｉｎダイオードに比べ、逆回復時間が極めて小さいため、本発明にかかる内蔵ショットキーバリアダイオードでの発生損失はＳｉ製ｐｎダイオードの約１０分の１の低損失特性であった。
次に、ショットキートレンチ８−２の深さを、ｐ型ＳｉＣベース層３の厚さよりも深くするという共通条件の下で変化させて電気特性の評価を行った。具体的には、ｐ型ＳｉＣベース層３の深さ２．５μｍに対して、ショットキートレンチの深さ２．７μｍ、２．８５μｍ、３μｍ、４μｍ、５μｍ、５．５μｍの６種類のＳｉＣ製トレンチＭＯＳＦＥＴを形成して特性を調べた。なおゲート電極部とショットキーバリアダイオード部の各トレンチの中心線間隔ｄ（μｍ）は３．８μｍで一定とする。その結果、表１に示すように、前述したショットキーバリアダイオード部側にトレンチを形成しない場合（トレンチ深さ０と表記）も含め、ショットキートレンチの深さが３μｍ以上の条件で素子耐圧が１２００Ｖ以上を示すことがわかった。
つまり、ゲート電極のトレンチ底部に電界緩和用のｐ型領域を設けずに電界集中による絶縁破壊を回避するには、ゲートトレンチの深さ（３μｍ）以上のトレンチ深さがショットキートレンチには必要であることがわかる。次に、ショットキートレンチとゲートトレンチの間隔ｄ（μｍ）を変化させたトレンチＭＯＳＦＥＴを試作し、そのときの電気特性の変化を評価した。なおこのときのショットキートレンチの深さは５μｍ、ゲートトレンチの深さは３μｍとする。その結果、表２に示すように、トレンチ間隔ｄ（μｍ）を広げるに従い素子の初期耐圧が低下していくことがわかる。
理由は、トレンチ間隔ｄ（μｍ）が広くなると、ソース・ドレイン間に高電圧が印加された時に、いわゆる空乏層のピンチオフ効果が弱まり、その結果ゲートトレンチの底部への電界が増大するためである。前記表１の結果と同様、ゲートトレンチの底部の電界強度が大きくなって、その結果、ゲート酸化膜が絶縁破壊し易くなるのである。
さらに耐圧１２００Ｖ以上の条件で作成したＭＯＳＦＥＴ素子について、高温印加試験を行った。この評価は１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続け、その後の素子耐圧を評価するという長期信頼性評価の一つである。その結果、前記トレンチ間隔ｄ（μｍ）が１２μｍ、１５μｍの条件では、初期耐圧は１２００Ｖ以上あったものの、高温印加試験後の耐圧は１２００Ｖを大きく下回った。さらにその破壊点を調査した結果、ゲートトレンチの底部の酸化膜破壊であることを確認した。このことから、トレンチ間隔ｄ（μｍ）が１０μｍ以下であれば初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかる。
次に、トレンチ間隔ｄ（μｍ）が３．８μｍの共通条件で作成したトレンチＭＯＳＦＥＴ素子について、ターンオフ破壊耐量試験を行った。なおゲートトレンチとショットキートレンチ深さは、それぞれ３μｍと５μｍである。前記破壊耐量試験は図３６に示すＬ負荷回路で行った。Ｖｃｃ＝１０００Ｖ、また温度は室温で評価した。その結果、定格電流の４倍である４０ＡをトレンチＭＯＳＦＥＴ素子が破壊することなくターンオフできることを確認した。ショットキートレンチの底部に電界緩和用のｐ+型領域３００を形成すると、同じく形成しない場合の定格電流の２．５倍の２５Ａで破壊した結果に比べると、格段に向上することがわかった。従って、ショットキートレンチの底部に電界緩和用のｐ+型領域３００を形成することが望ましい。また、前記ｐ+型領域３００の作製は、ゲートトレンンチ底部に電界緩和用のｐ+型領域を作製することに比べると、多少の位置ズレなどが許されるのではるかに容易である。本発明の実施例１では、ゲートトレンチの底部のｐ+型領域は作製しないが、ショットキートレンチの底部にはｐ+型領域を作製することが望ましい。
なお、この実験はワイドバンドギャップ半導体材料である窒化ガリウム（ＧａＮ）についてもトレンチＭＯＳＦＥＴを試作し実施した。その結果、ＳｉＣと同様の耐圧特性、破壊耐量ならびに長期信頼性特性を得ることを確認した。
前記ＳｉＣ製トレンチＭＯＳＦＥＴを作成する際のゲートトレンチ８−１ならびにショットキートレンチ８−２の配置パターンを図７の平面図に示す。ゲートトレンチ８−１は終端部のない環状の平面パターンとすることが好ましい。その際、４Ｈ−ＳｉＣの（０００１）面（Ｃ面：カーボン面）にトレンチの側壁が（１−１００）面と（−１１００）面になるような向きにトレンチを形成させ、かつ、前記ストライプ状に形成したゲートトレンチ８−１に対し、前記両側壁面を４５°の角度で形成すると、ゲートトレンチ８−１がきれいに形成されるので好ましい。
前記図７に示すＳｉＣ製トレンチＭＯＳＦＥＴの電気特性の測定結果を図８に示す。チップサイズは５ｍｍ角、活性領域１１の面積は２２．１０ｍｍ2であり、定格電流は７５Ａである。オン抵抗（ＲｏｎＡ）は２．７０ｍΩｃｍ2と十分低い値を示し、初期の素子耐圧も１２８０Ｖと、１２００Ｖ素子として十分良好な特性を示している。比較のために、ゲートトレンチより浅いショットキートレンチを有する従来のＳｉＣ製トレンチＭＯＳＦＥＴの耐圧は６００Ｖであった。そしてその破壊点を観察したところ、ゲートトレンチ底部であることを確認した。このことから、ソース電極部に深いショットキートレンチ８−２を形成すると、ゲートトレンチ８−１の底部への電界集中が緩和され、安定に耐圧特性が確保できることが分かる。
さらに比較のため、図４０に示すように、ゲートトレンチ８−１端部をショットキートレンチ８−２で囲まない素子を試作したところ、素子耐圧１０６０Ｖとなり、１２００Ｖに達しないことが分かった。そのとき、前記素子耐圧低下の原因である素子破壊点を確認すると、ゲートトレンチ８−１の端部（図中点Ａ）であった。このことから、ゲートトレンチ８−１をショットキートレンチ８−２で取り巻くパターンについても、ゲートトレンチ８−１の底部への電界集中の緩和および耐圧特性に有効であることが分かる。
前記図７に示すＳｉＣ製トレンチＭＯＳＦＥＴに内蔵のショットキーバリアダイオードの順方向、逆方向のＩ−Ｖ特性を測定したところ、良好な特性が得られ、例えば７５Ａ導通時のオン電圧は１．６９Ｖ（室温）とＳｉ製トレンチＭＯＳＦＥＴの内蔵Ｐｉｎダイオードの１．６６Ｖ（室温）と同等の低い値を示した。さらに、内蔵ショットキーバリアダイオードの逆回復特性を測定したところ、同一定格電圧・電流のＳｉ製Ｐｉｎダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ製Ｐｉｎダイオードの約１０分の１の低損失特性が得られた。
次に、前記図７に示すＳｉＣ製トレンチＭＯＳＦＥＴのショットキートレンチ８−２の深さを変化させて電気特性の評価を行った。具体的には、トレンチ深さ２．７μｍ、２．８５μｍ、３μｍ、４μｍ、５μｍ、５．５μｍの６種類の素子を形成して特性を調べた。なお、ゲート電極部とショットキーバリアダイオード部の両方の平行なストライプ状のトレンチ間隔ｄ（以降平行トレンチ間隔ｄと略記）は３．８μｍで一定とした。その結果を表３に示す。
前述したショットキートレンチ８−２を形成しない場合も含めた実験の結果、ｐ型ベース層３の深さ３μｍと同等以上の深さ、すなわちトレンチ深さ３μｍ以上の条件で素子耐圧が１２００Ｖ以上を示すことがわかった。つまり、耐圧特性の観点からはゲートトレンチ８−１の深さ（３μｍ）以上のトレンチ深さがショットキートレンチ８−２には必要であることがわかる。
次に、ショットキートレンチ８−２とゲートトレンチ８−１の前記平行トレンチ間隔ｄを変化させたＳｉＣ製トレンチＭＯＳＦＥＴを試作し、そのときの電気特性の変化を評価した。なお、このときのショットキートレンチ８−２の深さは５μｍ、ゲートトレンチ８−１の深さは３μｍとした。一方、前記図７に示すＳｉＣ製トレンチＭＯＳＦＥＴの平面図のトレンチパターン内で、ゲートトレンチ８−１とショットキートレンチ８−２との間の距離が一番離れる場所は、前記図７に両方向矢印で示す最大間隔Ｄである。前記平行トレンチ間隔ｄを変化させると、最大間隔Ｄも変化し、その関係はおおよそＤ＝２．１２ｄとなる。下記表４に、平行トレンチ間隔ｄ、最大間隔Ｄと初期耐圧との関係を調べた結果を示す。
平行トレンチ間隔ｄならびに最大間隔Ｄが広がるに従い、素子の初期耐圧が低下していくことがわかる。この結果は、前記平行トレンチ間隔ｄが広くなると、ソース・ドレイン間に高電圧が印加された時に、いわゆる、空乏層のピンチオフ効果が弱まり、その結果ゲートトレンチ底部へかかる電界が増大するためである。前述した表３の結果と同様、ゲートトレンチ底部の電界強度が大きくなり、その結果、ゲート酸化膜が絶縁破壊し易くなり耐圧が低下するのである。このことはソース・ドレイン間に高電圧を印加した際のゲートトレンチ底部の破壊点を確認すると、平行トレンチ間隔ｄの無限大に相当するショットキートレンチの一部を除去した図９の点Ａであることを確認したことからも分かる。
さらに耐圧１２００Ｖ以上を定格電圧とする条件の素子について、高温印加試験を行った。この評価は１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続け、その後の素子耐圧を評価するという長期信頼性評価の一つである。その結果、平行トレンチ間隔ｄが１０μｍ以上の条件では、初期耐圧、高温印加試験後の耐圧はともに１２００Ｖを下回った。さらに、その破壊点を調査した結果、ゲートトレンチ底部の酸化膜破壊であることを確認した。一方、平行トレンチ間隔ｄが９μｍ以下、最大間隔Ｄが１９．１μｍ以下であれば初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかった。
つぎに、平行トレンチ間隔３．８μｍの条件の素子でターンオフ破壊耐量試験を行った。なお、ゲートトレンチとショットキートレンチのトレンチ深さは、それぞれ３μｍと５μｍである。このターンオフ破壊耐量試験を行うためのＬ負荷回路図を図３６に示す。Ｖｃｃ＝１０００Ｖ、室温で評価した。その結果、定格電流の６倍である４５０Ａを素子が破壊することなくターンオフできることを確認した。一方、ショットキートレンチ８−２底部への電界集中の緩和のためのｐ+型領域３００を形成しない場合、定格電流の２．６倍の１９５Ａで破壊した。この結果の比較から、本発明にかかるＳｉＣ製トレンチＭＯＳＦＥＴのターンオフ耐量は格段に向上していることがわかる。
なお、この実験はＷＢＧ半導体材料である窒化ガリウム（ＧａＮ）でもトレンチＭＯＳＦＥＴを試作し実施した。その結果、ＳｉＣと同様の耐圧特性、破壊耐量ならびに長期信頼性特性を得ることを確認した。
以上、説明した本発明について、まとめると、以下のようになる。本発明にかかるＷＢＧ半導体装置は、ショットキーバリアダイオードが形成されるショットキートレンチ８−２底部にｐ+型領域３００を形成することで電界を緩和することができ、その結果、前記ショットキートレンチ８−２底部におけるアバランシェ破壊耐量を強めることができる。また、前記ショットキートレンチ８−２の底部にｐ+型領域３００を形成することは、ゲート電極部のゲートトレンチ８−１底部にｐ+型領域３００を形成するよりもプロセス難易度はきわめて低い。その理由は、ゲートトレンチ８−１底部にｐ+型領域３００を形成する場合は、反転層（チャネル）ならびに蓄積層が形成される領域に、たとえば、何らかのプロセスばらつきが原因でｐ+型領域３００が若干でもイオン注入されるとＭＯＳＦＥＴのチャネル導通特性が劣化し、オン抵抗に影響する懸念がある。しかし、ショットキートレンチ底部にｐ+型領域３００を設ける場合には、前記チャネルが形成される領域に相当する領域に多少ｐ+型イオンがイオン注入されても特性上なんら影響がないからである。そのため、ショットキートレンチ８−２底部にｐ+型領域３００を形成するのは比較的簡単にできるのである。
さらに、本発明にかかるＷＢＧ半導体装置は、前記ショットキートレンチ８−２とゲートトレンチ８−１の間隔は耐圧特性の観点から十分最適化されることを特徴とする。前記間隔が最適化されていないと、大きな電界強度がゲートトレンチ８−１底部に印加されることになる。その結果、たとえば、前記間隔が広すぎると初期的にはゲートトレンチ８−１底部の酸化膜に絶縁破壊が生じない場合でも、長期間の素子動作に係わる長期信頼性において、ゲートトレンチ８−１底部の酸化膜が絶縁破壊を起こすという懸念があるからである。そのため、ショットキートレンチ８−２とゲートトレンチ８−１間の距離（平行部分の間隔）を他の特性に影響を与えない範囲で十分近接させる必要がある。その理由は、前記ショットキートレンチ８−２とゲートトレンチ８−１の間隔が十分短いと、ソース・ドレイン間に高電圧が印加された時に、いわゆる空乏層のピンチオフ効果によって、ゲートトレンチ８−１底部への電界が急激に緩和されるからである。この電界緩和により、長期間の素子動作の場合にもゲート酸化膜の負荷は低減され、長期信頼性の向上が図れることになる。
本発明にかかるＳｉＣ製トレンチＭＯＳＦＥＴのゲート電極７またはゲートトレンチ８−１の表面パターンにおける終端処理にも特徴を有する。一般に、ゲートトレンチ８−１をストライプ状の表面パターンにする場合、環状でなく終端部を有するストライプパターンにすると、ゲート電圧またはドレイン電圧印加時に前記終端部に電界集中が起こり、ゲート酸化膜が絶縁破壊する惧れのあることが知られている。そのため、本発明にかかるＳｉＣ製トレンチＭＯＳＦＥＴのゲート電極７またはゲートトレンチ８−１の表面パターンは、前記ゲート終端部のない環状パターンにすることが望ましい。このゲート終端部処理技術はＳｉＣやＧａＮなどのＷＢＧ半導体でもゲート耐圧向上に効果があると考えられるので、ストライプ状のゲートトレンチ末端を繋げて環状パターンにすると共に、本発明ではさらに、前述のようにショットキートレンチ８−２とゲートトレンチ８−１間の平行部分の間隔をピンチオフ効果が有効に作用する狭い間隔にすることも必要である。
さらに、ゲートトレンチ８−１とショットキートレンチ８−２とを、お互い近接した形で形成しかつショットキートレンチ８−２の深さをゲートトレンチ８−１の深さ以上に深く形成する。前記ショットキートレンチ８−２内に金属電極を形成して、ショットキートレンチ８−２内に露出するｎ-層（ｎ型ドリフト層２）とショットキー接合を形成することで、ＷＢＧ半導体製トレンチＭＯＳＦＥＴにおいても低オン抵抗を有し、なおかつ逆回復時間の短い内蔵ショットキーバリアダイオードを形成できる。
またさらに内蔵ショットキーバリアダイオード部の、ｎ-層（ｎ型ドリフト層２）と接する一部、好ましくはショットキートレンチ８−２底部に、ｐ+型領域３００を形成することで、ターンオフ時のアバランシェ破壊耐量を大きく向上させることができる。
以上説明したように本発明は、ＷＢＧ半導体材料を使ったトレンチＭＯＳＦＥＴにおいて、ショットキーバリアダイオードを内蔵でき、かつ、ゲートトレンチ８−１底部には、プロセス的に難しいゲート酸化膜保護用のｐ+型領域３００を設けることなく良好な電気特性と長期信頼性特性を示す。その結果、半導体装置をより小型化できかつ低損失化が可能となる。
次に、異なる実施例について、図１０〜図１４を参照して説明する。なお、本実施例は縦型トレンチゲート型ＭＯＳパワー半導体デバイスとして、中心に位置して主電流の流れる活性領域とこの活性領域を取り巻くように配置される周辺耐圧構造領域を備える、耐圧１２００ＶのＳｉＣ製トレンチＭＯＳＦＥＴを採りあげて説明する。図１０は、このＳｉＣ製トレンチＭＯＳＦＥＴの活性領域の要部断面図、図１１は同じく、周辺耐圧構造領域の要部断面図である。
まず、十分に高濃度のｎ型ＳｉＣ半導体基板１（図１０ではｎ+ｓｕｂ．と表記）を用意する。前記半導体基板１としては（０００１）面の４Ｈ−ＳｉＣ基板を用いる。ここでは、不純物として窒素を２×１０18ｃｍ-3程度含むＳｉＣ基板１とした。このＳｉＣ基板１上に、窒素を１．０×１０16ｃｍ-3程度含むｎ型ＳｉＣ層（ｎ型ドリフト層２）を厚さ１０μｍ程度に、さらに、アルミ二ウムを２．１×１０17ｃｍ-3程度含むｐ型ＳｉＣ層（ｐ型ベース層３）を厚さ２．５μｍに、それぞれエピタキシャル成長させる（図１参照）。活性領域内の前記ｐ型ベース層３の表層に、ｐ+型コンタクト領域４とｎ+型ソース領域５をイオン注入法と熱処理で形成する。ｐ+型コンタクト領域４は不純物としてアルミ二ウムを、また、ｎ+型ソース領域５にはリンをそれぞれ用いる。熱処理温度・時間は１７００℃・１分である（図２参照）。次に、図３に示すように、前記領域４、５の表面に厚さ１．６μｍのシリコン酸化膜（酸化膜と略す場合もある）を成長させ、フォトリソグラフィおよびエッチングにより７．６μｍおきに１．０μｍ幅の酸化膜マスク６-１を形成した後、異方性エッチングにより、基板表面から垂直方向にゲートトレンチ８−１を形成する。なお、このときのゲートトレンチ８−１の深さは３μｍとする。その後、ゲートトレンチ８−１内部に酸化膜を形成し除去して内表面を平滑化する。図１０に示すように、ゲートトレンチ８−１内部に、厚さ１００ｎｍのゲート酸化膜６の成長後、ポリシリコンなどのゲート電極８を埋め込み、このゲート電極８の上部に層間絶縁層６-２を形成させる。
また、周辺耐圧構造領域１２でも、図１１に示すように、前記ゲートトレンチ８−１形成時と同時に深さ３μｍの第三トレンチ８-３を形成し、その後、この第三トレンチ８−３内部に酸化膜６−３を充填する。その後、活性領域内の前記ゲートトレンチ８−１と同様に、前記酸化膜６−３上に層間絶縁層６−２を形成する。ここでは第三トレンチ８−３内に酸化膜を充填したが、他の絶縁膜、たとえば、シリコン窒化膜でも一向に差し支えない。なお、本実施例では、図１１に示すように、周辺耐圧構造領域１２の第三トレンチ８−３は４本形成し、その周辺耐圧構造領域１２の幅（チップ中心からチップ外周に向かう方向に沿う距離とする）を４０μｍとした。
次に、図３の説明に戻って、前記同様ショットキートレンチ８−２を形成する。その際、ショットキートレンチ８−２の幅は１．０μｍ、深さはゲートトレンチ８−１よりも２μｍ深い５μｍとする。また、ショットキートレンチ８−２とゲートトレンチ８−１との距離を、お互いのトレンチ中心線間隔でｄ＝３．８μｍとした。
前記ショットキートレンチ８−２を形成後、図１０に示すように、ショットキートレンチ８−２の内部と基板表面にニッケルとチタンを順次スパッタし、さらに、その上にアルミニウムをスパッタして順次積層することでソース電極９を形成する。同時に、図１１に示すように、第三トレンチ８−３間の前記層間絶縁膜６−２上に金属電極膜１２を形成する。その後、基板の裏面側にドレイン電極１０をチタン、ニッケル、金で形成する。こうしてＳｉＣ製トレンチＭＯＳＦＥＴが完成する（図１０）。
前記ＳｉＣ製トレンチＭＯＳＦＥＴを作成する際のゲートトレンチ８−１ならびにショットキートレンチ８−２の配置は図７の平面図と同じである。周辺耐圧構造領域１２に隣り合う活性領域１１内のトレンチは深さ５μｍのショットキーバリアダイオードが形成されたショットキートレンチ８−２になるように配置する。こうすることで、周辺耐圧構造領域１２内の活性領域１１に近い側の第三トレンチ８−３底部への電界集中を緩和できる。
このＳｉＣ製トレンチＭＯＳＦＥＴの電気特性の測定結果を図１３に示す。チップサイズは３ｍｍ角、活性面積は８．４１ｍｍ2であり、定格電流は３０Ａである。オン抵抗（ＲｏｎＡ）は２．６５ｍΩｃｍ2と十分低い値を示し、初期の素子耐圧も１２８９Ｖと、１２００Ｖ素子として十分良好な特性を示している。
比較のために、まず、周辺耐圧構造領域１２に隣接するショットキートレンチ８−２をゲートトレンチ８−１に変更した素子、すなわち、ゲートトレンチ８−１がショットキートレンチ８−２により取り巻かれていない表面パターン構造の素子を作成し、素子耐圧を測定した。そのときの周辺耐圧構造は同じとした。その結果、素子耐圧は１０６０Ｖとなり１２００Ｖに達しないことを確認した。
さらに比較のため、周辺耐圧構造領域１２の最内周１本もしくは２本の第三トレンチ８−３底部にｐ+型領域をイオン注入で形成した素子を数種類作成し、そのときの耐圧特性を測定した。なお、これら素子の周辺耐圧構造領域１２に隣接する活性領域１１のショットキートレンチ８−２の深さは５μｍとした。その測定結果を下記表５に示す。
第三トレンチ８−３の底部にｐ+型領域を入れることによって、素子耐圧は最高１３００Ｖ以上という１２００Ｖ素子としては十分な値が出ることを確認したが、その際に必要となる周辺耐圧構造領域１２のｐ型ガードリング領域の本数および第三トレンチ本数は４本からそれぞれ５本、６本に増加する。その結果、ｐ+型領域を形成するという工数増と共に周辺耐圧構造領域１２の幅（チップ中心からチップ外周に向かう方向の距離とする）が５５μｍから７２μｍと長くなり、チップ面積増となるので、コスト増となる。
また、内蔵ショットキーバリアダイオードのＩ−Ｖ特性を測定したところ良好な特性が得られた。たとえば、３０Ａ導通時のオン電圧は１．６５Ｖ（室温）であり、Ｓｉ製ｐｉｎダイオードの１．６６Ｖ（室温）と同等の低い値を示した。さらに、図１４に示すように、内蔵ショットキーバリアダイオードの逆回復特性を測定したところ、同一定格電圧・電流のＳｉ製Ｐｉｎダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ製Ｐｉｎダイオードの約１０分の１の低損失特性が可能となった。なお、図１４の横軸は時間（単位秒）を表し、１Ｅ−７などの表記は１×１０-7を表す。同様の他の表記も同様である。縦軸は左辺軸にアノード−カソード間耐圧（Ｖ）を、右辺軸に順電流（Ａ）を示す。図中、本発明とあるはショットキーバリアダイオードのことであり、Ｓｉ−ｐｉｎとあるは、前記同一定格電圧・電流のＳｉ製ｐｉｎダイオードのことである。
次に、ショットキートレンチ８−２の深さを変化させて電気特性の評価を行った。具体的には、トレンチ深さ２．７μｍ、２．８５μｍ、３μｍ、４μｍ、５μｍ、５．５μｍの６種類の素子を形成して特性を調べた。なお、ゲート電極部とソース電極部のトレンチ間隔ｄは３．８μｍで一定とした。その結果、下記表６に示すように、ショットキートレンチ深さ３μｍ以上の条件で素子耐圧が１２００Ｖ以上を示すことがわかった。つまり、ゲートトレンチ深さ（３μｍ）以上の深さがショットキートレンチには必要であることがわかる。
さらに、本実施例にかかるＳｉＣ製トレンチＭＯＳＦＥＴについて、高温印加試験を行った。この評価は１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続け、その後の素子耐圧を評価するという長期信頼性評価の一つである。その評価結果を図１２に示す。実施例にかかる素子は、従来のベベル型耐圧構造の素子に比べ、初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかる。なお、この素子評価はＷＢＧ半導体材料である窒化ガリウム（ＧａＮ）でもトレンチＭＯＳＦＥＴを試作し実施した。その結果、ＳｉＣと同様の耐圧特性、破壊耐量ならびに長期信頼性特性を得ることを確認した。
以上に説明したように本発明は、ＷＢＧ半導体材料を使ったトレンチＭＯＳＦＥＴにおいて、ショットキーバリアダイオードを内蔵でき、かつゲートトレンチ底部さらには周辺耐圧構造領域１２の第三トレンチ底部にｐ+型領域を設けることなく、良好な電気特性と長期信頼性特性を短い周辺耐圧構造領域１２の幅（チップ中心からチップ外周に向かう方向の距離とする）で実現できる。その結果、半導体装置をより小型化できかつ低損失化が可能となる。
本発明の実施例２にかかるワイドバンドギャップ半導体装置、特にトレンチＭＯＳデバイスについて、図１５〜図１９を参照して説明する。実施例２では縦型トレンチゲート型ＭＯＳパワー半導体デバイスとして、耐圧６００ＶのＧａＮ製トレンチＭＯＳＦＥＴを示す。前記実施例１のＧａＮ製トレンチＭＯＳＦＥＴと異なるのは、高不純物濃度の半導体基板にＳｉ基板を用いている点である。まず、図１５に示すように、Ｓｉ基板として主面が（１１１）面であるＳｉ基板２１を準備し、この上に、周知の技術である有機金属化学的気相成長法（ＭＯＣＶＤ）を用いて、さらにその上に成長させるＧａＮ層２４、２５、２６のためのバッファ層となるＡｌＮ層２２とノンドープＧａＮ層２３を形成する。Ｓｉ面（１１１）の格子定数は０．３８４０ｎｍで、ＧａＮのそれは０．３８１９ｎｍであり比較的近い値であるため、Ｓｉ（１１１）面を主表面に選択した。Ｓｉ基板２１は直径２００ｍｍ、厚さ５００μｍであり、その上に形成したＡｌＮ層２２の厚さは１５ｎｍ、ノンドープＧａＮ層２３は２００ｎｍの厚みを持っている。またＡｌＮ層２２は結晶構造の変換のために、またＧａＮ層２３は結晶の品質改善のためのバッファ層としてそれぞれ形成している。
さらにその上にｎ+型ＧａＮ層２４を厚さ３μｍで、続いてｎ型ＧａＮドリフト層２５を厚さ６μｍで、それぞれエピタキシャル成長させる。不純物濃度はそれぞれ５×１０19ｃｍ-3ならびに２×１０16ｃｍ-3とする。このとき、ガリウムの材料としてトリメチルガリウムを、また窒素の材料としてアンモニアガスを用いる。またｎ型化するために、ドーパント材料としてモノシランを用いる。その上にｐ型ＧａＮベース層２６を厚さ２．５μｍでエピタキシャル成長させる。不純物濃度は２×１０17ｃｍ-3とし、ドーパント材としてマグネシウムを用いる。以上で、図１５に示すように基本的な積層構成ができる。
次に図１６に示すように、ｐ型ＧａＮベース層２６の表面にシリコン酸化膜（ＳｉＯ2膜）を形成し、パターニンング後、この酸化膜をマスクとして開口部に露出するｐ型ＧａＮベース層２６の表面層にｐ+ＧａＮコンタクト領域２７を形成する。前記ｐ+ＧａＮコンタクト領域２７を形成するイオン注入条件は、マグネシウムを加速電圧４５ｋｅＶ、不純物濃度３×１０18ｃｍ-3とする。その後、前記マスクＳｉＯ2膜を除去する。
図１７に示すように、再度ＳｉＯ2膜を形成後パターニングして開口部にｎ+ＧａＮソース領域２８を形成する。前記ｎ+ＧａＮソース領域２８はシリコンならびにアルミニウムを不純物としてイオン注入して選択的に形成する。その時の不純物濃度は３×１０18ｃｍ-3とする。その後、図１８に示すように、ｎ+ＧａＮソース領域２８の表面から深さ３μｍで、ｎ型ＧａＮドリフト層２５に達する深さのゲートトレンチ８−１を形成する。その後、ゲートトレンチ８−１の内表面にゲート酸化膜３０を厚さ１００ｎｍにて形成する。その後不純物をドープした低抵抗ポリシリコンを埋め込んでゲート電極３１を形成する。ショットキーバリアダイオード部においても、図１９に示すように、前記同様にショットキートレンチ８−２を形成する。その際、ショットキートレンチ８−２幅は１．０μｍ、深さはゲート電極部よりも２μｍ深い５μｍとする。またゲートトレンチ８−１との距離を、お互いのトレンチ中心線間隔でｄ＝３．８μｍとする。ショットキーバリアダイオード部のショットキートレンチ８−２の底部にはマグネシウムを加速電圧４５ｋｅＶ、不純物濃度３×１０18ｃｍ-3でイオン注入して電界緩和のためのｐ型領域３０１を形成する。さらに、図１９に示すように、ソース電極３２としてニッケル膜とチタン膜をスパッタし、その後アルミニウム膜をスパッタすることでｎ+ＧａＮソース領域２８とｐ+ＧａＮコンタクト領域２７の表面にソース電極３２が共通にオーミック接触するように形成する。同時に、ショットキーバリアダイオードのアノード電極が前述のソース電極３２と共通の電極膜として前記ショットキートレンチ８−２内に形成される。
次に、図１９に示すように、厚さ５００μｍあるＳｉ基板２１を裏面からバックグラインドしトータル厚さ８０μｍにする。通常Ｓｉ基板２１は５００μｍ程度と厚いため、実施例２ではその後のトレンチエッチング工程を簡略化するためにバックグラインドをしたが、元のＳｉ基板２１が十分薄ければバックグラインド工程を省いてもよい。その後Ｓｉ基板２１の裏面に厚さ１．６μｍの酸化膜を成長させ、フォトリソグラフおよびエッチングにより６μｍおきに６μｍ幅の酸化膜マスクを形成した後、トレンチエッチングによりＳｉ基板２１の裏面から、ＡｌＮ層２２とＧａＮ層２３のバッファ層を貫通してｎ+ＧａＮ層２４に達する深さのトレンチ８−３を形成する。このトレンチ８−３の先端（底部）に露出する高不純物濃度ｎ+ＧａＮ層２４面、トレンチ８−３の側面ならびにＳｉ基板２１の裏面全体を覆うようにＴｉ／Ｎｉ／Ａｕ金属膜１３を積層して形成する。このＴｉ／Ｎｉ／Ａｕ金属膜１３はＭＯＳＦＥＴのドレイン電極とショットキーバリアダイオードのカソード電極とを共通の金属膜として形成される。
以上説明した実施例２に基づいて作成したＭＯＳＦＥＴの耐圧特性ならびにＩ−Ｖ特性を前記実施例１と同様に測定した。素子耐圧６７０Ｖとなり、６００Ｖ耐圧素子として十分な阻止特性を示していることがわかった。今回の測定に用いた素子のチップサイズは５ｍｍ×５ｍｍ、定格電流を５０Ａ（活性面積＝０．２ｃｍ2、電流密度は２５０．０Ａ／ｃｍ2）とする。この実施例２にかかるＭＯＳＦＥＴ素子は、ＲｏｎＡ＝１．２ｍΩｃｍ2、オン電圧０．３ＶとＳｉ製ＩＧＢＴやＳｉ製ＭＯＳＦＥＴよりも十分低オン電圧が得られている。さらに図示しないが、前記実施例１と同様、５０Ａ導通時からの逆回復特性を測定したところ、Ｓｉ製ｐｉｎダイオードに比べ約１０分の１の損失という、低損失特性を示した。
次に、前記実施例１同様、ショットキートレンチ８−２の深さをｐ型ＧａＮベース層２６の厚さ（２．５μｍ）よりも深い２．７μｍ、２．８５μｍ、３μｍ、４μｍ、５μｍ、５．５μｍの６種類の素子を形成して特性を調べた。なおゲート電極部とショットキーバリアダイオード部の各トレンチの中心線間隔ｄは３．８μｍで一定とする。その結果、下記表７に示すように、前述したショットキートレンチ８−２を形成しない場合（トレンチ深さを０と表記）も含め、トレンチ深さ３μｍ以上の条件で素子耐圧が６００Ｖ以上を示すことがわかった。
つまり、ゲート電極のトレンチ底部に電界緩和用のｐ型領域を設けずに電界集中による絶縁破壊を回避するには、ゲートトレンチの深さ（３μｍ）以上のトレンチ深さがショットキートレンチには必要であることがわかる。さらにショットキーバリアダイオード部のトレンチとゲート電極部のトレンチの間隔ｄ（μｍ）を変化させたトレンチＭＯＳＦＥＴを試作し、そのときの電気特性の変化を評価した。なおこのときのショットキートレンチ８−２の深さは５μｍ、ゲートトレンチの深さは３μｍとする。その結果、表８に示すように、トレンチ間隔ｄ（μｍ）を広げるに従い素子耐圧とオン抵抗が劣化していくことがわかる。
表８に示すトレンチ間隔ｄ（μｍ）の広がりに伴って生じる素子耐圧とオン抵抗の劣化は、実施例１でも説明したように、トレンチ間隔ｄ（μｍ）が広がるにつれ、ゲートトレンチ底部に印加される電界強度が強くなるためである。その結果、表７の結果と同様、ゲートトレンチ８−１の底部の電界強度が大きくなりゲート酸化膜３０が絶縁破壊しやすくなるのである。さらに耐圧６００Ｖ以上の条件の素子について、高温印加試験を行った。この評価は１２５℃においてソース・ドレイン間に６００Ｖを３０００時間印加し続け、その後の素子耐圧を評価した。その結果、前記トレンチ間隔ｄ（μｍ）が１２μｍ、１５μｍの条件では、初期耐圧は６００Ｖ以上あったものの、高温印加試験後の耐圧は６００Ｖを大きく下回った。そして破壊点を調査した結果、トレンチゲート底部の酸化膜破壊であることを確認した。このことから、トレンチ間隔ｄ（μｍ）が１０μｍ以下であれば初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかった。また、実施例１と同様、トレンチ間隔３．８μｍの条件の素子でターンオフ破壊耐量試験を行った。なおトレンチ深さは、それぞれ３μｍと５μｍである。試験は図３６に示すＬ負荷回路で行った。Ｖｃｃ＝５００Ｖ、また温度は室温で評価した。その結果、定格電流の４倍である２００Ａを素子が破壊することなくターンオフできることを確認した。実施例２に示す耐圧６００ＶのＧａＮ−トレンチＭＯＳＦＥＴは、ショットキートレンチ底部にｐ型領域３０１を有しているために、ターンオフ破壊耐量が格段に向上したと考えられる。このｐ型領域３０１を形成しない場合のターンオフ破壊耐量は、定格電流の２．７倍の１３５Ａであった。
以上説明したように実施例２にかかるワイドバンドギャップ半導体材料を使ったトレンチＭＯＳＦＥＴによれば、ショットキーバリアダイオードを内蔵でき、かつゲートトレンチ底部に、その作成が容易とは言えないゲート酸化膜保護用のｐ型領域を設けなくても良好な電気特性と長期信頼性特性が得られる。その結果、半導体装置をより小型化できかつ低損失化が可能となる。
以下、本発明の実施例３について、図２０〜図２４を参照して説明する。なお、実施例３は縦型トレンチゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのＳｉＣ製ｐチャネル型トレンチＭＯＳＦＥＴを示す。まず、ｎ型ＳｉＣ基板４１を用意する。ここでは、不純物として窒素を２×１０14ｃｍ-3程度含む高抵抗ｎ型ＳｉＣ基板とする。その上に１．０×１０19ｃｍ-3程度含むｐ型ＳｉＣ層４２と１．０×１０16ｃｍ-3程度含むｐ型ＳｉＣドリフト層４３をそれぞれ厚さ２μｍ、１０μｍ程度にエピタキシャル成長させる。さらにその上に窒素を２．１×１０17ｃｍ-3程度含むｎ型ＳｉＣベース層４４を厚さ２．５μｍにエピタキシャル成長させる（図２０）。主電流の流れる活性領域内の前記ｎ型ＳｉＣベース層４４の表面層に、ｎ+コンタクト領域４５（図２１）とｐ+ソース領域４６（図２２）を選択的イオン注入法と熱処理で形成する。ｎ+コンタクト領域４５はリンを、またｐ+ソース領域４６はアルミニウムを用いる。熱処理温度・時間は１７００℃・１分である（図２１、図２２）。
次に前記活性領域の表面に厚さ１．６μｍのシリコン酸化膜（以下酸化膜と略す）を成長させ、フォトリソグラフおよびエッチングにより７．６μｍおきに１．０μｍ幅の酸化膜マスクを形成した後、トレンチエッチングにより表面化からｎ型ＳｉＣベース層４４を貫通しｐ型ＳｉＣドリフト層４３に達する深さのゲートトレンチ８−１を形成する。なお、このときのゲートトレンチの深さは３μｍとする。その後、ゲートトレンチ８−１内部に犠牲酸化膜を形成後除去し、ゲートトレンチ８−１内表面を平坦化する。ゲートトレンチ８−１内部に１００ｎｍのゲート酸化膜４７の成長後に、ゲート電極４８を埋め込み、ゲート電極４８を覆う層間絶縁膜（図示せず）を介してソース電極４９形成する（図２３）。
同様に、７．６μｍおきに１．０μｍ幅の酸化膜マスクを形成した後、図２４に示すように、ショットキーバリアダイオード部に前記同様にショットキートレンチ８−２を形成する。ただし、ショットキートレンチ８−２の幅は１．０μｍ、深さはゲートトレンチ８−１よりも２μｍ深い５μｍとする。またゲートトレンチ８−１との距離を、お互いのトレンチの中心線間隔でｄ＝３．８μｍとする。その後ショットキートレンチ８−２内部と素子表面にニッケルとチタンをスパッタし、その後アルミニウムをスパッタすることでソース電極４９−１とショットキーバリアダイオードのアノード電極４９−２とに共通な電極膜４９を形成する。
次に厚さ４００μｍあるｎ型ＳｉＣ基板４１を裏面からバックグラインドしトータル厚さ８０μｍにする。通常ｎ型ＳｉＣ基板１は４００μｍ程度と厚いため、実施例３ではその後のトレンチエッチング工程を簡略化するためにバックグラインドをしたが、元のＳｉＣ基板が十分薄ければバックグラインド工程を省いてもよい。その後、ｎ型ＳｉＣ基板４１の裏面に厚さ５．０μｍのニッケルを形成し、フォトリソグラフおよびエッチングにより６μｍおきに６μｍ幅のマスクを形成した後、トレンチエッチングによりｎ型ＳｉＣ基板４１を貫通し、ｐ+ＳｉＣ層４２に達する深さのトレンチ８−３を形成する。トレンチ８−３底面、側面ならびにｎ型ＳｉＣ基板４１の裏面全体を覆うようにＴｉ／Ｎｉ／Ａｕ金属膜５０を積層してドレイン電極５０−１とショットキーバリアダイオードのカソード電極５０−２として共通の電極を形成する。こうしてｐチャネル型トレンチＭＯＳＦＥＴのウエハ製造工程を終える。
このＳｉＣトレンチＭＯＳＦＥＴのオン時の電流−電圧特性の測定結果を図２５に示す。チップサイズは３ｍｍ角であり、活性面積は７．８５ｍｍ2であり、定格電流は１０Ａである。なお、ｐチャネル型ＭＯＳＦＥＴなので、素子耐圧やドレイン電流値は負の値を示すが、わかり易くするため、ここでは絶対値で記述する。オン抵抗（ＲｏｎＡ）は２．５０ｍΩｃｍ2と十分低い値を示している。初期の素子耐圧も１２５０Ｖと、１２００Ｖ素子として十分良好な特性が得られた（図示せず）。比較のために、ショットキートレンチ８−２を形成しないトレンチＭＯＳＦＥＴを形成し耐圧を測定したところ、素子耐圧６１０Ｖであった。そしてその破壊点を観察したところ、ゲートトレンチ８−１の底部であることを確認した。このことから、ショットキーバリアダイオード部に深いトレンチを形成することで、ゲートトレンチ８−１の底部への電界集中が緩和され、安定に耐圧特性が確保できると考えられる。内蔵するショットキーバリアダイオードの順逆Ｉ−Ｖ特性を測定したところ良好な耐圧特性とオン電圧が得られ、たとえば１０Ａ導通時のオン電圧は１．５８Ｖ（室温）とＳｉ製のｐｎダイオードの１．６２Ｖ（室温）よりも低い値を示した。さらに内蔵ショットキーバリアダイオードの逆回復特性を測定したところ、同一定格電圧・電流のＳｉ製ｐｉｎダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ製ｐｎダイオードの約１０分の１の低損失特性が可能であった。
次に、ショットキートレンチ８−２の深さをｎ型ＳｉＣベース層４４の厚さよりも深い共通条件の下で変化させて電気特性の評価を行った。具体的には、トレンチ深さ２．７μｍ、２．８５μｍ、３μｍ、４μｍ、５μｍ、５．５μｍの６種類のトレンチＭＯＳＦＥＴ素子を形成して特性を調べた。なおゲート電極部とショットキーバリアダイオード部の各トレンチの中心線間隔ｄは３．８μｍで一定とする。その結果、下記表９に示すように、前述したショットキートレンチ８−２を形成しない場合も含め、トレンチ深さ３μｍ以上の条件で素子耐圧が１２００Ｖ以上を示すことが分かる。
つまり、ゲート電極のトレンチ底部に電界緩和用のｐ型領域を設けずに電界集中による絶縁破壊を回避するには、ゲートトレンチの深さ（３μｍ）以上のトレンチ深さがショットキートレンチには必要であることがわかる。次に、ショットキーバリアダイオード部のトレンチとゲート電極部のトレンチの間隔ｄ（μｍ）を変化させたトレンチＭＯＳＦＥＴを試作し、そのときの電気特性の変化を評価した。なお、このときのショットキーバリアダイオード部トレンチ深さは５μｍ、ゲート電極部のそれは３μｍとする。その結果、下記表１０に示すように、トレンチ間隔ｄ（μｍ）を広げるに従い素子の初期耐圧が低下していくことがわかる。
これは前記トレンチ間隔ｄ（μｍ）が広くなると、ソース・ドレイン間に高電圧が印加された時に、いわゆる空乏層のピンチオフ効果が弱まり、その結果トレンチゲート底部への電界が増大するためである。前記表９の結果と同様、ゲート電極底部の電界強度が大きくなってその結果ゲート酸化膜が絶縁破壊しやすくなるのである。さらに耐圧１２００Ｖ以上の条件の素子について、高温印加試験を行った。この評価は１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続け、その後の素子耐圧を評価するという長期信頼性評価の一つである。その結果、トレンチ間隔ｄ（μｍ）が１２μｍ、１５μｍの条件では、初期耐圧は１２００Ｖ以上あったものの、高温印加試験後の耐圧は１２００Ｖを大きく下回った。さらにその破壊点を調査した結果、ゲートトレンチ８−１の底部の酸化膜破壊であることを確認した。このことから、トレンチ間隔ｄ（μｍ）が１０μｍ以下であれば初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかる。なお、この表６に結果を示す実験は、ｎ型ＳｉＣ基板４１を、より高濃度の２×１０18ｃｍ-3程度含むものに代えた他は同様の構成とするトレンチＭＯＳＦＥＴでも同様の実験を行ったところ、前述した特性とほとんど同じ電気特性を示すｐチャネル型ＭＯＳＦＥＴとなることが判明した。さらに、ｎ型ＳｉＣ基板４１に代えて、ｎ型ＧａＮ基板を用いてその上にＧａＮ層をエピ成長させたＧａＮウエハにて同様に実験したところ、この場合も前述したＳｉＣ製のｐチャネル型ＭＯＳＦＥＴと同等の特性を示すことを確認した。なお、前述のＳｉＣ製のｐチャネル型ＭＯＳＦＥＴではショットキートレンチの底部にアバランシェ破壊耐量の向上に効果のあるｎ型領域を設けることも好ましい。また、前述のＳｉＣ基板の裏面から形成する第三トレンチを有しない、実施例１で説明したＳｉＣ製ｎチャネルトレンチＭＯＳＦＥＴを、ＳｉＣ製ｐチャネル型ＭＯＳＦＥＴとすることもできる。
実施例４は半導体基板として、実施例３のｎ型ＳｉＣ基板４１に代えて、ｐ型ＳｉＣ基板を用いた場合の、耐圧１２００ＶのＳｉＣ製ｐチャネルトレンチＭＯＳＦＥＴを示す（図示せず）。前記実施例３と異なるのは半導体基板の極性とその比抵抗だけである。まず、アルミニウムドープのｐ型ＳｉＣ基板を用意する。ここでは、不純物濃度は２×１０18ｃｍ-3程度含むｐ型ＳｉＣ基板とする。前記実施例３で使用した不純物として窒素を２×１０14ｃｍ-3程度含む高抵抗ｎ型ＳｉＣ基板に比べ、その比抵抗は格段に低い７Ωｃｍであった。その後の素子作成プロセスは前記実施例３と同様であるので、実施例４については、図面の参照無しに説明する。チップサイズは３ｍｍ角であり、活性面積は７．８５ｍｍ2、定格電流は１０Ａである。オン抵抗（ＲｏｎＡ）は２．５９ｍΩｃｍ2と十分低い値を示し、初期の素子耐圧も１２５８Ｖと、１２００Ｖ素子として十分良好な特性を示している。内蔵するショットキーバリアダイオードの順逆Ｉ−Ｖ特性を測定したところ良好な耐圧特性とオン電圧が得られ、たとえば１０Ａ導通時のオン電圧は１．５８Ｖ（室温）とＳｉ製のｐｎダイオードの１．６２Ｖ（室温）よりも低い値を示した。さらに内蔵ショットキーバリアダイオードの逆回復特性を測定したところ、同一定格電圧・電流のＳｉ製ｐｉｎダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ製ｐｎダイオードの約１０分の１の低損失特性が得られる。これは前記実施例３の特性と同一である。さらに実施例３と同様に、高温印加試験を行った。その結果、１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続けても耐圧変動はなく、初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかった。
以上に説明した実施例３、４によれば、ＳｉＣやＧａＮというワイドバンドギャップ半導体材料を使った高耐圧ｐチャネル型ＭＯＳＦＥＴにおいて、ショットキーバリアダイオードを内蔵でき、かつ、ゲートトレンチの底部にゲート酸化膜保護用のｐ型領域を設けること無く良好な電気特性と長期信頼性特性が得られる。その結果、半導体装置をより小型化できかつ低損失化が可能となり、さらにｎチャネル型ＭＯＳＦＥＴと相補型ＭＯＳＦＥＴモジュールを構成することが可能となる。
以下、本発明の実施例５について、図２６〜図３０を参照して説明する。なお、実施例５は縦型トレンチゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのＳｉＣ製トレンチＭＯＳＦＥＴを示す。まず、十分に高濃度のｎ型ＳｉＣ基板５１を用意する。ここでは、不純物として窒素を２×１０18ｃｍ-3程度含むＳｉＣとする。前記ｎ型ＳｉＣ基板５１の主面上に、１．０×１０16ｃｍ-3程度含むｎ型ＳｉＣドリフト層５２を１０μｍ程度、さらに、アルミ二ウムを２．１×１０17ｃｍ-3程度含むｐ型ＳｉＣベース層５３を２．５μｍエピタキシャル成長させる（図２６）。主電流の流れる活性領域内に、ｐ+コンタクト領域５４やｎ+ソース領域５５をイオン注入法と熱処理で形成する。ｐ+コンタクト領域５４はアルミ二ウムを、またｎ+ソース領域５５はリンを用いた。熱処理温度・時間は１７００℃・１分である（図２７）。
次に、図２８に示すように、前記ｐ型ＳｉＣベース層５３の表面層に厚さ１．６μｍのシリコン酸化膜（以下酸化膜と略す）６−１を成長させ、フォトリソグラフおよびエッチングにより７．６μｍおきに１．０μｍ幅の酸化膜マスクを形成した後、トレンチエッチングによりｐ型ＳｉＣベース層５３を貫通してｎ型ＳｉＣドリフト層５２に達する深さのゲートトレンチ８−１を形成する。なお、このときのゲートトレンチ８−１の深さは３μｍとする。その後、図２９に示すように、ゲートトレンチ８−１内部に犠牲酸化膜を形成し除去することにより内表面を平坦化する。ゲート電極部では、ゲートトレンチ８−１の内部に１００ｎｍのゲート酸化膜５６−１の成長後に、ゲート電極５７を埋め込み、層間絶縁層５６−２を形成する。
ショットキーバリアダイオード部においても前記同様にショットキートレンチ８−２を形成する。その際、ショットキートレンチ８−２の幅は１．０μｍ、深さはゲートトレンチ８−１の深さよりも２μｍ深い５μｍとする。またゲートトレンチとの距離を、お互いのトレンチ中心線間隔でｄ＝３．８μｍとする。その後、ショットキートレンチ８−２の内部と素子表面にニッケルとチタンをスパッタし、その後アルミニウムをスパッタすることでソース電極９と内蔵ショットキーバリアダイオードのアノード電極との共通電極を形成する。その後、ｎ+ＳｉＣ基板５１の裏面側にドレイン電極１０をチタン、ニッケル、金からなる積層膜で形成する。こうしてトレンチＭＯＳＦＥＴのウエハ製造工程が終了する。
このＳｉＣトレンチＭＯＳＦＥＴの電気特性の測定結果（オン時の電流−電圧特性）を図３０に示す。チップサイズは３ｍｍ角であり、活性面積は７．８５ｍｍ2であり、定格電流は１０Ａである。オン抵抗（ＲｏｎＡ）は２．５０ｍΩｃｍ2と十分低い値を示した。初期の素子耐圧も１２５０Ｖと、１２００Ｖ素子として十分良好な特性が得られた（耐圧特性は図示せず）。比較のために、ショットキートレンチ８−２を形成しない従来型のトレンチＭＯＳＦＥＴを形成し耐圧を測定したところ、素子耐圧６１０Ｖであった。そしてその破壊点を観察したところ、トレンチゲート底部であることを確認した。このことから、ショットキーバリアダイオード部にゲートトレンチ８−１より深いショットキートレンチ８−２を形成することで、トレンチゲート電極の底部へ電界緩和用のｐ型領域を形成しなくても電界集中が緩和され、安定に耐圧特性が確保できるようになる。内蔵するショットキーバリアダイオードのＩ−Ｖ特性を測定したところ良好な特性が得られ、例えば１０Ａ導通時のオン電圧は１．５５Ｖ（室温）とＳｉ製のｐｎダイオードの１．６２Ｖ（室温）よりも低い値を示した（図示せず）。さらに、内蔵ショットキーバリアダイオードの逆回復特性を測定したところ、同一定格電圧・電流のＳｉ製ｐｉｎダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ製ｐｎダイオードの約１０分の１の低損失特性が得られた。
次に、ショットキートレンチ８−２の深さをｐ型ＳｉＣベース層５３の厚さ（２．５μｍ）よりも深くするという共通条件の下で変化させて電気特性の評価を行った。具体的には、トレンチ深さ２．７μｍ、２．８５μｍ、３μｍ、４μｍ、５μｍ、５．５μｍの６種類の素子を形成して特性を調べた。なおゲート電極部とショットキーバリアダイオード部のトレンチ間隔ｄ（μｍ）は３．８μｍで一定とする。その結果、前述したショットキーバリアダイオード部側にトレンチを形成しない場合も含め、トレンチ深さ３μｍ以上の条件で素子耐圧が１２００Ｖ以上を示すことがわかった（表１１）。
つまり、ゲート電極のトレンチ底部に電界緩和用のｐ型領域を設けずに電界集中による絶縁破壊を回避するには、ゲートトレンチの深さ以上のトレンチ深さがショットキートレンチには必要であることがわかる。次に、ショットキーバリアダイオード部のトレンチとゲート電極部のトレンチの間隔ｄ（μｍ）を変化させたトレンチＭＯＳＦＥＴを試作し、そのときの電気特性の変化を評価した。なお、このときのショットキートレンチ８−２の深さは５μｍ、ゲートトレンチの深さは３μｍとする。その結果、表１２に示すように、トレンチ間隔ｄ（μｍ）を広げるに従い素子の初期耐圧が低下していくことがわかる。
これは上記トレンチ間隔ｄ（μｍ）が広くなると、ソース・ドレイン間に高電圧が印加された時に、いわゆる空乏層のピンチオフ効果が弱まり、その結果トレンチゲート底部への電界が増大するためと考えられる。前述した表１１の結果と同様、ゲート電極底部の電界強度が大きくなって、その結果、ゲート酸化膜が絶縁破壊すると思われる。さらに１２００Ｖ以上の耐圧を有する素子について、高温印加試験を行った。この評価は接合温度１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続け、その後の素子耐圧を評価するという長期信頼性評価の一つである。その結果、トレンチ間隔ｄ（μｍ）が１２μｍ、１５μｍの条件では、初期耐圧は１２００Ｖ以上あったものの、高温印加試験後の耐圧は１２００Ｖを大きく下回った。さらにその破壊点を調査した結果、トレンチゲート底部の酸化膜破壊であることを確認した。このことから、トレンチ間隔ｄ（μｍ）が１０μｍ以下であれば初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかった。なおこの実験はワイドバンドギャップ半導体材料である窒化ガリウム（ＧａＮ）でもトレンチＭＯＳＦＥＴを試作し実施した。その結果、ＳｉＣと同様の耐圧特性ならびに長期信頼性特性を得ることを確認した。
本発明の実施例６について、図３１〜図３５を参照して説明する。実施例６は縦型トレンチゲートＭＯＳパワー半導体デバイスとして、耐圧６００ＶのＧａＮ製トレンチＭＯＳＦＥＴを示す。前記実施例５のＧａＮ製トレンチＭＯＳＦＥＴと異なるのは、基板にＳｉ基板２１を用いている点である。まず、図３１に示すように、Ｓｉ基板２１として主面が（１１１）面である基板を準備し、この上に、周知の技術である有機金属化学的気相成長法（ＭＯＣＶＤ）を用いてＡｌＮ層２２とノンドープＧａＮ層２３を形成する。Ｓｉ面（１１１）の格子定数は０．３８４０ｎｍで、ＧａＮのそれは０．３８１９ｎｍであり比較的近い値であるため、Ｓｉ（１１１）面を選択した。Ｓｉ基板２１は直径２００ｍｍ厚さ５００μｍであり、その上に形成したＡｌＮ層２２は１５ｎｍ、ノンドープＧａＮ層２３は２００ｎｍの厚みを持っている。またＡｌＮ層２２は結晶構造の変換のために、またＧａＮ層２３は結晶の品質改善のための層として形成している。さらにその上にｎ+型ＧａＮ層２４を厚さ３μｍに、ｎ型ＧａＮドリフト層２５を厚さ６μｍにそれぞれエピタキシャル成長させる。不純物濃度はそれぞれ５×１０19ｃｍ-3ならびに２×１０16ｃｍ-3とする。このとき、ガリウムの材料としてトリメチルガリウムを、また窒素の材料としてアンモニアガスを用いた。またｎ型化するために、ドーパント材料としてモノシランを用いた。その上にｐ型ＧａＮベース層２６を厚さ２．５μｍにエピタキシャル成長させる。不純物濃度は２×１０17ｃｍ-3とし、ドーパント材としてマグネシウムを用いた。これで、図３１に示すように基本的な層構成は完成する。
次にｐ型ＧａＮベース層２６の表面にシリコン酸化膜（ＳｉＯ2）を形成し、パターニング後ｐ+ＧａＮコンタクト領域２７を形成する（図３２）。このｐ+ＧａＮコンタクト領域２７は、マグネシウムを加速電圧４５ｋｅＶ、不純物濃度３×１０18ｃｍ-3とする。その後、前記マスク酸化膜ＳｉＯ2を除去し、再度ＳｉＯ2を選択的に形成してｎ+ＧａＮソース領域２８を形成する（図３３）。前記ｎ+ＧａＮソース領域２８はシリコンならびにアルミニウムを不純物としてイオン注入して形成する。その時の不純物濃度は３×１０18ｃｍ-3とする。その後、図３４に示すように、表面から深さ３μｍのゲートトレンチ８−１を形成後、ゲート酸化膜３０を厚さ１００ｎｍにて形成する。その後不純物をドープした低抵抗ポリシリコンを埋め込んでゲート電極３１を形成する。
図３５に示すように、ショットキーバリアダイオード部においても、前記同様ショットキートレンチ８−２を形成する。その際、トレンチ幅は１．０μｍ、深さはゲート電極部よりも２μｍ深い５μｍとする。また、ゲートトレンチとの距離を、お互いのトレンチ中心線間隔でｄ＝３．８μｍとする。その後、ニッケルとチタンをスパッタし、さらにアルミニウムをスパッタにより形成することでｎ+ＧａＮソース領域２８、ｐ+ＧａＮコンタクト領域２７の主面にオーミック接触させ、かつ前記ショットキートレンチの底部の露出するｎ型ＧａＮドリフト層２５表面とショットキー接触させるように形成する。
次に厚さ５００μｍあるＳｉ基板２１を裏面からバックグラインドしトータル厚さ８０μｍにする。通常Ｓｉ基板は５００μｍ程度と厚いため、実施例６ではその後のトレンチエッチング工程を簡略化するためにバックグラインドをしたが、元の基板が十分薄ければバックグラインド工程を省いても良い。その後Ｓｉ基板２１の裏面に厚さ１．６μｍの酸化膜を成長させ、フォトリソグラフおよびエッチングにより６μｍおきに６μｍ幅の酸化膜マスクを形成した後、エッチングによりドレイントレンチ８−４を形成する。その際、ｎ+ＧａＮ層２４に達する深さにすることでドレイントレンチ８−４の底部に高濃度ｎ+ＧａＮ層２４が現れるようにする。その後、ドレイントレンチ８−４底面、側面ならびにＳｉ基板２１の裏面全体を覆うようにＴｉ／Ｎｉ／Ａｕ金属膜を積層してドレイン電極３３を形成する（図３５）。
前述の実施例６に基づいて作成したＭＯＳＦＥＴの耐圧特性ならびにＩ−Ｖ特性を前記実施例５と同様に測定した。素子耐圧６７０Ｖとなり、６００Ｖ耐圧素子として十分な阻止特性を示していることがわかった。今回の測定に用いた素子のチップサイズは５ｍｍ×５ｍｍ、定格電流を５０Ａ（活性面積＝０．２ｃｍ2、電流密度は２５０．０Ａ／ｃｍ2）とする。実施例６のＧａＮ製トレンチＭＯＳＦＥＴは、ＲｏｎＡ＝１．２ｍΩｃｍ2、オン電圧０．３ＶとＳｉ製ＩＧＢＴやＳｉ製ＭＯＳＦＥＴよりも十分低オン電圧が得られている。さらに前記実施例５と同様、５０Ａ導通時からの逆回復特性を測定したところ、Ｓｉ製ｐｉｎダイオードに比べ約１０分の１の損失という、低損失特性を示した。
次に、前記実施例５同様、ショットキーバリアダイオード部のトレンチ深さをｐ型層３の厚さよりも深い２．７μｍ、２．８５μｍ、３μｍ、４μｍ、５μｍ、５．５μｍの６種類の素子を形成して特性を調べた。なおゲート電極部とショットキーバリアダイオード部のトレンチ間隔ｄ（μｍ）は３．８μｍで一定とする。その結果、前述したショットキーバリアダイオード部側にトレンチを形成しない場合も含め、トレンチ深さ３μｍ以上の条件で素子耐圧が６００Ｖ以上を示すことがわかった（表１３）。
つまり、ゲート電極のトレンチ底部に電界緩和用のｐ型領域を設けずに電界集中による絶縁破壊を回避するには、ゲートトレンチの深さ以上のトレンチ深さがショットキートレンチには必要であることがわかる。さらにショットキーバリアダイオード部のトレンチとゲート電極部のトレンチの間隔ｄ（μｍ）を変化させたトレンチＭＯＳＦＥＴを試作し、そのときの電気特性の変化を評価した。なおこのときのショットキーバリアダイオード部のトレンチ深さは５μｍ、ゲート電極部のそれは３μｍとする。その結果、トレンチ間隔ｄ（μｍ）を広げるに従い素子耐圧とオン抵抗が劣化していくことがわかる（表１４）。
これは、前述したように、トレンチ間隔ｄ（μｍ）が広がるにつれ、ゲートトレンチ底部に印加される電界強度が強くなるためである。そのため表１３の結果と同様、ゲート電極底部の電界強度が大きくなりゲート酸化膜が絶縁破壊してしまうのである。さらに耐圧６００Ｖ以上の条件の素子について、高温印加試験を行った。この評価は１２５℃においてソース・ドレイン間に６００Ｖを３０００時間印加し続け、その後の素子耐圧を評価した。その結果、トレンチ間隔ｄ（μｍ）が１２μｍ、１５μｍの条件では、初期耐圧は６００Ｖ以上あったものの、高温印加試験後の耐圧は６００Ｖを大きく下回った。そして破壊点を調査した結果、トレンチゲート底部の酸化膜破壊であることを確認した。このことから、トレンチ間隔ｄ（μｍ）が１０μｍ以下であれば初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかった。
実施例６は前述の実施例２で説明した耐圧６００ＶのＧａＮ製トレンチＭＯＳＦＥＴにおいて、ショットキートレンチの底部にｐ型領域３０１を有しない構成と言うことができる。この構成のトレンチＭＯＳＦＥＴによっても、ショットキーバリアダイオードを内蔵でき、かつゲートトレンチ底部にゲート酸化膜保護用のｐ型領域を設けることなく良好な電気特性と長期信頼性特性を示す。その結果、半導体装置をより小型化できかつ低損失化が可能となる。
本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その１）である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その２）である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その３）である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その４）である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの要部断面図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴのオン抵抗特性図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴのゲートトレンチとショットキーバリアダイオードトレンチの配置を示す平面図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの電気特性図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの比較用ＭＯＳＦＥＴのゲートトレンチ、ショットキートレンチの配置を示す平面図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの活性領域の要部断面図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの周辺耐圧構造領域の要部断面図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの高温印加試験の評価図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴの電気特性図である。 本発明の実施例１にかかるＳｉＣ製トレンチＭＯＳＦＥＴ内蔵ショットキーバリアダイオードと、同一耐圧・同一電流定格のＳｉ製Ｐｉｎダイオードの逆回復特性比較図である。 本発明の実施例２にかかるＧａＮ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その１）である。 本発明の実施例２にかかるＧａＮ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その２）である。 本発明の実施例２にかかるＧａＮ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その３）である。 本発明の実施例２にかかるＧａＮ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その４）である。 本発明の実施例２にかかるＧａＮ製トレンチＭＯＳＦＥＴの要部断面図である。 本発明の実施例３にかかるＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その１）である。 本発明の実施例３にかかるｐチャネル型のＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その２）である。 本発明の実施例３にかかるｐチャネル型のＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その３）である。 本発明の実施例３にかかるｐチャネル型のＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その４）である。 本発明の実施例３にかかるｐチャネル型のＳｉＣ製トレンチＭＯＳＦＥＴの要部断面図である。 本発明の実施例３にかかるｐチャネル型のＳｉＣ製トレンチＭＯＳＦＥＴのＩ−Ｖ特性図である。 本発明の実施例５にかかるＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その１）である。 本発明の実施例５にかかるＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その２）である。 本発明の実施例５にかかるＳｉＣ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その３）である。 本発明の実施例５にかかるＳｉＣ製トレンチＭＯＳＦＥＴの要部断面図である。 本発明の実施例５にかかるＳｉＣ製トレンチＭＯＳＦＥＴのＩ−Ｖ特性図である。 本発明の実施例６にかかるＧａＮ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その１）である。 本発明の実施例６にかかるＧａＮ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その２）である。 本発明の実施例６にかかるＧａＮ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その３）である。 本発明の実施例６にかかるＧａＮ製トレンチＭＯＳＦＥＴの製造工程を示す要部断面図（その４）である。 本発明の実施例６にかかるＧａＮ製トレンチＭＯＳＦＥＴの要部断面図である。 本発明の実施例にかかるターンオフ破壊耐量の測定回路図である。 従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造工程を示す要部断面図（その１）である。 従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造工程を示す要部断面図（その２）である。 従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造工程を示す要部断面図（その３）である。 従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの要部断面図である。 ｎチャネルＩＧＢＴとＦＷＤで構成した三相インバータ回路図である。 相補型ＩＧＢＴとＦＷＤで構成した三相インバータ回路図である。
１ ｎ型ＳｉＣ基板
２、５２ ｎ型ＳｉＣドリフト層
３、５３ ｐ型ＳｉＣベース層
４、５４ ｐ+コンタクト領域
５、５５ ｎ+ソース領域
６−１、５６−１ ゲート酸化膜
６−２ 層間酸化膜
７、５７ ゲート電極
８−１ ゲートトレンチ
８−２ ショットキートレンチ
８−３ 第三トレンチ
８−４ ドレイントレンチ
９ ソース電極
１０ ドレイン電極
１２ 周辺耐圧構造領域
２１ Ｓｉ基板
２２ ＡｌＮ層
２３ ＧａＮ層
２４ ｎ+ＧａＮ層
２５ ｎ型ＧａＮドリフト層
２６ ｐ型ＧａＮベース層
２７ ｐ+ＧａＮコンタクト領域
２８ ｎ+ＧａＮソース領域
３０，４７ ゲート酸化膜
３１，４８ ゲート電極
３２，４９ ソース電極
３３，５０−１ ドレイン電極
４１ ｎ型ＳｉＣ基板
４２ ｐ+ＳｉＣ基板
４３ ｐ型ＳｉＣドリフト層
４４ ｎ型ＳｉＣベース層
４５ ｎ+コンタクト領域
４６ ｐ+ソース領域
５０−１ ドレイン電極
５０−２ ショットキーカソード電極
３００、３０１ ｐ+型領域。

Claims (7)

  1. シリコン半導体基板の一方の主面に結晶構造変換用バッファ層を介して高不純物濃度の第１導電型窒化ガリウム半導体層と低不純物濃度の第１導電型窒化ガリウムドリフト層と第２導電型窒化ガリウムベース層と該第ベース層の表面層に選択的に配置される第1導電型の窒化ガリウムソース領域と、該ソース領域の主面から前記ドリフト層に達する深さの第一トレンチとを備え、該第一トレンチが内部に、ゲート絶縁膜を介して、前記ソース領域、前記ベース層および前記ドリフト層に対向する位置にまで充填される制御電極を備え、さらに前記第一トレンチの近傍に、前記ベース層の主面から前記ドリフト層に達する深さであって前記第一トレンチを越える深さの第二トレンチを備え、該第二トレンチが内部に、前記ドリフト層の第二トレンチ内の表面とショットキー接合を形成する第一主電極を有し、かつ該第一主電極が前記ソース領域主面と前記ベース層主面とを共通に被覆し、さらに前記シリコン半導体基板の他方の主面から該シリコン半導体基板と前記バッファ層を貫通して前記高不純物濃度の第１導電型の第一窒化ガリウム半導体層に達する深さの第三トレンチと該第三トレンチ内表面と前記シリコン半導体基板の他方の主面に電気的に接続される第二主電極を備えることを特徴とするワイドバンドギャップ半導体装置。
  2. 前記第二トレンチ底部に接する第２導電型領域を備えることを特徴とする請求項１記載のワイドバンドギャップ半導体装置。
  3. 前記第一トレンチと前記第二トレンチの中心線間の距離が１０μｍ以下であることを特徴とする請求項１または２記載のワイドバンドギャップ半導体装置。
  4. 炭化珪素半導体基板と、該半導体基板の一方の主面に高不純物濃度の第２導電型炭化珪素半導体層と低不純物濃度の第２導電型炭化珪素ドリフト層と第１導電型炭化珪素ベース層と、該ベース層の表面層に選択的に配置される第２導電型の炭化珪素ソース領域と、該ソース領域の主面から前記ドリフト層に達する深さの第一トレンチとを備え、該第一トレンチが内部に、ゲート絶縁膜を介して、前記ソース領域、前記ベース層および前記ドリフト層に対向する位置にまで充填される制御電極とを備え、さらに前記第一トレンチの近傍に、前記ベース層の主面から前記ドリフト層に達する深さであって前記第一トレンチを越える深さの第二トレンチを備え、該第二トレンチが内部に、前記ドリフト層の第二トレンチ内の表面とショットキー接合を形成する第一主電極を有し、かつ該第一主電極が前記ソース領域主面と前記ベース層主面とを共通に被覆し、さらに前記炭化珪素半導体基板の他方の主面から前記高不純物濃度の第２導電型炭化珪素半導体層に達する深さの第三トレンチと、該第三トレンチの内表面と前記炭化珪素半導体基板の他方の主面に電気的に接続される第二主電極を備えることを特徴とするワイドバンドギャップ半導体装置。
  5. 前記第二トレンチ底部に接する第１導電型領域を備えることを特徴とする請求項４記載のワイドバンドギャップ半導体装置。
  6. 前記第一トレンチと前記第二トレンチの中心線間の距離が１０μｍ以下であることを特徴とする請求項４または５記載のワイドバンドギャップ半導体装置。
  7. 前記請求項１乃至６のいずれか１項に記載のワイドバンドギャップ半導体装置を製造する際に、前記第二主電極を形成する前に、前記半導体基板の他方の主面を研磨して薄層化した後、研磨後の主面から前記第三トレンチを形成し、その後、前記第二主電極を形成する工程を有することを特徴とする半導体装置の製造方法。
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