JP2018206873A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2018206873A
JP2018206873A JP2017108596A JP2017108596A JP2018206873A JP 2018206873 A JP2018206873 A JP 2018206873A JP 2017108596 A JP2017108596 A JP 2017108596A JP 2017108596 A JP2017108596 A JP 2017108596A JP 2018206873 A JP2018206873 A JP 2018206873A
Authority
JP
Japan
Prior art keywords
silicon carbide
region
semiconductor
type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017108596A
Other languages
English (en)
Other versions
JP7087280B2 (ja
Inventor
伸一 仲俣
Shinichi Nakamata
伸一 仲俣
崇 椎木
Takashi Shiiki
崇 椎木
保幸 星
Yasuyuki Hoshi
保幸 星
原田　祐一
Yuichi Harada
祐一 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017108596A priority Critical patent/JP7087280B2/ja
Priority to US15/941,752 priority patent/US10490625B2/en
Publication of JP2018206873A publication Critical patent/JP2018206873A/ja
Application granted granted Critical
Publication of JP7087280B2 publication Critical patent/JP7087280B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Abstract

【課題】エッジ終端領域で発生した電荷（ホール）による、高抵抗であるｐ型炭化珪素層と素子周辺のゲート電極との間の酸化膜に電界を緩和し、絶縁破壊を起こすことを防止して、信頼性を向上できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置は、炭化珪素半導体基板１と、第１半導体層２と、第１半導体領域１０と、第２半導体層１１と、第２半導体領域１２と、第３半導体領域４と、第４半導体領域５と、第１電極８と、ゲート絶縁膜６と、ゲート電極７と、第２電極９と、を備える。主電流が流れる活性領域１０１のコーナー部に、第２半導体層１１より不純物濃度の高い第５半導体領域５１が設けられる。
【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照）。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム（ＧａＮ）などシリコンよりもバンドギャップの広い他の半導体（以下、ワイドバンドギャップ半導体とする）にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照）。
このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域での電界集中によりエッジ終端領域に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、エッジ終端領域での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。
エッジ終端領域の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの耐圧構造をエッジ終端領域に配置した装置が公知である（例えば、下記特許文献１、２参照）。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、エッジ終端領域に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である（例えば、下記特許文献１参照）。
従来の高耐圧炭化珪素半導体装置の耐圧構造について、ＪＴＥ構造を備えたＭＯＳＦＥＴを例に説明する。図２２は、従来の炭化珪素半導体装置のコーナー部の構造を示す図２５のＡ−Ａ’断面図である。図２３は、従来の炭化珪素半導体装置のコーナー部の構造を示す図２５のＢ−Ｂ’断面図である。図２４は、従来の炭化珪素半導体装置のコーナー部の構造を示す図２５のＣ−Ｃ’断面図である。図２５は、従来の炭化珪素半導体装置のコーナー部の構造を示す上面図である。
図２２〜２５に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体チップ）とする）に、活性領域１０１と、活性領域１０１の周囲を囲むエッジ終端領域１０２と、ゲート電極７とゲートパッド電極を接続するゲートランナーが設けられるゲートランナー領域１０３と、を備える。炭化珪素基体は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１のおもて面上に、炭化珪素からなるｎ-型半導体層（以下、ｎ-型炭化珪素層とする）２と、炭化珪素からなるｐ型半導体層（以下、ｐ型炭化珪素層とする）１１と、を順に積層してなる。
活性領域１０１には、炭化珪素基体のおもて面（ｐ型炭化珪素層１１側の面）側にプレーナー構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。エッジ終端領域１０２は、全域にわたってｐ型炭化珪素層１１が除去され、炭化珪素基体のおもて面にエッジ終端領域１０２を活性領域１０１よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ-型炭化珪素層２が露出されている。また、エッジ終端領域１０２には、複数のｐ+型領域（ここでは２つ、ＪＴＥ１領域３１、ＪＴＥ２領域３２）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパとして機能するｎ+型半導体領域（不図示）が設けられている。
ＪＴＥ１領域３１、ＪＴＥ２領域３２は、それぞれ、ｎ-型炭化珪素層２の、段差の底面に露出する部分に選択的に設けられている。高電圧が印加された際、活性領域１０１以外での横方向の高電圧はこのＪＴＥ１領域３１、ＪＴＥ２領域３２とｎ-型炭化珪素層２との間のｐｎ接合で確保される。炭化珪素基体の裏面（ｎ+型炭化珪素基板１の裏面）に接するドレイン電極９が設けられている。また、従来の高耐圧半導体装置は、ｐ+型ベース領域１０、ｎ型ウェル領域１２、ｎ+型ソース領域４、ｐ+型コンタクト領域５、ゲート絶縁膜６、ゲート電極７、層間絶縁膜１４、ソース電極８、フィールド酸化膜１３、表面保護膜１５を備える。
図２２〜２５に示す構成のＭＯＳＦＥＴでは、ソース電極８に対して正の電圧がドレイン電極９に印加された状態で、ゲート電極７にゲートしきい値電圧以下の電圧が印加されているときには、ｐ型ベース領域とｎ型ウェル領域１２との間のｐｎ接合が逆バイアスされた状態となるため、活性領域１０１の逆方向耐圧が確保され電流は流れない。ｐ型ベース領域とは、ｐ型炭化珪素層１１の、ｎ+型ソース領域４およびｐ+型コンタクト領域５以外の部分である。
一方、ゲート電極８にゲートしきい値電圧以上の電圧が印加されると、ｐ型ベース領域の、ゲート電極８の部分の表面層にｎ型の反転層（チャネル）が形成される。それによって、ｎ+型炭化珪素基板１、ｎ-型炭化珪素層２、ｎ型ウェル領域１２、ｐ型ベース領域の表面反転層およびｎ+型ソース領域４の経路で電流が流れる。このように、ゲート電圧を制御することによって、周知のＭＯＳＦＥＴのスイッチング動作を行うことができる。
特開２０１０−５０１４７号公報 特開２００６−１６５２２５号公報
ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１
しかしながら、従来の炭化珪素半導体装置に、高温高湿バイアス試験（ＴＨＢ：Ｔｅｍｐｅｒａｔｕｒｅ／Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）等の信頼性試験を行うと、高抵抗であるｐ型炭化珪素層１１と素子周辺のゲート電極７との間の酸化膜からなるゲート絶縁膜６（例えば、図２２の符号Ｓで示す箇所）で、破壊が集中して起こる現象が発生する。この破壊は、主に素子周辺のコーナー部で発生している。コーナー部とは、半導体素子の四隅と接する活性領域１０１の部分で、図２５に、炭化珪素半導体装置の一つのコーナー部の上面を示す。
これは、エッジ終端領域１０２で発生した電荷（ホール）がｐ型炭化珪素層１１およびｐ+型コンタクト領域５を流れ（図２２の矢印Ａで示す流れ）で、高抵抗であるｐ型炭化珪素層１１と素子周辺のゲート電極７との間の酸化膜に電界がかかり、絶縁破壊を起こしていると考えられる。
ここで、図２２〜２５の構造のＭＯＳＦＥＴは、パンチスルーを抑制するためにｐ+型ベース層１０の不純物濃度を高くし、また、高いチャネル移動度を確保するため、ｐ型炭化珪素層１１を形成している。このため、ＪＦＥＴ領域はイオン注入でｐ型をｎ型に打ち返すことによりｎ型ウェル領域１２を形成するため、ｐ型炭化珪素層１１の不純物濃度を高くすることができず、高抵抗となっていた。特に、電流が集中しやすい素子周辺のコーナー部は高抵抗のｐ型炭化珪素層１１の部分が長くなり、ここで破壊が集中して起こっていた。また、この構造により、電流が集中しやすい素子周辺のコーナー部でボディダイオードに不必要に流れてしまうことも起こっていた。
この発明は、上述した従来技術による問題点を解消するため、エッジ終端領域で発生した電荷（ホール）により、高抵抗であるｐ型炭化珪素層と素子周辺のゲート電極との間の酸化膜に電界を緩和し、絶縁破壊を起こすことを防止して、信頼性を向上できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の表面に選択的に第２導電型の第１半導体領域が設けられる。前記第１半導体層および前記第１半導体領域の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層内の前記第１半導体層上に選択的に第１導電型の第２半導体領域が設けられる。前記第２半導体層内に選択的に第１導電型の第３半導体領域が設けられる。前記第２半導体層内の前記第３半導体領域の間に、前記第２半導体層より不純物濃度の高い第２導電型の第４半導体領域が設けられる。前記第３半導体領域および前記第４半導体領域と電気的に接続する第１電極が設けられる。前記第３半導体領域と前記第２半導体領域とに挟まれた前記第２半導体層の表面にゲート絶縁膜が設けられる。前記ゲート絶縁膜上にゲート電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第２半導体層の不純物濃度が５×１０16／ｃｍ3以下であり、主電流が流れる活性領域のコーナー部に、前記第２半導体層より不純物濃度の高い第２導電型の第５半導体領域を設ける。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域の、前記活性領域の周囲を囲む終端領域側に、前記第５半導体領域と接する、前記第２半導体層より不純物濃度の高い第６半導体領域をさらに備えることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域のコーナー部において、前記第５半導体領域は、前記第４半導体領域と接することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域のコーナー部において、前記ゲート絶縁膜は、前記第４半導体領域の表面に設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域のコーナー部において、前記ゲート電極は、フィールド酸化膜により前記第２半導体層および前記第５半導体領域と絶縁されていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より不純物濃度の低い第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の表面に選択的に第２導電型の第１半導体領域を形成する第２工程を行う。次に、前記第１半導体層および前記第１半導体領域の表面に不純物濃度が５×１０16／ｃｍ3以下の第２導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層内の前記第１半導体層上に選択的に第１導電型の第２半導体領域を形成する第４工程を行う。次に、前記第２半導体層内に選択的に第１導電型の第３半導体領域を形成する第５工程を行う。次に、前記第２半導体層内の前記第３半導体領域の間に、前記第２半導体層より不純物濃度の高い第２導電型の第４半導体領域を形成する第６工程を行う。次に、前記第３半導体領域および前記第４半導体領域と電気的に接続する第１電極を形成する第７工程を行う。次に、前記第３半導体領域と前記第２半導体領域とに挟まれた前記第２半導体層の表面に絶縁膜を形成する第８工程を行う。次に、前記ゲート絶縁膜上にゲート電極を形成する第９工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程を行う。前記第６工程では、主電流が流れる活性領域のコーナー部に、前記第２半導体層より不純物濃度の高い第２導電型の第５半導体領域を形成する。
上述した発明によれば、電荷引き抜きのために、活性領域のコーナー部にｐ+型領域（第２導電型の第５半導体領域）が設けられている。このｐ+型領域により、エッジ終端領域で発生した電荷（ホール）をソース電極に引き抜くことができるようになる。これにより、ｐ型炭化珪素層と素子周辺のゲート電極との間の酸化膜に電界がかからない構造となり、絶縁破壊を起こすことを防止して、信頼性を向上できる。
さらに、ｐ+型領域により、高抵抗のｐ型炭化珪素層の長さが短くなるため、半導体装置のオン抵抗が小さくなり、半導体装置内のボディダイオードに不必要に流れる電流が減少し、信頼性が向上する。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、エッジ終端領域で発生した電荷（ホール）により、高抵抗であるｐ型炭化珪素層と素子周辺のゲート電極との間の酸化膜に電界を緩和し、絶縁破壊を起こすことを防止して、信頼性を向上できるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置のコーナー部の構造を示す図４のＡ−Ａ’断面図である。 実施の形態１にかかる炭化珪素半導体装置のコーナー部の構造を示す図４のＢ−Ｂ’断面図である。 実施の形態１にかかる炭化珪素半導体装置のコーナー部の構造を示す図４のＣ−Ｃ’断面図である。 実施の形態１にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態２にかかる炭化珪素半導体装置のコーナー部の構造を示す図１２のＡ−Ａ’断面図である。 実施の形態２にかかる炭化珪素半導体装置のコーナー部の構造を示す図１２のＢ−Ｂ’断面図である。 実施の形態２にかかる炭化珪素半導体装置のコーナー部の構造を示す図１２のＣ−Ｃ’断面図である。 実施の形態２にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。 実施の形態３にかかる炭化珪素半導体装置のコーナー部の構造を示す図１４のＡ−Ａ’断面図である。 実施の形態３にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。 実施の形態４にかかる炭化珪素半導体装置のコーナー部の構造を示す図１６のＡ−Ａ’断面図である。 実施の形態４にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。 実施の形態５にかかる炭化珪素半導体装置のコーナー部の構造を示す図２０のＡ−Ａ’断面図である。 実施の形態５にかかる炭化珪素半導体装置のコーナー部の構造を示す図２０のＢ−Ｂ’断面図である。 実施の形態５にかかる炭化珪素半導体装置のコーナー部の構造を示す図２０のＣ−Ｃ’断面図である。 実施の形態５にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。 実施の形態１〜５にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置の信頼性試験の結果を示す表である。 従来の炭化珪素半導体装置のコーナー部の構造を示す図２５のＡ−Ａ’断面図である。 従来の炭化珪素半導体装置のコーナー部の構造を示す図２５のＢ−Ｂ’断面図である。 従来の炭化珪素半導体装置のコーナー部の構造を示す図２５のＣ−Ｃ’断面図である。 従来の炭化珪素半導体装置のコーナー部の構造を示す上面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置のコーナー部の構造を示す図４のＡ−Ａ’断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置のコーナー部の構造を示す図４のＢ−Ｂ’断面図である。図３は、実施の形態１にかかる炭化珪素半導体装置のコーナー部の構造を示す図４のＣ−Ｃ’断面図である。図４は、実施の形態１にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。
図１〜３に示すように、実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）に、活性領域１０１と、活性領域１０１の周囲を囲むエッジ終端領域１０２と、ゲート電極７とゲートパッド電極を接続するゲートランナーが設けられるゲートランナー領域１０３と、を備える。活性領域１０１は、オン状態のときに電流が流れる領域である。エッジ終端領域１０２は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
炭化珪素基体は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板、第１導電型の炭化珪素半導体基板）１のおもて面上に、炭化珪素からなるｎ-型半導体層（ｎ-型炭化珪素層、第１導電型の第１半導体層）２と、炭化珪素からなるｐ型半導体層（ｐ型炭化珪素層、第２導電型の第２半導体層）１１と、を順に積層してなる。ｎ+型炭化珪素基板１は、ドレイン領域として機能する。炭化珪素基体の裏面（ｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）９が設けられている。
活性領域１０１において、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、ｐ型ベース層として機能するｐ+型ベース領域（第２導電型の第１半導体領域）１０が選択的に設けられている。ｐ+型ベース領域１０は例えばアルミニウムをドーピングして形成される。
隣り合うｐ+型ベース領域１０、および当該隣り合うｐ+型ベース領域１０に挟まれたｎ-型炭化珪素層２の表面には、ｐ型ベース層として機能するｐ型炭化珪素層１１が選択的に堆積されている。ｐ型炭化珪素層１１は、活性領域１０１からエッジ終端領域１０２に延在し、エッジ終端領域１０２上部にも堆積されている。ｐ型炭化珪素層１１の不純物濃度は５×１０16／ｃｍ3以下であり、ｐ+型ベース領域１０の不純物濃度より低い。具体的には１×１０15〜５×１０16／ｃｍ3が好ましい。ｐ型炭化珪素層１１は例えばアルミニウムをドーピングして形成される。
ｐ型炭化珪素層１１のｐ+型ベース領域１０上の部分には、ｎ+型ソース領域（第１導電型の第３半導体領域）４およびｐ+型コンタクト領域（第２導電型の第４半導体領域）５が設けられている。また、ｎ+型ソース領域４およびｐ+型コンタクト領域５は互いに接する。ｐ+型コンタクト領域５は、ｎ+型ソース領域４よりもエッジ終端領域１０２側に配置されている。
ｐ+型領域（第２導電型の第５半導体領域）５１が、電荷引き抜きのために、活性領域１０１のコーナー部に設けられている。ｐ+型領域５１は、ｐ+型コンタクト領域５と同程度の不純物濃度であり、ｐ型炭化珪素層１１より高い。ここで、活性領域１０１のコーナー部とは、半導体素子の四隅と接する活性領域１０１の部分である。より具体的には、図４に記載される活性領域１０１の部分である。
ｐ+型領域５１は、例えば、図４に示すように、半導体素子のコーナー部に、扇形に設けられている。このｐ+型領域５１は、ソース電極８と電気的に接続しており、エッジ終端領域１０２で発生した電荷（ホール）をソース電極８に引き抜くことができるようになる。
このように、半導体素子のコーナー部に扇形などの電荷引き抜き構造を設けることで、高抵抗のｐ型炭化珪素層１１の長さが短くなり、ｐ型炭化珪素層１１と素子周辺のゲート電極７との間の酸化膜に電界がかからない構造となり、絶縁破壊を起こすことを防止して、信頼性を向上できる。さらに、高抵抗のｐ型炭化珪素層１１の長さが短くなるため、半導体装置のオン抵抗が小さくなり、半導体装置内のボディダイオードに不必要に流れる電流が減少することで、信頼性が向上する。
また、ｐ型炭化珪素層１１の、ｎ-型炭化珪素層２上の部分には、深さ方向にｐ型炭化珪素層１１を貫通して、ｎ-型炭化珪素層２に達するｎ型ウェル領域（第１導電型の第２半導体領域）１２が設けられている。ｎ型ウェル領域１２は、ｎ-型炭化珪素層２とともにドリフト領域を形成する。ｐ型炭化珪素層１１の、ｎ+型ソース領域４とｎ型ウェル領域１２とに挟まれた部分の表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介してｎ型ウェル領域１２の表面に設けられていてもよい。
層間絶縁膜１４は、炭化珪素基体のおもて面側の全面に、ゲート電極７を覆うように設けられている。ソース電極（第１電極）８は、層間絶縁膜１４に開口されたコンタクトホールを介して、ｎ+型ソース領域４およびｐ+型コンタクト領域５に接する。ソース電極８は、層間絶縁膜１４によって、ゲート電極７と電気的に絶縁されている。エッジ終端領域１０２上には、ソース電極８を覆うように、例えばポリイミドからなるパッシベーション膜などの表面保護膜１５が設けられている。パッシベーション膜１５は、放電防止の機能を有する。
エッジ終端領域１０２において、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、ｎ-型炭化珪素層２を挟んで活性領域１０１を囲む複数のｐ+型領域、図１〜３では２つのＪＴＥ１領域３１およびＪＴＥ２領域３２が設けられている。ｎ-型炭化珪素層２の幅は、活性領域１０１から離れるにつれ広くなる構造となっている。ＪＴＥ１領域３１およびＪＴＥ２領域３２の不純物濃度は、ｐ型ベース領域として機能するｐ+型ベース領域１０の不純物濃度と同等でよい。
図１〜３では、活性領域１０１に１つのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造のみを図示しているが、さらに多くのＭＯＳゲート構造が並列に配置されていてもよい。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作製する場合を例に説明する。図５〜８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図５〜８では、図２に対応する部分の断面のみを記載している。
まず、例えば２．０×１０19／ｃｍ3の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶のｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００１）面であってもよい。次に、ｎ+型炭化珪素基板１のおもて面に、例えば１．０×１０16／ｃｍ3の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎ-型炭化珪素層２を例えば１０μｍの厚さでエピタキシャル成長させる。
次に、フォトリソグラフィおよびイオン注入により、ｎ-型炭化珪素層２の表面層に、エッジ終端領域１０２のｐ+型ベース領域１０と活性領域１０１のｐ+型ベース領域１０を選択的に形成する。このイオン注入においては、例えば、１×１０18／ｃｍ3の濃度となるようにアルミニウム（Ａｌ）などのｐ型不純物（ドーパント）を注入してもよい。ｐ+型ベース領域１０の幅および深さはそれぞれ１３μｍおよび０．５μｍであってもよい。隣り合うｐ+型ベース領域１０間の距離は、例えば、２μｍであってよい。ここまでの状態が図５に記載される。
次に、ｎ-型炭化珪素層２の表面に、ｐ型炭化珪素層１１となるｐ型炭化珪素エピタキシャル層（以後、ｐ型炭化珪素層１１）を例えば、０．５μｍの厚さで成長させる。このとき、例えば、ｐ型炭化珪素層１１の不純物濃度が２．０×１０16／ｃｍ3となるようにアルミニウムなどのｐ型不純物がドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。
次に、フォトリソグラフィおよびイオン注入によりｐ型炭化珪素層１１のｎ-型炭化珪素層２上の部分の導電型を反転させて、ｎ型ウェル領域１２を選択的に形成する。このイオン注入においては、例えば、５．０×１０16／ｃｍ3の濃度となるように窒素などのｎ型不純物（ドーパント）を注入してもよい。ｎ型ウェル領域１２の幅および深さはそれぞれ２．０μｍおよび０．６μｍであってもよい。
次に、フォトリソグラフィおよびイオン注入によりｐ型炭化珪素層１１のｐ+型ベース領域１０上の部分の表面層に、ｎ+型ソース領域４を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によりｐ型炭化珪素層１１のｐ+型ベース領域１０上の部分の表面層に、ｐ+型コンタクト領域５を選択的に形成する。
ｐ+型コンタクト領域５を形成する際、活性領域１０１のコーナー部に、ｐ+型領域５１を形成する。また、上記ではｐ+型領域５１は、ｐ+型コンタクト領域５と同時に形成しているが、別工程として形成することも可能である。ここまでの状態が図６に記載される。
次に、エッチングによって、エッジ終端領域１０２上にｐ型炭化珪素層１１が残るようにエッジ終端領域１０２の外周部を例えば、０．７μｍの深さで除去し、ｎ-型炭化珪素層２を露出させる。次に、露出させたｎ-型炭化珪素層２の表面にＪＴＥ１領域３１、ＪＴＥ２領域３２を選択的に形成する。次に、熱処理（アニール）を行って、例えばｎ+型ソース領域４、ｐ+型コンタクト領域５、ｎ型ウェル領域１２、ｐ+型ベース領域１０およびエッジ終端領域１０２のＪＴＥ１領域３１、ＪＴＥ２領域３２を活性化させる。熱処理の温度は、例えば１６２０℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。ここまでの状態が図７に記載される。
また、ｎ+型ソース領域４、ｐ+型コンタクト領域５、ｐ+型領域５１およびｎ型ウェル領域１２を形成する順序は種々変更可能である。
次に、炭化珪素基体のおもて面側に、フィールド酸化膜１３となる酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法で、８００ｎｍの厚さで形成する。この酸化膜は熱酸化によって形成してもよい。
次に、フィールド酸化膜１３をフォトリソグラフィによって、エッジ終端領域１０２には残し、活性領域１０１では半導体層を露出させる。
次に、炭化珪素基体のおもて面側を熱酸化し、ゲート絶縁膜６を１００ｎｍの厚さで形成する。この熱酸化は、酸素（Ｏ2）と水素（Ｈ2）の混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型炭化珪素層１１およびｎ-型炭化珪素層２の表面に形成された各領域がゲート絶縁膜６で覆われる。
次に、ゲート絶縁膜６上に、ゲート電極７として、例えばリン原子（Ｐ）がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層をパターニングして、選択的に除去し、ｐ型炭化珪素層１１の、ｎ+型ソース領域４とｎ型ウェル領域１２とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型ウェル領域１２上に多結晶シリコン層を残してもよい。
次に、ゲート絶縁膜６を覆うように、例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を１μｍ程度の厚さで成膜し、層間絶縁膜１４を形成する。次に、層間絶縁膜１４およびゲート絶縁膜６をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域４およびｐ+型コンタクト領域５を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１４を平坦化する。
次に、フォトリソグラフィによって、選択的にソース電極８を形成する。このとき、コンタクトホール内にソース電極８を埋め込みｎ+型ソース領域４およびｐ+型コンタクト領域５とソース電極８とを接触させる。
次に、例えばスパッタ法によって、炭化珪素基体のおもて面の全面にソース電極８を堆積させる。ソース電極８の層間絶縁膜１４上の部分の厚さは、例えば、５μｍであってもよい。ソース電極８が例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。ここまでの状態が図８に記載される。
次に、炭化珪素基体の裏面（ｎ+型炭化珪素基板１の裏面）に、ドレイン電極９として、例えばニッケル（Ｎｉ）膜を成膜する。そして、９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１とドレイン電極９とをオーミック接合を形成する。次に、ドレイン電極９の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）をこの順に積層する。次に、炭化珪素基体のおもて面側に、ソース電極８を覆うように表面保護膜１５を形成する。以上のようにして、図１〜４に示す半導体装置が完成する。
以上、説明したように、実施の形態１によれば、電荷引き抜きのために、活性領域のコーナー部にｐ+型領域が設けられている。このｐ+型領域により、エッジ終端領域で発生した電荷（ホール）をソース電極に引き抜くことができるようになる。これにより、ｐ型炭化珪素層と素子周辺のゲート電極との間の酸化膜に電界がかからない構造となり、絶縁破壊を起こすことを防止して、信頼性を向上できる。
さらに、ｐ+型領域により、高抵抗のｐ型炭化珪素層の長さが短くなるため、半導体装置のオン抵抗が小さくなり、半導体装置内のボディダイオードに不必要に流れる電流が減少し、信頼性が向上する。
（実施の形態２）
図９は、実施の形態２にかかる炭化珪素半導体装置のコーナー部の構造を示す図１２のＡ−Ａ’断面図である。図１０は、実施の形態２にかかる炭化珪素半導体装置のコーナー部の構造を示す図１２のＢ−Ｂ’断面図である。図１１は、実施の形態２にかかる炭化珪素半導体装置のコーナー部の構造を示す図１２のＣ−Ｃ’断面図である。図１２は、実施の形態２にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。
図９〜１２に示すように、実施の形態２にかかる炭化珪素半導体装置が、実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｐ+型炭化珪素層１６がさらに設けられた点である。
ｐ+型炭化珪素層１６は、ｐ+型領域５１のエッジ終端領域１０２側に、ｐ+型領域５１と接して設けられている。また、ｐ+型炭化珪素層１６は、ゲートランナー領域１０３に設けられたｐ+型コンタクト領域５のエッジ終端領域１０２側に、ｐ+型コンタクト領域５と接して設けられてもよい。
ｐ+型炭化珪素層１６は、ｐ型炭化珪素層１１より不純物濃度が高くなっている。例えば、ｐ型炭化珪素層１１の不純物濃度は、１０16／ｃｍ3のオーダであるが、ｐ+型炭化珪素層１６は、１０18／ｃｍ3のオーダとなっている。このように、ｐ+型炭化珪素層１６は高濃度であるため、低抵抗になり、半導体装置のオン抵抗を小さくできる。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、ｐ+型コンタクト領域５およびｐ+型領域５１を選択的に形成するまでの工程を順に行う（図５、図６参照）。
次に、フォトリソグラフィおよびイオン注入によりゲートランナー領域１０３のｐ型炭化珪素層１１に、ｐ+型炭化珪素層１６を形成する。このイオン注入においては、例えば、５．０×１０18／ｃｍ3の濃度となるようにアルミニウムなどのｐ型不純物（ドーパント）を注入してもよい。その後、実施の形態１と同様に、エッジ終端領域１０２の外周部を除去し、ｎ-型炭化珪素層２を露出させる工程以降の工程を順に行う（図７、図８参照）ことで、図９〜１２に示す半導体装置が完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を有する。さらに、不純物濃度のｐ+型炭化珪素層１６が設けられているため、高抵抗のｐ型炭化珪素層１１の長さが短くなり、実施の形態１より電界がかからない構造となる。
（実施の形態３）
図１３は、実施の形態３にかかる炭化珪素半導体装置のコーナー部の構造を示す図１４のＡ−Ａ’断面図である。図１４は、実施の形態３にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。
図１３、１４に示すように、実施の形態３にかかる炭化珪素半導体装置が、実施の形態１にかかる炭化珪素半導体装置と異なる点は、電荷引き抜きのため設けられた活性領域１０１のコーナー部のｐ+型領域５１が、活性領域１０１に設けられたｐ+型コンタクト領域５と接続している点である。ｐ+型領域５１が、実施の形態１に比べて広くなっているため、実施の形態１より低抵抗になる。
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、ｎ+型ソース領域４を選択的に形成するまでの工程を順に行う（図５参照）。次に、フォトリソグラフィおよびイオン注入によりｐ型炭化珪素層１１のｐ+型ベース領域１０上の部分の表面層に、ｐ+型コンタクト領域５およびｐ+型領域５１を選択的に形成する（図６参照）。
ｐ+型コンタクト領域５およびｐ+型領域５１を形成する際、活性領域１０１のコーナー部において、ｐ+型領域５１と活性領域１０１のｐ+型コンタクト領域５と接続するように形成する（図１４参照）。また、上記ではｐ+型領域５１は、ｐ+型コンタクト領域５と同時に形成しているが、別工程として形成することも可能である。その後、実施の形態１と同様に、エッジ終端領域１０２の外周部を除去し、ｎ-型炭化珪素層２を露出させる工程以降の工程を順に行う（図７、図８参照）ことで、図１３、１４に示す半導体装置が完成する。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を有する。さらに、ｐ+型領域５１が、実施の形態１に比べて広くなっているため、実施の形態１より低抵抗になり、実施の形態１より電界がかからない構造となる。
（実施の形態４）
図１５は、実施の形態４にかかる炭化珪素半導体装置のコーナー部の構造を示す図１６のＡ−Ａ’断面図である。図１６は、実施の形態４にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。
図１５、１６に示すように、実施の形態４にかかる炭化珪素半導体装置が、実施の形態１にかかる炭化珪素半導体装置と異なる点は、活性領域１０１のコーナー部では、ゲート絶縁膜６は、ｐ+型コンタクト領域５の表面に設けられている点である。つまり、活性領域１０１のコーナー部では、ゲート電極７の直下にｐ型炭化珪素層１１が設けられていない。ｐ型炭化珪素層１１がない分、半導体装置の抵抗が減少する。
（実施の形態４にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態４にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、ｎ+型ソース領域４を選択的に形成するまでの工程を順に行う（図５参照）。次に、フォトリソグラフィおよびイオン注入によりｐ型炭化珪素層１１のｐ+型ベース領域１０上の部分の表面層に、ｐ+型コンタクト領域５とｐ+型領域５１を選択的に形成する（図６参照）。
ｐ+型コンタクト領域５とｐ+型領域５１を形成する際、活性領域１０１のコーナー部では、ｐ型炭化珪素層１１が設けられないようにｐ+型コンタクト領域５を形成する。その後、実施の形態１と同様に、エッジ終端領域１０２の外周部を除去し、ｎ-型炭化珪素層２を露出させる工程以降の工程を順に行う（図７、図８参照）ことで、図１５、１６に示す半導体装置が完成する。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を有する。さらに、活性領域１０１のコーナー部でｐ型炭化珪素層１１が設けられていないため、実施の形態１より低抵抗になり、実施の形態１より電界がかからない構造となる。
（実施の形態５）
図１７は、実施の形態５にかかる炭化珪素半導体装置のコーナー部の構造を示す図２０のＡ−Ａ’断面図である。図１８は、実施の形態５にかかる炭化珪素半導体装置のコーナー部の構造を示す図２０のＢ−Ｂ’断面図である。図１９は、実施の形態５にかかる炭化珪素半導体装置のコーナー部の構造を示す図２０のＣ−Ｃ’断面図である。図２０は、実施の形態５にかかる炭化珪素半導体装置のコーナー部の構造を示す上面図である。
図１７〜２０に示すように、実施の形態５にかかる炭化珪素半導体装置が、実施の形態１にかかる炭化珪素半導体装置と異なる点は、活性領域１０１のコーナー部では、フィールド酸化膜１３が設けられ、ｐ型炭化珪素層１１およびｐ+型領域５１がゲート電極７と絶縁されている点である。
実施の形態１では、活性領域１０１のコーナー部には、ゲート電極７と電気的に接続するゲート電極引き回し配線部がｐ型炭化珪素層１１およびｎ型ウェル領域１２と接している（図３参照）。しかしながら、実施の形態５では、ゲート電極引き回し配線部の下にフィールド酸化膜１３が設けられ、この結果、ｐ型炭化珪素層１１およびｎ型ウェル領域１２とゲート電極７とがフィールド酸化膜１３によって絶縁されている。
（実施の形態５にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態５にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、フィールド酸化膜１３を形成するまでの工程を順に行う（図５〜７参照）。次に、フィールド酸化膜１３をフォトリソグラフィによって、エッジ終端領域１０２および活性領域１０１のコーナー部には残し、活性領域１０１のコーナー部以外では半導体層を露出させる。その後、実施の形態１と同様に、ゲート絶縁膜６を形成する工程以降の工程を順に行うことで、図１７〜２０に示す半導体装置が完成する。
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を有する。活性領域のコーナー部では、ｐ型炭化珪素層およびｎ型ウェル領域がフィールド酸化膜１３によってゲート電極と絶縁されるため、ｐ型炭化珪素層と素子周辺のゲート電極との間の酸化膜に電界がかかっても、絶縁破壊を起こしにくい構造となっている。
ここで、図２１は、実施の形態１〜５にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置の信頼性試験の結果を示す表である。ここで、信頼性試験として、高温高湿バイアス試験と、電源のオン／オフを繰り返すパワーサイクル試験とを図２１の信頼性試験時間に示す時間行った。図２１に示すように、従来の炭化珪素半導体装置（従来例）では、１００ｈ（時間）で、７０％の不良率となり、３０００ｈで１００％の不良率になった。
一方、実施の形態１では、１００ｈ（時間）で、不良率８％になり、３０００ｈで３０％の不良率となり、大幅に不良率が改善していることがわかる。また、実施の形態２〜５では、さらに改善し、１００ｈ（時間）で、不良率０％になり、３０００ｈで５〜１０％の不良率となり、さらに不良率が改善していることがわかる。このように、実施の形態１のｐ+型領域だけでも、不良率が改善し信頼性が改善するが、実施の形態２〜５の構成にすることでさらに信頼性が改善できる。
以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、スイッチングデバイスとして用いられる半導体装置に有用であり、特にワイドバンドギャップ半導体を用いた縦型ＭＯＳＦＥＴに適している。
１ ｎ+型炭化珪素基板
２ ｎ-型炭化珪素層
４ ｎ+型ソース領域
５ ｐ+型コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
９ ドレイン電極
１０ ｐ+型ベース領域
１１ ｐ型炭化珪素層
１２ ｎ型ウェル領域
１３ フィールド酸化膜
１４ 層間絶縁膜
１５ 表面保護膜
１６ ｐ+型炭化珪素層
３１ ＪＴＥ１領域
３２ ＪＴＥ２領域
５１ ｐ+型領域
１０１ 活性領域
１０２ エッジ終端領域
１０３ ゲートランナー領域

Claims (6)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の表面に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体層および前記第１半導体領域の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層内の前記第１半導体層上に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体層内に選択的に設けられた第１導電型の第３半導体領域と、
    前記第２半導体層内の前記第３半導体領域の間に設けられた、前記第２半導体層より不純物濃度の高い第２導電型の第４半導体領域と、
    前記第３半導体領域および前記第４半導体領域と電気的に接続する第１電極と、
    前記第３半導体領域と前記第２半導体領域とに挟まれた前記第２半導体層の表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第２半導体層の不純物濃度が５×１０16／ｃｍ3以下であり、
    主電流が流れる活性領域のコーナー部に、前記第２半導体層より不純物濃度の高い第２導電型の第５半導体領域を設けることを特徴とする炭化珪素半導体装置。
  2. 前記第５半導体領域の、前記活性領域の周囲を囲む終端領域側に、前記第５半導体領域と接する、前記第２半導体層より不純物濃度の高い第６半導体領域をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記活性領域のコーナー部において、前記第５半導体領域は、前記第４半導体領域と接することを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 前記活性領域のコーナー部において、前記ゲート絶縁膜は、前記第４半導体領域の表面に設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 前記活性領域のコーナー部において、前記ゲート電極は、フィールド酸化膜により前記第２半導体層および前記第５半導体領域と絶縁されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より不純物濃度の低い第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の表面に選択的に第２導電型の第１半導体領域を形成する第２工程と、
    前記第１半導体層および前記第１半導体領域の表面に不純物濃度が５×１０16／ｃｍ3以下の第２導電型の第２半導体層を形成する第３工程と、
    前記第２半導体層内の前記第１半導体層上に選択的に第１導電型の第２半導体領域を形成する第４工程と、
    前記第２半導体層内に選択的に第１導電型の第３半導体領域を形成する第５工程と、
    前記第２半導体層内の前記第３半導体領域の間に、前記第２半導体層より不純物濃度の高い第２導電型の第４半導体領域を形成する第６工程と、
    前記第３半導体領域および前記第４半導体領域と電気的に接続する第１電極を形成する第７工程と、
    前記第３半導体領域と前記第２半導体領域とに挟まれた前記第２半導体層の表面に絶縁膜を形成する第８工程と、
    前記ゲート絶縁膜上にゲート電極を形成する第９工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程と、
    を含み、
    前記第６工程では、主電流が流れる活性領域のコーナー部に、前記第２半導体層より不純物濃度の高い第２導電型の第５半導体領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
JP2017108596A 2017-05-31 2017-05-31 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP7087280B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017108596A JP7087280B2 (ja) 2017-05-31 2017-05-31 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US15/941,752 US10490625B2 (en) 2017-05-31 2018-03-30 Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017108596A JP7087280B2 (ja) 2017-05-31 2017-05-31 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018206873A true JP2018206873A (ja) 2018-12-27
JP7087280B2 JP7087280B2 (ja) 2022-06-21

Family

ID=64460840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017108596A Active JP7087280B2 (ja) 2017-05-31 2017-05-31 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10490625B2 (ja)
JP (1) JP7087280B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020177955A (ja) * 2019-04-15 2020-10-29 富士電機株式会社 炭化珪素半導体装置
DE112022000136T5 (de) 2021-05-24 2023-06-15 Fuji Electric Co., Ltd. Halbleitervorrichtung
DE112022000969T5 (de) 2021-10-14 2023-11-23 Fuji Electric Co., Ltd. Siliziumkarbid-halbleitervorrichtung
JP7408947B2 (ja) 2019-08-09 2024-01-09 富士電機株式会社 炭化珪素半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019145616A (ja) * 2018-02-19 2019-08-29 株式会社東芝 半導体装置
DE102019100130B4 (de) 2018-04-10 2021-11-04 Infineon Technologies Ag Ein halbleiterbauelement und ein verfahren zum bilden eines halbleiterbauelements
JP7371335B2 (ja) * 2019-03-13 2023-10-31 富士電機株式会社 半導体装置
US11164813B2 (en) * 2019-04-11 2021-11-02 Cree, Inc. Transistor semiconductor die with increased active area
CN114203825B (zh) * 2021-12-13 2023-03-24 无锡新洁能股份有限公司 一种垂直型碳化硅功率mosfet器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0282534A (ja) * 1988-09-19 1990-03-23 Sanyo Electric Co Ltd 縦型ｍｏｓｆｅｔ及びその製造方法
JP2013069940A (ja) * 2011-09-24 2013-04-18 Toyota Motor Corp 半導体装置
JP2017005278A (ja) * 2010-04-06 2017-01-05 三菱電機株式会社 電力用半導体装置
JP2017092355A (ja) * 2015-11-13 2017-05-25 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3559971B2 (ja) 2001-12-11 2004-09-02 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
JP4186919B2 (ja) 2004-12-07 2008-11-26 三菱電機株式会社 半導体装置
JP2010050147A (ja) 2008-08-19 2010-03-04 Panasonic Corp 半導体装置
JP6282088B2 (ja) 2013-11-13 2018-02-21 三菱電機株式会社 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0282534A (ja) * 1988-09-19 1990-03-23 Sanyo Electric Co Ltd 縦型ｍｏｓｆｅｔ及びその製造方法
JP2017005278A (ja) * 2010-04-06 2017-01-05 三菱電機株式会社 電力用半導体装置
JP2013069940A (ja) * 2011-09-24 2013-04-18 Toyota Motor Corp 半導体装置
JP2017092355A (ja) * 2015-11-13 2017-05-25 富士電機株式会社 半導体装置および半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020177955A (ja) * 2019-04-15 2020-10-29 富士電機株式会社 炭化珪素半導体装置
US11049964B2 (en) 2019-04-15 2021-06-29 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
JP7443673B2 (ja) 2019-04-15 2024-03-06 富士電機株式会社 炭化珪素半導体装置
JP7408947B2 (ja) 2019-08-09 2024-01-09 富士電機株式会社 炭化珪素半導体装置
DE112022000136T5 (de) 2021-05-24 2023-06-15 Fuji Electric Co., Ltd. Halbleitervorrichtung
DE112022000969T5 (de) 2021-10-14 2023-11-23 Fuji Electric Co., Ltd. Siliziumkarbid-halbleitervorrichtung

Also Published As

Publication number Publication date
JP7087280B2 (ja) 2022-06-21
US10490625B2 (en) 2019-11-26
US20180350900A1 (en) 2018-12-06

Similar Documents

Publication Publication Date Title
JP7087280B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6766889B2 (ja) 半導体装置および半導体装置の製造方法
JP6052481B2 (ja) 半導体装置
JP6903931B2 (ja) 半導体装置および半導体装置の製造方法
WO2017208734A1 (ja) 半導体装置
US10103229B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2013232564A (ja) 半導体装置および半導体装置の製造方法
JP6194779B2 (ja) 半導体装置および半導体装置の製造方法
WO2017047286A1 (ja) 半導体装置
JP2017092355A (ja) 半導体装置および半導体装置の製造方法
JP2015228496A (ja) 半導体装置
JP2017152732A (ja) 半導体装置および半導体装置の製造方法
JP6399161B2 (ja) 半導体装置および半導体装置の製造方法
US10269952B2 (en) Semiconductor device having steps in a termination region and manufacturing method thereof
JP6919713B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6589263B2 (ja) 半導体装置
JP2018064047A (ja) 半導体装置および半導体装置の製造方法
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
JP6350760B2 (ja) 半導体装置および半導体装置の製造方法
JP2019165245A (ja) 半導体装置
JP2016058661A (ja) 半導体装置
JP2022176737A (ja) 炭化珪素半導体装置
JP2021002652A (ja) 半導体装置および半導体装置の製造方法
JP2016004966A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220523

R150 Certificate of patent or registration of utility model

Ref document number: 7087280

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150