JP2017152732A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】高耐圧を維持することができ、高い信頼性を有するワイドバンドギャップ半導体を用いて構成された半導体装置およびその製造方法を提供すること。
【解決手段】炭化珪素基板基体の表面層には、ｐ⁺型領域３，４およびｐ型領域５が選択的に設けられている。ｐ⁺型領域３は、活性領域１０１を囲む耐圧構造部１０２に設けられる。ｐ⁺型領域４は、活性領域１０１に設けられ、ＪＢＳ構造を構成する。ｐ型領域５は、ｐ⁺型領域３を囲み接合終端（ＪＴＥ）構造を構成する。ショットキー電極９は、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成する。また、ショットキー電極９は、ｐ⁺型領域３の一部およびｐ型領域５を覆う層間絶縁膜６上に張り出しており、この張り出した部分はフィールドプレートとして機能する。
【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（下記、非特許文献１参照）。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のワイドバンドギャップ半導体である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる（例えば、下記非特許文献２参照）。

しかしながら、高耐圧半導体装置では、素子構造が形成された活性領域だけでなく、活性領域の周辺部に設けられ耐圧を保持する耐圧構造部にも高電圧が印加され、耐圧構造部に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域から耐圧構造部にわたって等しい。このため、耐圧構造部に電界が集中することにより、耐圧構造部に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。

耐圧構造部の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フローティングリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの終端構造を耐圧構造部に形成した半導体装置が公知である。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、耐圧構造部に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である（例えば、下記特許文献１参照）。

特開２０１０−５０１４７号公報

ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１

しかしながら、上述したＪＴＥ構造やＦＬＲ構造などの終端構造は、半導体装置の仕様となる初期特性としての耐圧を向上させるための構造であり、半導体装置を使用する環境によっては動作時の耐圧が大きく変動し、半導体装置の信頼性が低下する虞がある。例えば、高温や高湿度等の環境下では、半導体装置を保護する封止材などの樹脂中に不純物として存在する荷電イオンや、この荷電イオンによる配線腐食により生じた金属イオンが、半導体装置の動作時に生じた電界により耐圧構造部上に移動する。この荷電イオンや金属イオンにより生じた電荷の悪影響をうけて耐圧構造部での電界が変化し、半導体装置の動作時の耐圧が大きく変動するため、半導体装置の信頼性が低下する。

上記特許文献１では、シリコンで構成された半導体装置にフィールドプレートを設けることにより、半導体装置の動作時に耐圧構造部に生じた電荷を放出させている。しかしながら、ワイドバンドギャップ半導体で構成された半導体装置は、上記非特許文献２で開示されるように、シリコンで構成された半導体装置よりも不純物濃度の高い半導体基板に素子構造が形成される。このため、ＦＬＲ構造を数μｍ以下の微細構造で設計しなければならず、ワイドバンドギャップ半導体で構成された半導体装置にフィールドプレートを配置することは難しい。したがって、ワイドバンドギャップ半導体で構成された半導体装置では、動作時の耐圧変動を抑制することが困難であるという問題がある。

この発明は、上述した従来技術による問題点を解消するため、高耐圧を維持することができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型ワイドバンドギャップ半導体基板と、前記第１導電型ワイドバンドギャップ半導体基板の表面に堆積された、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と、前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、少なくとも、前記第１導電型ワイドバンドギャップ半導体堆積層上において金属−半導体接合を形成する１層構造の第１金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を囲み接合終端構造を構成する、前記第２の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域と、前記第３の第２導電型半導体領域を覆う層間絶縁膜と、前記第１金属膜上に設けられた１層構造の第２金属膜と、を備え、前記第１金属膜は、チタンからなり、前記層間絶縁膜上に、前記層間絶縁膜を介して前記第３の第２導電型半導体領域の一部を覆う位置まで延出されており、前記第２金属膜は、アルミニウムを主成分とする材料からなり、前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し、端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置しており、前記第２金属膜の厚さは、前記第１金属膜の厚さよりも厚いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１金属膜は、前記第１導電型ワイドバンドギャップ半導体堆積層とショットキー接合を形成することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型ワイドバンドギャップ半導体堆積層上に選択的に堆積された第２導電型ワイドバンドギャップ半導体堆積層をさらに備え、前記第１金属膜は、前記第２導電型ワイドバンドギャップ半導体堆積層とオーミック接合を形成することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記素子構造は、前記第１の第２導電型半導体領域を覆う、前記第１の第２導電型半導体領域よりも不純物濃度の低い前記第２導電型ワイドバンドギャップ半導体堆積層からなる第２導電型ベース領域と、前記第２導電型ベース領域の内部に選択的に設けられた第１導電型ソース領域と、前記第２導電型ベース領域を深さ方向に貫通し前記第１導電型ワイドバンドギャップ半導体堆積層に達する第１導電型ウェル領域と、前記第２導電型ベース領域の、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ベース領域および前記第１導電型ソース領域に接する前記第１金属膜からなるソース電極と、で構成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３の第２導電型半導体領域の周辺部を囲み、前記第３の第２導電型半導体領域と接合終端構造を構成する、前記第３の第２導電型半導体領域よりも不純物濃度の低い第４の第２導電型半導体領域をさらに備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜上に張り出した前記第１金属膜の端部は、前記第３の第２導電型半導体領域上で終端していることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２の第２導電型半導体領域の不純物濃度は、１．０×１０¹⁸ｃｍ^-3〜１．０×１０²⁰ｃｍ^-3であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３の第２導電型半導体領域の不純物濃度は、１．０×１０¹⁷ｃｍ^-3〜１．０×１０¹⁸ｃｍ^-3であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第４の第２導電型半導体領域の不純物濃度は、前記第３の第２導電型半導体領域の不純物濃度の０．４〜０．７倍であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、ワイドバンドギャップ半導体は、炭化珪素であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、ワイドバンドギャップ半導体は、窒化ガリウムであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１の第２導電型半導体領域は、接合障壁ショットキー構造を構成することを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型ワイドバンドギャップ半導体基板の表面に、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層を堆積する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、第１の第２導電型半導体領域を選択的に形成する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、前記第１の第２導電型半導体領域の周辺部を囲むように、第２の第２導電型半導体領域を選択的に形成する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、前記第２の第２導電型半導体領域の周辺部を囲み接合終端構造を構成する、前記第２の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域を選択的に形成する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層の表面に、前記第３の第２導電型半導体領域を覆う層間絶縁膜を選択的に形成する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層および前記層間絶縁膜の表面に、前記第１導電型ワイドバンドギャップ半導体堆積層または前記第１導電型ワイドバンドギャップ半導体堆積層上に堆積される半導体層と金属−半導体接合を形成する１層構造の第１金属膜を形成する工程と、前記第１金属膜を選択的に除去し、前記金属−半導体接合が形成された側から前記層間絶縁膜上に張り出すように、かつ、前記層間絶縁膜を介して前記第３の第２導電型半導体領域の一部を覆うように前記第１金属膜を残す工程と、前記第１金属膜を選択的に除去した後、チタンからなる前記第１金属膜の表面に、アルミニウムを主成分とし、かつ前記第１金属膜の厚さよりも厚い１層構造の第２金属膜を形成する工程と、前記第２金属膜を選択的に除去し、前記金属−半導体接合が形成された側から前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し、かつ端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置するように前記第２金属膜を残す工程と、を含むことを特徴とする。

上述した発明によれば、活性領域に設けた電極の層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させることができる。このため、半導体装置の動作時に耐圧構造部に生じる電界を分散させることができる。また、半導体装置の動作時に耐圧構造部に生じる電荷を外部へ放出させることができる。これにより、半導体装置の動作時に耐圧が変動することを抑制することができる。

上述した発明によれば、終端構造をＪＴＥ構造とすることにより、例えば数μｍ以下の微細構造で設計しなければならないＦＬＲ構造とする場合に比べて、活性領域の素子構造を形成するための一般的な方法によって、容易に、耐圧構造部の層間絶縁膜上に張り出させるようにフィールドプレートを配置することができる。このため、半導体材料としてワイドバンドギャップ半導体を用いて高耐圧半導体装置を作製する場合であっても、動作時に耐圧が変動しにくい高耐圧半導体装置を作製することができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、高耐圧を維持することができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、半導体装置の信頼性を向上させることができるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。 比較例の炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。 実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。 比較例の炭化珪素半導体装置の耐圧特性を示す特性図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、接合障壁ショットキー（ＪＢＳ：Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｈｏｔｔｋｙ）構造のダイオードを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（ワイドバンドギャップ半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積層）２が堆積されている。

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とを併せて炭化珪素半導体基体とする。ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ⁺型領域３，４およびｐ型領域５が選択的に設けられている。

ｐ⁺型領域３（第２の第２導電型半導体領域）は、活性領域１０１の周辺部に設けられ活性領域１０１を囲む耐圧構造部１０２に設けられている。耐圧構造部１０２は、耐圧を保持する領域である。また、ｐ⁺型領域３は、ダイオードの素子構造が形成された活性領域１０１側に設けられ、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成するショットキー電極９に接する。ショットキー電極９については後述する。

ｐ⁺型領域３は、ｐ型領域５よりも高い不純物濃度で例えばアルミニウム（Ａｌ）がドーピングされてなる。ｐ⁺型領域３の不純物濃度は、１．０×１０¹⁸ｃｍ^-3〜１．０×１０²⁰ｃｍ^-3であるのが好ましい。その理由は、本発明の効果が顕著にあらわれるからである。ｐ⁺型領域３は、ｎ型炭化珪素エピタキシャル層２とショットキー電極９との接合端部の電界集中を回避する機能を有する。

ｐ⁺型領域（第１の第２導電型半導体領域）４は、活性領域１０１に所定の間隔で複数設けられ、ＪＢＳ構造（素子構造）を構成する（二点差線で示す部分）。また、ｐ⁺型領域４は、ｐ⁺型領域３と離れて設けられる。ｐ⁺型領域４の不純物濃度は、ｐ⁺型領域３の不純物濃度と等しくてもよい。ｐ型領域（第３の第２導電型半導体領域）５は、ｐ⁺型領域３の周辺部に接し、当該ｐ⁺型領域３を囲むように設けられ、接合終端（ＪＴＥ）構造を構成する。すなわち、活性領域１０１側から耐圧構造部１０２へ向かって、ｐ⁺型領域３およびｐ型領域５の順で並列に配置されている。

ｐ型領域５の不純物濃度は、１．０×１０¹⁷ｃｍ^-3〜１．０×１０¹⁸ｃｍ^-3であるのが好ましい。その理由は、所望の耐圧を得やすくなるとともに、本発明の効果が顕著にあらわれるからである。ｐ型領域５は、活性領域１０１の周辺部においてさらに電界を分散させる機能を有する。ｐ⁺型領域４およびｐ型領域５は、それぞれ例えばアルミニウムがドーピングされてなる。

耐圧構造部１０２上には、ｐ⁺型領域３のｐ型領域５側およびｐ型領域５を覆うように層間絶縁膜６が設けられている。ｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、ｎ⁺型炭化珪素基板１とオーミック接合８を形成する裏面電極（オーミック電極）７が設けられている。裏面電極７は、カソード電極を構成する。ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側の表面（炭化珪素半導体基体のおもて面）には、アノード電極を構成するショットキー電極９が設けられている。ショットキー電極９は、活性領域１０１から耐圧構造部１０２の一部にわたって設けられている。

具体的には、ショットキー電極９は、活性領域１０１において露出するｎ型炭化珪素エピタキシャル層２の表面（炭化珪素半導体基体のおもて面）全面を覆い、活性領域１０１の周辺部においてｐ⁺型領域３に接する。また、ショットキー電極９は、活性領域１０１から耐圧構造部１０２へと延在して設けられ、層間絶縁膜６上に張り出している。そして、ショットキー電極９は、層間絶縁膜６上に、層間絶縁膜６を介してｐ⁺型領域３およびｐ型領域５の一部を覆う位置まで延出されている。すなわち、ショットキー電極９の最も耐圧構造部１０２側の端部は、ＪＴＥ構造用のｐ型領域５上で終端している。ショットキー電極９の層間絶縁膜６上に張り出した部分は、耐圧構造部１０２に生じた電荷を放出させるフィールドプレート（ＦＰ）として機能する。

ショットキー電極９は、次の材料でできているのがよい。その理由は、本発明の効果が顕著にあらわれるからである。ショットキー電極９は、例えば、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、アルミニウムまたはシリコンでできているのがよい。または、ショットキー電極９は、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、アルミニウムおよびシリコンのうちの２元素または３元素を含む複合膜でできているのがよい。特に、ショットキー電極９は、チタン（Ｔｉ）、アルミニウムまたはシリコンでできている、もしくは、チタン、アルミニウムおよびシリコンのうちの２元素または３元素を含む複合膜であるのが好ましい。さらに好ましくは、ショットキー電極９は、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成する部分が例えばチタン（Ｔｉ）でできているのがよい。

ショットキー電極９とｎ型炭化珪素エピタキシャル層２とのショットキー障壁高さは、実施の形態１にかかる炭化珪素半導体装置を高耐圧半導体装置として使用する場合には、例えば１ｅＶ以上であるのが好ましい。また、ショットキー電極９のショットキー障壁高さは、実施の形態１にかかる炭化珪素半導体装置を電源装置として使用する場合には、例えば０．５ｅＶ以上１ｅＶ未満であるのが好ましい。

ショットキー電極９上には、例えばアルミニウムでできた電極パッド１０が設けられている。電極パッド１０は、活性領域１０１から耐圧構造部１０２へと延在し、かつその最も耐圧構造部１０２側の端部はショットキー電極９上で終端している。ＪＴＥ構造上には、ショットキー電極９および電極パッド１０の最も耐圧構造部１０２側の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１１が設けられている。保護膜１１は、放電防止の機能を有する。

次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、例えば６００Ｖ以上の耐圧クラスのＪＢＳ構造の高耐圧ダイオードを作製する場合を例に説明する。図２〜４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、図２に示すように、例えば１×１０¹⁸ｃｍ^-3の不純物濃度で窒素がドーピングされた厚さ３００μｍのｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１の主面は、例えば（０００１）面であってもよい。

次に、ｎ⁺型炭化珪素基板１の（０００１）面上に、１．０×１０¹⁶ｃｍ^-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。次に、図３に示すように、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、終端構造用のｐ⁺型領域３およびＪＢＳ構造用のｐ⁺型領域４を選択的に形成する。ｐ⁺型領域３，４は、例えばアルミニウムを多段イオン注入し、深さ０．５μｍおよび３×１０¹⁹ｃｍ^-3の不純物濃度のボックスプロファイルで形成する。

ｐ⁺型領域３，４を形成するためのイオン注入は、加速エネルギーおよびドーピング濃度を例えば５段階に変化させて行ってもよい。この場合、例えば、第１注入〜第５注入の加速エネルギーおよびドーピング濃度は、それぞれ、３００ｋｅＶおよび５×１０¹⁴個／ｃｍ²、２００ｋｅＶおよび３×１０¹⁴個／ｃｍ²、１５０ｋｅＶおよび３×１０¹⁴個／ｃｍ²、１００ｋｅＶおよび２×１０¹⁴個／ｃｍ²、５０ｋｅＶおよび３×１０¹⁴個／ｃｍ²であってもよい。

次に、図４に示すように、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、ＪＴＥ構造用のｐ型領域５を選択的に形成する。このイオン注入では、例えばアルミニウムを３×１０¹⁷ｃｍ^-3のドーパント濃度で注入する。次に、アルゴン（Ａｒ）雰囲気中において１６５０℃の温度で２４０秒間の熱活性化処理を行い、ｎ型炭化珪素エピタキシャル層２に注入されたアルミニウムを活性化する。

次に、ｎ型炭化珪素エピタキシャル層２の表面（炭化珪素半導体基体のおもて面）全体に、層間絶縁膜６として例えば０．５μｍの厚さの酸化膜を形成する。次に、層間絶縁膜６をパターニングして選択的に除去し、活性領域１０１におけるｎ型炭化珪素エピタキシャル層２およびｐ⁺型領域３の活性領域１０１側を露出させる。これにより、ｐ⁺型領域３のｐ型領域５側およびｐ型領域５を覆うように層間絶縁膜６が形成される。次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極７として例えばニッケル（Ｎｉ）膜を５０ｎｍの厚さで成膜する。次に、アルゴン雰囲気中において１１００℃の温度で２分間の熱処理を行う。この熱処理により、ｎ⁺型炭化珪素基板１と裏面電極７とのオーミック接合８が形成される。

次に、炭化珪素半導体基体のおもて面側の全面に、活性領域１０１に露出するｎ型炭化珪素エピタキシャル層２に接するように、ショットキー電極９として例えばチタン膜を１００ｎｍの厚さで成膜する。次に、チタン膜の最も耐圧構造部１０２側の端部がｐ型領域５上で終端するように、耐圧構造部１０２上のチタン膜を選択的に除去する。次に、アルゴン雰囲気中において５００℃の温度で５分間の熱処理を行う。この熱処理により、ｎ型炭化珪素エピタキシャル層２とショットキー電極９とのショットキー接合が形成される。

次に、炭化珪素半導体基体のおもて面の全面に、ショットキー電極９を覆うように、電極パッド１０として例えばアルミニウム膜を５μｍの厚さで堆積する。次に、アルミニウム膜の最も耐圧構造部１０２側の端部が、耐圧構造部１０２上にあり、かつショットキー電極９上で終端するように、アルミニウム膜を選択的に除去する。その後、放電防止のためのポリイミドからなる保護膜１１を例えば８μｍの厚さで形成することにより、図１に示すＪＢＳ構造のダイオードが完成する。

以上、説明したように、実施の形態１によれば、活性領域に設けた電極を、ＪＴＥ構造を覆う層間絶縁膜上に張り出させた構成とすることにより、電極の層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させることができる。このため、電極の層間絶縁膜上に張り出させた部分によって半導体装置の動作時に耐圧構造部に生じる電界を分散させることができる。また、電極の層間絶縁膜上に張り出させた部分によって、半導体装置の動作時に耐圧構造部に生じる電荷を外部へ放出させることができる。これにより、半導体装置の動作時に耐圧が変動することを抑制することができる。したがって、半導体装置の信頼性を向上させることができる。

また、実施の形態１によれば、終端構造をＪＴＥ構造とすることにより、例えば数μｍ以下の微細構造で設計しなければならないＦＬＲ構造に比べて、活性領域の素子構造を形成するための一般的な方法によって、容易に、耐圧構造部の層間絶縁膜上に張り出させるようにフィールドプレートを形成することができる。このため、半導体材料としてワイドバンドギャップ半導体を用いて高耐圧半導体装置を作製する場合であっても、動作時に耐圧が変動しにくい高耐圧半導体装置を作製することができる。

（実施の形態２）
図５は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ダイオードの素子構造に代えて、ＭＯＳＦＥＴの素子構成を形成した点である。実施の形態２にかかる炭化珪素半導体装置については、縦型プレーナーゲート構造のＭＯＳＦＥＴを例に説明する。実施の形態２においては、ｎ⁺型炭化珪素基板１、ｎ型炭化珪素エピタキシャル層２および後述するｐベース層１３を併せて炭化珪素半導体基体とする。

図５に示すように、実施の形態２にかかる炭化珪素半導体装置は、ドレイン領域となるｎ⁺型炭化珪素基板１の主面上に、ｎ型炭化珪素エピタキシャル層２が堆積されている。ｎ⁺型炭化珪素基板１およびｎ型炭化珪素エピタキシャル層２は、実施の形態１のｎ⁺型炭化珪素基板およびｎ型炭化珪素エピタキシャル層と同様である。ｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、実施の形態１と同様に裏面電極７が設けられている。裏面電極７は、ドレイン電極を構成する。

活性領域１０１において、炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、活性領域１０１において、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ⁺型領域（第１の第２導電型半導体領域）１２が選択的に設けられている。ｐ⁺型領域１２は、例えばアルミニウムがドーピングされてなる。

隣り合うｐ⁺型領域１２、および当該隣り合うｐ⁺型領域１２に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層（以下、ｐベース層とする、前記第２導電型ワイドバンドギャップ半導体堆積層）１３が選択的に堆積されている。ｐベース層１３は、活性領域１０１にのみ堆積されている。ｐベース層１３の不純物濃度は、ｐ⁺型領域１２の不純物濃度よりも低い。ｐベース層１３は、例えばアルミニウムがドーピングされてなる。

ｐベース層１３のｐ⁺型領域１２上の部分には、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５が設けられている。ｎ⁺ソース領域１４は、ｐベース層１３のｐ⁺型領域１２側に対して反対側の表面からｐ⁺型領域１２に達しない深さで設けられている。また、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５は互いに接する。ｐ⁺コンタクト領域１５は、ｎ⁺ソース領域１４よりも耐圧構造部１０２側に配置されている。

また、ｐベース層１３の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐベース層１３を貫通しｎ型炭化珪素エピタキシャル層２に達するｎウェル領域１６が設けられている。ｎウェル領域１６は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐベース層１３の、ｎ⁺ソース領域１４とｎウェル領域１６とに挟まれた部分の表面には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１７を介して、ｎウェル領域１６の表面に設けられていてもよい。

層間絶縁膜２０は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極１８を覆うように設けられている。ソース電極１９は、層間絶縁膜２０に開口されたコンタクトホールを介して、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５に接する。ソース電極１９は、層間絶縁膜２０によって、ゲート電極１８と電気的に絶縁されている。

また、ソース電極１９は、活性領域１０１から耐圧構造部１０２へと延在し、耐圧構造部１０２の層間絶縁膜２０上に張り出している。そして、ソース電極１９は、層間絶縁膜２０を介して、後述するｐ^-型領域５ａの一部を覆う。すなわち、ソース電極１９の最も耐圧構造部１０２側の端部は、ＪＴＥ構造用のｐ^-型領域５ａ上で終端している。ソース電極１９の層間絶縁膜２０上に張り出した部分は、耐圧構造部１０２に生じた電荷を放出させるフィールドプレート（ＦＰ）として機能する。

ソース電極１９上には、電極パッド２１が設けられている。電極パッド２１は、活性領域１０１から耐圧構造部１０２へと延在し、かつその最も耐圧構造部１０２側の端部はソース電極１９上で終端している。耐圧構造部１０２上には、ソース電極１９および電極パッド２１の最も耐圧構造部１０２側の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜２２が設けられている。保護膜２２は、放電防止の機能を有する。

耐圧構造部１０２において、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側の表面層には、ｐ^-型領域（第３の第２導電型半導体領域）５ａおよびｐ^--型領域（第４の第２導電型半導体領域）５ｂが設けられている。ｐ^-型領域５ａおよびｐ^--型領域５ｂは、ダブルゾーンＪＴＥ構造を構成する。ＪＴＥ構造は、層間絶縁膜２０によって活性領域の素子構造と電気的に絶縁されている。ダブルゾーンＪＴＥ構造とは、不純物濃度の異なる２つのｐ型領域が接するように並列された構成のＪＴＥ構造である。

ｐ^-型領域５ａは、ｐ⁺型領域１２の周辺部に接し、当該ｐ⁺型領域１２を囲む。ｐ^--型領域５ｂは、ｐ^-型領域５ａの周辺部に接し、当該ｐ^-型領域５ａを囲む。すなわち、活性領域１０１側から耐圧構造部１０２側へ向かって、ｐ⁺型領域１２、ｐ^-型領域５ａおよびｐ^--型領域５ｂの順に並列に配置されている。ｐ^-型領域５ａの不純物濃度は、ｐベース層１３の不純物濃度よりも低い。ｐ^--型領域５ｂの不純物濃度は、ｐ^-型領域５ａの不純物濃度よりも低い。

好ましくは、ｐ^--型領域５ｂの不純物濃度は、ｐ^-型領域５ａの不純物濃度の０．４倍〜０．７倍であるのがよい。その理由は、本発明の効果が顕著にあらわれるからである。ｐ^-型領域５ａおよびｐ^--型領域５ｂは、それぞれ例えばアルミニウムがドーピングされてなる。図５では、活性領域１０１に１つのＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が並列に配置されていてもよい。

次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。まず、例えば２×１０¹⁹ｃｍ^-3程度の不純物濃度で窒素がドーピングされたｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の（０００−１）面上に、１．８×１０¹⁶ｃｍ^-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。

次に、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、ｐ⁺型領域１２を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ⁺型領域１２の不純物濃度が１．０×１０¹⁸ｃｍ^-3となるようにドーズ量を設定してもよい。ｐ⁺型領域１２の幅および深さは、それぞれ１３μｍおよび０．５μｍであってもよい。隣り合うｐ⁺型領域１２間の距離は、例えば２μｍであってもよい。

次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐベース層１３となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。このとき、例えば、ｐベース層１３の不純物濃度が２．０×１０¹⁶ｃｍ^-3となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。

次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎウェル領域１６を選択的に形成する。このイオン注入では、例えば、ドーパントを窒素とし、ｎウェル領域１６の不純物濃度が５．０×１０¹⁶ｃｍ^-3となるようにドーズ量を設定してもよい。ｎウェル領域１６の幅および深さは、それぞれ２．０μｍおよび１．５μｍであってもよい。

次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｐ⁺型領域１２上の部分の表面層に、ｎ⁺ソース領域１４を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｐ⁺型領域１２上の部分の表面層に、ｐ⁺コンタクト領域１５を選択的に形成する。次に、ｎ⁺ソース領域１４、ｐ⁺コンタクト領域１５およびｎウェル領域１６を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。

次に、エッチングによって、耐圧構造部１０２上のｐベース層１３を例えば０．７μｍの深さで除去し、ｎ型炭化珪素エピタキシャル層２を露出させる。次に、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したｎ型炭化珪素エピタキシャル層２の表面層に、ｐ^-型領域５ａを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は６．０×１０¹³ｃｍ^-2としてもよい。

次に、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したｎ型炭化珪素エピタキシャル層２の表面層に、ｐ^--型領域５ｂを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は１．０×１０¹³ｃｍ^-2としてもよい。次に、ｐ^-型領域５ａおよびｐ^--型領域５ｂを活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。

ｐ^-型領域５ａおよびｐ^--型領域５ｂを活性化させるための熱処理は、ｎ⁺ソース領域１４、ｐ⁺コンタクト領域１５およびｎウェル領域１６を活性化させるための熱処理と同時に行ってもよい。ｎ⁺ソース領域１４、ｐ⁺コンタクト領域１５、ｎウェル領域１６、ｐ^-型領域５ａおよびｐ^--型領域５ｂを形成する順序は種々変更可能である。

次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜１７を１００ｎｍの厚さで形成する。この熱酸化は、水素雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐベース層１３およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜１７で覆われる。

次に、ゲート絶縁膜１７上に、ゲート電極１８として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐベース層１３の、ｎ⁺ソース領域１４とｎウェル領域１６とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎウェル領域１６上に多結晶シリコン層を残してもよい。

次に、ゲート絶縁膜１７を覆うように、層間絶縁膜２０として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を１．０μｍの厚さで成膜する。次に、層間絶縁膜２０およびゲート絶縁膜１７をパターニングして選択的に除去してコンタクトホールを形成し、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５を露出させる。次に、層間絶縁膜２０を平坦化するための熱処理（リフロー）を行う。

次に、層間絶縁膜２０の表面に、ソース電極１９を成膜する。このとき、コンタクトホール内にもソース電極１９を埋め込み、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５とソース電極１９とを接触させる。次に、ソース電極１９の最も耐圧構造部１０２側の端部がｐ^-型領域５ａ上で終端するように、耐圧構造部１０２上のソース電極１９を選択的に除去する。

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極１９を覆うように、電極パッド２１を堆積する。電極パッド２１の層間絶縁膜２０上の部分の厚さは、例えば５μｍであってもよい。電極パッド２１は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、電極パッド２１の最も耐圧構造部１０２側の端部が、耐圧構造部１０２上にあり、かつソース電極１９上で終端するように、電極パッド２１を選択的に除去する。

次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極７として例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ⁺型炭化珪素基板１と裏面電極７とのオーミック接合８を形成する。次に、ニッケル膜の表面に、裏面電極７として例えばチタン、ニッケルおよび金（Ａｕ）をこの順に成膜する。そして、炭化珪素半導体基体のおもて面側に、ソース電極１９および電極パッド２１の最も耐圧構造部１０２側の各端部を覆うように保護膜２２を形成することにより、図５に示すＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態２によれば、ＭＯＳＦＥＴの素子構成を形成した場合においても実施の形態１と同様の効果を得ることができる。

（実施例）
次に、フィールドプレートの有無による炭化珪素半導体装置の耐圧特性について検証した。図６−１は、実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。図６−２は、比較例の炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。まず、実施の形態１にしたがい、ＪＢＳ構造のダイオードを作製した。具体的には、図６−１に示すように、耐圧構造部１０２の層間絶縁膜６上にショットキー電極９を張り出させて、ショットキー電極９の層間絶縁膜６上の部分をフィールドプレートとして機能させたダイオードを作成した（符号Ａで示す部分、以下、フィールドプレート有とする）。

比較として、図６−２に示すように、耐圧構造部１０２の層間絶縁膜６上にショットキー電極９が張り出させない構成のダイオードを作製した（符号Ｂで示す部分、以下、フィールドプレート無とする）。実施例および比較例は、ショットキー電極９以外の構成は同一とした。具体的には、層間絶縁膜６の厚さを０．５μｍとした。エピタキシャル層２の濃度を１×１０¹⁶ｃｍ^-3とし、厚さを１０μｍとした。ｐ型領域５の幅および深さをそれぞれ３０μｍおよび０．５μｍとした。そして、ｐ型領域５の不純物濃度を２×１０¹⁷ｃｍ^-3〜４×１０¹⁷ｃｍ^-3の範囲で変化させて、層間絶縁膜６上に−５×１０¹²ｃｍ^-2〜＋５×１０¹²ｃｍ^-2の電荷量で電荷を分布させたときの実施例および比較例のそれぞれの耐圧を算出した。そのシミュレーション結果を図７−１，７−２に示す。

図７−１は、実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。図７−２は、比較例の炭化珪素半導体装置の耐圧特性を示す特性図である。図７−１に示すように、フィールドプレート有の実施例は、耐圧の変動はほぼ見られないことが確認された。図７−１には、エピタキシャル層２の濃度を１．０×１０¹⁶ｃｍ^-3、厚さを１０μｍの条件におけるｐ型領域５の不純物濃度が２×１０¹⁷ｃｍ^-3〜４×１０¹⁷ｃｍ^-3の範囲におけるシミュレーション結果のみを示しているが、エピ濃度が低くなれば、ｐ型領域５の不純物濃度が１．０×１０¹⁷ｃｍ^-3以上２×１０¹⁷ｃｍ^-3未満の範囲で耐圧変動が生じなくなり、また、エピ濃度が高くなれば４×１０¹⁷ｃｍ^-3より大きく１．０×１０¹⁸ｃｍ^-3以下である場合において耐圧変動はほぼ生じない。一方、図７−２に示すように、フィールドプレート無の比較例は、層間絶縁膜６上の電荷量によっては耐圧が５００Ｖ以上低下することが確認された。したがって、活性領域に設けた電極を、ＪＴＥ構造を覆う層間絶縁膜上に張り出させた構成とすることにより、耐圧の変動を抑制することができ、かつ例えば１４００Ｖ以上の高耐圧を実現することができることが確認された。

以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にショットキーバリアダイオードを構成した場合を例に説明したが、これに限らず、基板主面の面方位や、基板を構成するワイドバンドギャップ半導体材料などを種々変更可能である。例えば、炭化珪素基板の主面を（０００−１）面とし当該（０００−１）面上にショットキーバリアダイオードを構成してもよいし、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体でできた半導体基板を用いてもよい。

また、本発明では、ＪＢＳ構造のダイオードや縦型ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、活性領域を囲む耐圧構造部を備えたさまざまな構成の半導体装置に適用することが可能である。したがって、活性領域の素子構造の構成は、素子構造を構成する各領域とワイドバンドギャップ半導体基体との接合が金属−半導体接合を備えた構成、または金属−半導体接合と絶縁体−半導体接合とを備えた構成であってもよい。金属−半導体接合のみを備えた素子構造は、例えばダイオードの素子構造である。金属−半導体接合と絶縁体−半導体接合とを備えた素子構造は、例えばＭＯＳＦＥＴの素子構造などである。

また、本発明では、炭化珪素半導体基体とショットキー接合を形成する金属としてチタンを例に説明したが、これに限らず、炭化珪素半導体基体とのショットキー接合を形成することができる材料でショットキー電極を形成してもよい。また、ＪＴＥ構造の構成例としてダブルゾーンＪＴＥ構造について説明しているが、さらに、不純物濃度の異なる３つ以上のｐ型領域が接するように並列された構成のマルチゾーンＪＴＥ構造としてもよい。また、耐圧構造部にＪＴＥ構造を形成した場合を例に説明したが、製造の難易度によらずＦＬＲ構造のように複数のｐ型領域が所定間隔で配置された構成の終端構造に本発明を適用してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ 活性領域の周辺部に設けられたｐ⁺型領域
４ ＪＢＳ構造用のｐ⁺型領域
５ ＪＴＥ構造用のｐ型領域
６ 層間絶縁膜
７ 裏面電極
８ オーミック接合
９ ショットキー電極
１０ 電極パッド
１１ 保護膜
１０１ 活性領域
１０２ 耐圧構造部

Claims (13)

1. 第１導電型ワイドバンドギャップ半導体基板と、
   前記第１導電型ワイドバンドギャップ半導体基板の表面に堆積された、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と、
   前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、
   少なくとも、前記第１導電型ワイドバンドギャップ半導体堆積層上において金属−半導体接合を形成する１層構造の第１金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、
   前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、
   前記第２の第２導電型半導体領域の周辺部を囲み接合終端構造を構成する、前記第２の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域と、
   前記第３の第２導電型半導体領域を覆う層間絶縁膜と、
   前記第１金属膜上に設けられた１層構造の第２金属膜と、
   を備え、
   前記第１金属膜は、チタンからなり、前記層間絶縁膜上に、前記層間絶縁膜を介して前記第３の第２導電型半導体領域の一部を覆う位置まで延出されており、
   前記第２金属膜は、アルミニウムを主成分とする材料からなり、前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し、端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置しており、
   前記第２金属膜の厚さは、前記第１金属膜の厚さよりも厚いことを特徴とする半導体装置。
2. 前記第１金属膜は、前記第１導電型ワイドバンドギャップ半導体堆積層とショットキー接合を形成することを特徴とする請求項１に記載の半導体装置。
3. 前記第１導電型ワイドバンドギャップ半導体堆積層上に選択的に堆積された第２導電型ワイドバンドギャップ半導体堆積層をさらに備え、
   前記第１金属膜は、前記第２導電型ワイドバンドギャップ半導体堆積層とオーミック接合を形成することを特徴とする請求項１に記載の半導体装置。
4. 前記素子構造は、
   前記第１の第２導電型半導体領域を覆う、前記第１の第２導電型半導体領域よりも不純物濃度の低い前記第２導電型ワイドバンドギャップ半導体堆積層からなる第２導電型ベース領域と、
   前記第２導電型ベース領域の内部に選択的に設けられた第１導電型ソース領域と、
   前記第２導電型ベース領域を深さ方向に貫通し前記第１導電型ワイドバンドギャップ半導体堆積層に達する第１導電型ウェル領域と、
   前記第２導電型ベース領域の、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、
   前記第２導電型ベース領域および前記第１導電型ソース領域に接する前記第１金属膜からなるソース電極と、
   で構成されていることを特徴とする請求項３に記載の半導体装置。
5. 前記第３の第２導電型半導体領域の周辺部を囲み、前記第３の第２導電型半導体領域と接合終端構造を構成する、前記第３の第２導電型半導体領域よりも不純物濃度の低い第４の第２導電型半導体領域をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記層間絶縁膜上に張り出した前記第１金属膜の端部は、前記第３の第２導電型半導体領域上で終端していることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記第２の第２導電型半導体領域の不純物濃度は、１．０×１０¹⁸ｃｍ^-3〜１．０×１０²⁰ｃｍ^-3であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記第３の第２導電型半導体領域の不純物濃度は、１．０×１０¹⁷ｃｍ^-3〜１．０×１０¹⁸ｃｍ^-3であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
9. 前記第４の第２導電型半導体領域の不純物濃度は、前記第３の第２導電型半導体領域の不純物濃度の０．４〜０．７倍であることを特徴とする請求項５に記載の半導体装置。
10. ワイドバンドギャップ半導体は、炭化珪素であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
11. ワイドバンドギャップ半導体は、窒化ガリウムであることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
12. 前記第１の第２導電型半導体領域は、接合障壁ショットキー構造を構成することを特徴とする請求項１、２、５〜１１のいずれか一つに記載の半導体装置。
13. 第１導電型ワイドバンドギャップ半導体基板の表面に、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層を堆積する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、第１の第２導電型半導体領域を選択的に形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、前記第１の第２導電型半導体領域の周辺部を囲むように、第２の第２導電型半導体領域を選択的に形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、前記第２の第２導電型半導体領域の周辺部を囲み接合終端構造を構成する、前記第２の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域を選択的に形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面に、前記第３の第２導電型半導体領域を覆う層間絶縁膜を選択的に形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層および前記層間絶縁膜の表面に、前記第１導電型ワイドバンドギャップ半導体堆積層または前記第１導電型ワイドバンドギャップ半導体堆積層上に堆積される半導体層と金属−半導体接合を形成する１層構造の第１金属膜を形成する工程と、
    前記第１金属膜を選択的に除去し、前記金属−半導体接合が形成された側から前記層間絶縁膜上に張り出すように、かつ、前記層間絶縁膜を介して前記第３の第２導電型半導体領域の一部を覆うように前記第１金属膜を残す工程と、
    前記第１金属膜を選択的に除去した後、チタンからなる前記第１金属膜の表面に、アルミニウムを主成分とし、かつ前記第１金属膜の厚さよりも厚い１層構造の第２金属膜を形成する工程と、
    前記第２金属膜を選択的に除去し、前記金属−半導体接合が形成された側から前記第１金属膜を介して前記層間絶縁膜を覆う位置まで延出し、かつ端部が前記第１金属膜上で前記第１金属膜の端部よりも内側に位置するように前記第２金属膜を残す工程と、
    を含むことを特徴とする半導体装置の製造方法。

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