JP2008227151A - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】外周部領域において、リサーフ層20を第1、第2リサーフ層20a、20bにて構成する。これにより、高温時は、不純物濃度の低い第2リサーフ層20bに空乏層が広がり、低温時には第2リサーフ層20bに加えて不純物濃度の高い第1リサーフ層20aにまで空乏層が広がることにより、−50℃から200℃において、1000V程度の高耐圧を維持することが可能となる。
【選択図】図1
Description
本発明の第1実施形態について説明する。本実施形態は、蓄積型のプレーナ型MOSFETを囲むように構成される外周部領域に対して本発明の一実施形態を適用したものである。図1に、プレーナ型MOSFETおよびその外周部領域を備えたSiC半導体装置の断面構成を示すと共に、図2〜図5に、図1に示すSiC半導体装置の製造工程を示し、これらを参照して、本実施形態のSiC半導体装置の構造および製造方法について説明する。
この場合、p型不純物活性化率はほぼ100%なので、p型ベース領域3および第1リ第1リサーフ層20aは活性化濃度が1×1018〜2×1019cm-3、低濃度p型層3aおよび第2リサーフ層20bは活性化濃度が5×1016〜2×1018cm3と考えてよい。
2)−50℃の場合
この場合、p型不純物活性化率はほぼ1%なので、p型ベース領域3および第1リサーフ層20aは活性化濃度が1×1016〜2×1017cm-3、低濃度p型層3aおよび第2リサーフ層20bは活性化濃度が5×1014〜2×1016cm3と考えてよい。
まず、n+型の基板1を用意したのち、基板1の主表面にn型ドリフト層2を不純物濃度が1×1016cm-3程度、厚さが10μmとなるようにエピタキシャル成長させる。
n型ドリフト層2の表面に、低濃度p型層3aおよび第2リサーフ層20bの形成予定領域が開口するマスク24を配置したのち、マスク24上からp型不純物(例えばアルミニウム)のイオン注入および活性化を行うことで、低濃度p型層3aおよび第2リサーフ層20bを同時に形成する。
マスク24を除去したのち、再びn型ドリフト層2の表面に、p型ベース領域3および第1リサーフ層20aの形成予定領域が開口するマスク25を配置したのち、マスク25上からp型不純物(例えばアルミニウム)のイオン注入および活性化を行うことで、p型ベース領域3および第1リサーフ層20aを同時に形成する。
p型ベース領域3の上に、例えば、濃度を1×1016cm-3程度、膜厚(深さ)を0.3μmとしたチャネルエピ層4をエピタキシャル成長させる。次いで、例えばLTO等のマスクを成膜したのち、フォトリソグラフィ工程を経て、ボディp型層5の形成予定領域においてマスクを開口させる。そして、マスク上からボロンをイオン注入する。また、マスクを除去した後、例えばLTO等のマスクを成膜し、基板表面を保護した後、基板1の裏面からリンをイオン注入する。さらに、マスクを除去後、例えばLTO等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、n+型ソース領域6、7の形成予定領域上においてマスクを開口させる。その後、n型不純物として例えばリンをイオン注入する。そして、マスクを除去したのち、例えば、1600℃、30分間の活性化熱処理することで、注入されたp型不純物およびn型不純物を活性化させる。これにより、ボディp型層5やn+型ソース領域6、7さらにはドレインコンタクト領域13が形成される。
ゲート酸化膜形成工程を行い、ゲート酸化膜8を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜8を形成している。
ゲート酸化膜8の表面にn型不純物をドーピングしたポリシリコン層を例えば600℃の温度下で440nm程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜8をパターニングする。これにより、ゲート電極9が形成される。
セル部および外周部領域に層間絶縁膜10を成膜する。例えば、プラズマCVDにより、420℃でBPSGを670nm程度成膜し、その後、例えば、930℃、20分間、ウェット雰囲気中でのリフロー処理を行うことで、層間絶縁膜10を形成する。
例えばフォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてパターニングすることで、層間絶縁膜10をパターニングし、ボディp型層5やn+型ソース領域6、7、同電位リング21に繋がるコンタクトホール11a、11cを形成すると共に、ゲート電極9に繋がるコンタクトホール11bを別断面に形成する。
本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対して第1、第2リサーフ層20a、20bの関係を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対して第1、第2リサーフ層20a、20bの関係を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
上記第1〜第3実施形態では、外周部領域の第2リサーフ層20bに加え、セル部においてp型ベース領域3の下部に低濃度p型層3aを形成する場合について説明したが、外周部領域に関して第2リサーフ層20bを形成するだけにしても良い。
Claims (12)
- 炭化珪素からなる第1導電型の基板(1)と、
前記基板(1)の上に形成され、前記基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)とを有し、
前記基板(1)および前記ドリフト層(2)におけるセル部に半導体素子(3〜14)が備えられていると共に、該セル部を囲むように構成される外周部領域において、前記ドリフト層(2)内における該ドリフト層(2)の表層部に形成された第2導電型のリサーフ層(20)が備えられてなる炭化珪素半導体装置であって、
前記リサーフ層(20)は、第1の不純物濃度とされた第1リサーフ層(20a)と、前記第1リサーフ層(20a)のうちの最も外周側と接し、かつ、該第1リサーフ層(20a)のうちの最も外周側からさらに前記セル部の外周側に延設され、前記第1の不純物濃度よりも低濃度とされた第2リサーフ層(20b)と、を備えていることを特徴とする炭化珪素半導体装置。 - 前記第2リサーフ層(20b)は、前記第1リサーフ層(20a)の下方全域に形成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記第1リサーフ層(20a)は、不純物濃度が1×1018〜2×1019cm-3とされ、
前記第2リサーフ層(20b)は、不純物濃度が5×1016〜2×1018cm3とされていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。 - 前記第1リサーフ層(20a)は、厚み0.4〜1.0μmとされ、
前記第2リサーフ層(20b)は、厚みが0.4〜1.4μmとされていることを特徴とする請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。 - 前記第1リサーフ層(20a)は、前記第2リサーフ層(20b)よりも厚く構成され、
前記第1リサーフ層(20a)は、不純物濃度が5×1017〜1×1019cm-3とされ、
前記第2リサーフ層(20b)は、不純物濃度が5×1016〜2×1018cm3とされていることを特徴とする請求項1に記載の炭化珪素半導体装置。 - 前記第1リサーフ層(20a)は、厚み0.8〜2.0μmとされ、
前記第2リサーフ層(20b)は、厚みが0.4〜1.4μmとされていることを特徴とする請求項5に記載の炭化珪素半導体装置。 - 前記半導体素子(3〜14)は、
前記ドリフト層(2)内における該ドリフト層(2)の表層部に形成された第2導電型の炭化珪素からなるベース領域(3)と、
前記ベース領域(3)内に形成され、かつ、前記ドリフト層(2)よりも高濃度の炭化珪素にて構成された第1導電型領域(6、7)と、
前記ベース領域(3)の表面上に形成され、前記ドリフト層(2)と前記第1導電型領域(6、7)との間を繋ぐように形成された炭化珪素からなる第1導電型のチャネル領域(4)と、
前記チャネル領域(4)の表面に備えたゲート絶縁膜(8)と、
前記ゲート絶縁膜(8)の上に形成されたゲート電極(9)と、
前記第1導電型領域(6、7)に電気的に接続された第1電極(12)と、
前記基板(1)の裏面側に形成された第2電極(14)とを備え、
前記ゲート電極(9)への印加電圧を制御することで前記チャネル領域(4)に形成されるチャネルを制御し、前記第1導電型領域(6、7)および前記ドリフト層(2)を介して、前記第1電極(12)および前記第2電極(14)の間に電流を流すMOSFETであり、
前記第1リサーフ層(20a)は、前記セル部における最も外周側に位置する前記MOSFETの前記ベース領域(3)から延設された構造とされていることを特徴とする請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。 - 前記半導体素子(3〜14)は、
前記ドリフト層(2)内における該ドリフト層(2)の表層部に形成された第2導電型の炭化珪素からなるベース領域(3)と、
前記ベース領域(3)内に形成され、かつ、前記ドリフト層(2)よりも高濃度の炭化珪素にて構成された第1導電型領域(6、7)と、
前記ベース領域(3)の表面部のうち、前記ドリフト層(2)と前記第1導電型領域(6、7)との間に位置する部分をチャネルとして、前記チャネルの表面に備えたゲート絶縁膜(8)と、
前記ゲート絶縁膜(8)の上に形成されたゲート電極(9)と、
前記第1導電型領域(6、7)に電気的に接続された第1電極(12)と、
前記基板(1)の裏面側に形成された第2電極(14)とを備え、
前記ゲート電極(9)への印加電圧を制御することで前記チャネルを制御し、前記第1導電型領域(6、7)および前記ドリフト層(2)を介して、前記第1電極(12)および前記第2電極(14)の間に電流を流すMOSFETであり、
前記第1リサーフ層(20a)は、前記セル部における最も外周側に位置する前記MOSFETの前記ベース領域(3)から延設された構造とされていることを特徴とする請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。 - 前記ベース領域(3)の下方には、該ベース領域(3)よりも低不純物濃度とされ、かつ、前記第2リサーフ層(20b)と同じ深さとされた第2導電型領域(3a)が備えられていることを特徴とする請求項7または8に記載の炭化珪素半導体装置。
- 前記ベース領域(3)と前記第1リサーフ層(20a)は、同じ深さとされていることを特徴とする請求項7ないし9のいずれか1つに記載の炭化珪素半導体装置。
- 請求項9に記載の炭化珪素半導体装置の製造方法であって、
前記ドリフト層(20)に対して第2導電型不純物をイオン注入することにより、前記第2リサーフ層(20b)と前記第2導電型領域(3a)とを同時に形成する工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。 - 請求項10に記載の炭化珪素半導体装置の製造方法であって、
前記ドリフト層(20)に対して第2導電型不純物をイオン注入することにより、前記第1リサーフ層(20a)と前記ベース領域(3)とを同時に形成する工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
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