JP2010034381A - ワイドバンドギャップ半導体装置 - Google Patents
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Abstract
【解決手段】電界緩和領域R3に備えたp型領域9bとn型領域8bとにより構成されるPN分離部により、セル領域R1とダイオード形成領域R2の間の素子分離を行う。これにより、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、JFETが形成されるセル領域R1とダイオード形成領域R2との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。
【選択図】図1
Description
図1は、本発明の第1実施形態にかかるSiC半導体装置の上面レイアウト図である。また、図2は、図1に示すSiC半導体装置のA−A断面図である。以下、図1および図2に基づいてSiC半導体装置の構成の説明を行う。
(数2) Ad=π(rj+xd)2−πrj2 … 数式2
このため、JFETの面積AjのJBSの面積Adに対する比率P(=Aj/Ad)は、次式のように表すことができる。そして、次式をxdの式に直すと、下記のようになる。
Aj=40〔A〕/31.6〔A/cm2〕=1.27〔cm2〕 …数式5
また、JFETの半径rjと面積Ajとの関係が数式1のように表されることから、JFETの半径rjは以下のように表される。
Ad=20〔A〕/31.6〔A/cm2〕=1.27〔cm2〕 …数式7
そして、JFETの面積AjのJBSの面積Adに対する比率P(=Aj/Ad)が上記した数式3として表されるため、比率P=Aj/Ad=1.27〔cm2〕/0.44〔cm2〕=2.88・・・≒3となる。これを数式4に対して代入することにより、下記のようにJBSの幅xdを求めることができ、xd=1.02〔mm〕となる。
本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してセル領域R1とダイオード形成領域R2のレイアウトを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してダイオード形成領域R2および外周領域R4の構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第3実施形態に対してp+型層3の構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、第3実施形態に対してダイオード形成領域R2にPNダイオードだけでなくショットキーダイオードも形成したものであり、その他に関しては第3実施形態と同様であるため、第3実施形態と異なる部分についてのみ説明する。
本発明の第6実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してダイオード形成領域R2および外周領域R4の構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第7実施形態について説明する。本実施形態のSiC半導体装置は、第6実施形態に対して外周領域R4の構造を変更したものであり、その他に関しては第6実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(1)上記各実施形態では、JFETをノーマリオフで作動させる形態として説明したが、ノーマリオンで作動させる形態とすることもできる。ただし、ノーマリオンで作動させる場合には、各JFETの第2ゲート領域9aや電界緩和領域R3のPN接合部により、複数のPN接合が順番に並んだ状態となる。このため、第1実施形態におけるSiC半導体装置の等価回路を示すと、図23のように表される。すなわち、複数の寄生PNPトランジスタが直列接続されたものと等価になる。このため、例えば第1ゲート領域3aに負電圧が印加された場合に寄生PNPトランジスタがオンしてしまい、リークが発生する可能性がある。
2 n-型ドリフト層
3 p+型層
3a 第1ゲート領域
4 n+型層
4a n+型ソース領域
5 半導体基板
7a、7b トレンチ
8a n-型チャネル層
8b n型領域
9a 第2ゲート領域
9b p型領域
11 ゲート電極
12 ソース電極
13 ドレイン電極
14 表面電極
16a、16b p-型リサーフ層
17 サージ引抜電極
20 トレンチ
R1 セル領域
R2 ダイオード形成領域
R3 電界緩和領域
R4 外周領域
Claims (13)
- 第1導電型のワイドバンドギャップ半導体からなる基板(1)と、前記基板(1)の上に該基板(1)よりも低濃度の第1導電型のワイドバンドギャップ半導体にて形成された第1半導体層(2)と、前記ドリフト層(2)の上に形成された第2導電型のワイドバンドギャップ半導体からなる第2半導体層(3)と、前記第2半導体層(3)の上に前記第1半導体層(2)よりも高濃度の第1導電型のワイドバンドギャップ半導体にて形成された第3半導体層(4)とを有してなる半導体基板(5)と、
前記半導体基板(5)におけるセル領域(R1)に備えられ、前記第3半導体層(4)および前記第2半導体層(3)を貫通して前記第1半導体層(2)に達する第1トレンチ(7a)と、前記第1トレンチ(7a)の側面に位置する前記第2半導体層(3)にて構成された第1ゲート領域(3a)と、前記第1トレンチ(7a)の側面に位置する前記第3半導体層(4)にて構成されたソース領域(4a)と、前記第1トレンチ(7a)の内壁に形成されたワイドバンドギャップ半導体からなる第1導電型のチャネル層(8a)と、前記第1トレンチ(7a)を埋め込むように前記チャネル層(8a)の表面に形成されたワイドバンドギャップ半導体からなる第2導電型の第2ゲート領域(9a)と、前記ソース領域(4a)と電気的に接続されたソース電極(12)と、前記基板(1)と電気的に接続されたドレイン電極(13)とを有するJFETと、
前記半導体基板(5)におけるダイオード形成領域(R2)に備えられ、前記ドレイン電極(13)をアノードとなる裏面電極とし、前記半導体基板(5)のうち前記裏面電極と反対側の面にカソードとなる表面電極(14)が形成されたダイオードと、
前記セル領域(R1)および前記ダイオード形成領域(R2)の周囲を囲むように配置された外周領域(R4)に備えられた外周耐圧構造部(18、19)と、
前記セル領域(R1)と前記ダイオード形成領域(R2)の間に配置された電界緩和領域(R3)において、前記半導体基板(5)における前記第3半導体層(4)が除去されていると共に、前記第2半導体層(3)を貫通して前記第1半導体層(2)に達し、かつ、前記セル領域(R1)と前記ダイオード形成領域(R2)の間を仕切るように配置された第2トレンチ(7b)と、前記第2トレンチ(7b)の内壁に形成されたワイドバンドギャップ半導体からなる第1導電型層(8b)および前記第2トレンチ(7b)を埋め込むように前記第1導電型層(8b)の表面に形成されたワイドバンドギャップ半導体からなる第2導電型層(9b)により構成されたPN接合部による素子分離構造と、を備えていることを特徴とするワイドバンドギャップ半導体装置。 - 第1導電型のワイドバンドギャップ半導体からなる基板(1)と、前記基板(1)の上に該基板(1)よりも低濃度の第1導電型のワイドバンドギャップ半導体にて形成された第1半導体層(2)と、前記ドリフト層(2)の上に形成された第2導電型のワイドバンドギャップ半導体からなる第2半導体層(3)と、前記第2半導体層(3)の上に前記第1半導体層(2)よりも高濃度の第1導電型のワイドバンドギャップ半導体にて形成された第3半導体層(4)とを有してなる半導体基板(5)と、
前記半導体基板(5)におけるセル領域(R1)に備えられ、前記第3半導体層(4)および前記第2半導体層(3)を貫通して前記第1半導体層(2)に達する第1トレンチ(7a)と、前記第1トレンチ(7a)の側面に位置する前記第2半導体層(3)にて構成された第1ゲート領域(3a)と、前記第1トレンチ(7a)の側面に位置する前記第3半導体層(4)にて構成されたソース領域(4a)と、前記第1トレンチ(7a)の内壁に形成されたワイドバンドギャップ半導体からなる第1導電型のチャネル層(8a)と、前記第1トレンチ(7a)を埋め込むように前記チャネル層(8a)の表面に形成されたワイドバンドギャップ半導体からなる第2導電型の第2ゲート領域(9a)と、前記ソース領域(4a)と電気的に接続されたソース電極(12)と、前記基板(1)と電気的に接続されたドレイン電極(13)とを有するJFETと、
前記半導体基板(5)におけるダイオード形成領域(R2)に備えられ、前記ドレイン電極(13)をアノードとなる裏面電極とし、前記半導体基板(5)のうち前記裏面電極と反対側の面にカソードとなる表面電極(14)が形成されたダイオードと、
前記セル領域(R1)および前記ダイオード形成領域(R2)の周囲を囲むように配置された外周領域(R4)に備えられた外周耐圧構造部(18、19)と、
前記セル領域(R1)と前記ダイオード形成領域(R2)の間に配置された電界緩和領域(R3)において、前記半導体基板(5)における前記第3半導体層(4)が除去されていると共に、前記第2半導体層(3)を貫通して前記第1半導体層(2)に達し、かつ、前記セル領域(R1)と前記ダイオード形成領域(R2)の間を仕切るように配置された第2トレンチ(7b)と、前記第2トレンチ(7b)内を埋め込むように形成されたワイドバンドギャップ半導体からなる第1導電型層(8b)を有し、該第1導電型層(8b)と前記第2トレンチ(7b)の側面の前記第2半導体層(3)とにより構成されたPN接合部による素子分離構造と、を備えていることを特徴とするワイドバンドギャップ半導体装置。 - 前記電界緩和領域(R3)では前記第3半導体層(4)が除去され、前記ダイオード形成領域(R2)では前記第3半導体層(4)および前記第2半導体層(3)が除去されることで、前記電界緩和領域(R3)と前記ダイオード形成領域(R2)との境界部が段差部とされ、前記境界部において前記第1半導体層(2)の表層部には前記第2半導体層(3)から前記ダイオードに向けて延設された第2導電型のリサーフ層(16a)が備えられ、前記電界緩和領域(R3)における前記第2トレンチ(7b)よりも前記ダイオード側において前記第2半導体層(3)と電気的に接続されたサージ引抜電極(17)が備えられていることを特徴とする請求項1または2に記載のワイドバンドギャップ半導体装置。
- 前記第2トレンチ(7b)は複数個備えられていることを特徴とする請求項1ないし3のいずれか1つに記載のワイドバンドギャップ半導体装置。
- 前記セル領域(R1)が前記半導体基板(5)の中央位置に配置されていると共に、該セル領域(R1)の周囲を囲むように前記ダイオード形成領域(R2)が配置され、前記セル領域(R1)と前記ダイオード形成領域(R2)の間において前記セル領域(R1)の周囲を囲むように前記電界緩和領域(R3)が配置されていることを特徴とする請求項1ないし4のいずれか1つに記載のワイドバンドギャップ半導体装置。
- 前記ダイオード形成領域(R2)が前記半導体基板(5)の中央位置に配置されていると共に、該ダイオード形成領域(R2)の周囲を囲むように前記セル領域(R1)が配置され、さらに該セル領域(R1)を囲むように前記外周領域(R4)が配置されており、
前記電界緩和領域(R3)が前記ダイオード形成領域(R2)と前記セル領域(R1)の間において前記ダイオード形成領域(R2)の周囲を囲むように配置されていると共に、前記セル領域(R1)と前記外周領域(R4)の間において前記セル領域(R1)の周囲を囲むように配置されていることを特徴とする請求項1ないし4のいずれか1つに記載のワイドバンドギャップ半導体装置。 - 前記ダイオード形成領域(R2)において、前記半導体基板(5)における前記第3半導体層(4)が除去されていると共に、前記表面電極(14)が前記第2半導体層(3)とオーミック接触され、前記ダイオードが前記第2半導体層(3)と前記第1半導体層(2)とによるPN接合にて形成されるPNダイオードにより構成されていることを特徴とする請求項1ないし6のいずれか1つに記載のワイドバンドギャップ半導体装置。
- 前記ダイオード形成領域(R2)において、前記半導体基板(5)における前記第3半導体層(4)が除去されていると共に、前記表面電極(14)が前記第2半導体層(3)とオーミック接触されることで、前記第2半導体層(3)と前記第1半導体層(2)とによるPN接合にて形成されるPNダイオードが構成され、かつ、前記PNダイオードよりも前記外周領域(R4)側において前記第2半導体層(3)が除去されていると共に、前記表面電極(14)が前記第1半導体層(2)とショットキー接触されることで、ショットキーダイオードが構成され、前記ダイオード形成領域(R2)に備えられる前記ダイオードが前記PNダイオードと前記ショットキーダイオードにて構成されていることを特徴とする請求項1ないし6のいずれか1つに記載のワイドバンドギャップ半導体装置。
- 前記PNダイオードと前記ショットキーダイオードの間において、前記第1半導体層(2)の表層部には、前記第2半導体層(3)の端部の下方からさらに外周側に延設されるように形成された第2導電型のリサーフ層(16a)が備えられていることを特徴とする請求項8に記載のワイドバンドギャップ半導体装置。
- 前記ダイオード形成領域(R2)において、前記半導体基板(5)における前記第3半導体層(4)が除去されていると共に、前記第2半導体層(3)を貫通して前記第1半導体層(2)に達した複数の第3トレンチ(20)が配置され、該第3トレンチ(20)が第1導電型層(8)にて埋め込まれていることにより前記第2半導体層(3)が複数に分断されることで、前記ダイオードがジャンクションバリアショットキーダイオードにて構成されていることを特徴とする請求項1ないし6のいずれか1つに記載のワイドバンドギャップ半導体装置。
- 前記外周領域(R4)において、前記半導体基板(5)における前記第3半導体層(4)が除去されていると共に、前記第2半導体層(3)を貫通して前記第1半導体層(2)に達した複数の第3トレンチ(20)が配置され、該第3トレンチ(20)が第1導電型層(8)にて埋め込まれていることにより前記第2半導体層(3)が複数に分断されることで、ガードリングが構成されていることを特徴とする請求項10に記載のワイドバンドギャップ半導体装置。
- 前記第2半導体層(3)は、二層構造とされており、上層部(3c)の方が下層部(3b)よりも高濃度とされていることを特徴とする請求項1ないし10のいずれか1つに記載のワイドバンドギャップ半導体装置。
- 前記セル領域(R1)における前記JFETの面積(Aj)と前記ダイオード形成領域(R2)における前記ダイオード(Ad)の面積は、前記JFETをオンさせたときにソース電極(12)と前記ドレイン(13)の間に流れる電流と前記JFETをオフさせたときに前記ダイオードの前記表面電極(14)と前記ドレイン電極(13)との間に流れる電流とが等しくなるように設定されていることを特徴とする請求項1ないし9のいずれか1つに記載のワイドバンドギャップ半導体装置。
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