WO2019022205A1 - 半導体装置 - Google Patents

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Abstract

第１導電型のドリフト層（１３）と、ドリフト層（１３）上に配置された第１導電型のチャネル層（１４）と、チャネル層（１４）の表層部に形成された第１導電型のソース層（１５）と、チャネル層（１５）に形成された第２導電型のゲート層（１６）と、チャネル層（１５）に形成された第２導電型のボディ層（１７）と、ドリフト層（１３）を挟んでソース層（１５）と反対側に配置されるドレイン層（１１）と、ゲート層（１６）と電気的に接続されるゲート配線（１９）と、ソース層（１５）およびボディ層（１７）と電気的に接続される第１電極（２１）と、ドレイン層（１１）と電気的に接続される第２電極（２２）とを備える。そして、ボディ層（１７）の底部側では、ゲート層（１６）の底部側より電界強度が高くなるようにする。

Description

半導体装置 関連出願への相互参照
　本出願は、２０１７年７月２６日に出願された日本特許出願番号２０１７－１４４７２６号と、２０１８年６月２０日に出願された日本特許出願番号２０１８－１１７３１６号とに基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、接合型ＦＥＴ（Field Effect Transistor：以下では、ＪＦＥＴともいう）が形成された半導体装置に関する。
　従来より、ＪＦＥＴが形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このような半導体装置は、Ｎ＋型のドレイン層、Ｎ－型のドリフト層、Ｎ型のチャネル層が順に積層された半導体基板を有している。そして、チャネル層の表層部には、Ｎ＋型のソース層が形成されている。また、チャネル層には、ソース層を貫通するように、Ｐ＋型のゲート層と、Ｐ＋型のボディ層とが離間して形成されている。なお、ゲート層およびボディ層は、同じ幅とされていると共に同じ深さとされており、さらに同じ不純物濃度とされている。つまり、ゲート層およびボディ層は、同じ構造とされている。
　また、半導体基板におけるチャネル層側の一面上には、ゲート層と電気的に接続されるゲート配線が形成されていると共に、ソース層およびボディ層と電気的に接続される上部電極が形成されている。なお、上部電極は、半導体基板の一面の大部分に形成されており、ゲート配線より十分に大きくされている。半導体基板における一面と反対側の他面側には、ドレイン層と電気的に接続される下部電極が形成されている。
　このような半導体装置では、半導体装置にサージ電流が発生した際、当該サージ電流はゲート層およびボディ層を介して排出される。このため、ボディ層が形成されていない場合と比較して、ゲート層を介してゲート配線を流れるサージ電流を低減できる。
米国特許出願公開第２０１４／２３１８８３号明細書
　しかしながら、上記半導体装置では、ゲート層とボディ層とが同じ構成とされている。このため、サージ電流が発生した際、当該サージ電流は、ゲート層およびボディ層にほぼ均等に流れる。この場合、ゲート層と接続されるゲート配線は、細い（すなわち、小さい）ため、サージ電流が流れることによって溶断してしまう可能性がある。つまり、上記半導体装置は、サージ電流によって破壊されてしまう可能性がある。
　本開示は、半導体装置が破壊されることを抑制できる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、ＪＦＥＴが形成された半導体装置では、第１導電型のドリフト層と、ドリフト層上に配置された第１導電型のチャネル層と、チャネル層の表層部に形成され、チャネル層よりも高不純物濃度とされた第１導電型のソース層と、チャネル層にソース層よりも深くまで形成された第２導電型のゲート層と、チャネル層にソース層よりも深くまで形成された第２導電型のボディ層と、ドリフト層を挟んでソース層と反対側に配置されるドレイン層と、ゲート層と電気的に接続されるゲート配線と、ソース層およびボディ層と電気的に接続される第１電極と、ドレイン層と電気的に接続される第２電極と、を備えている。
　そして、本開示の１つの観点によれば、ボディ層の底部側では、ゲート層の底部側よりも電界強度が高くなるようにしている。
　本開示の別の観点によれば、ボディ層は、ゲート層と不純物濃度が等しくされていると共に同じ幅とされており、ゲート層よりも深くまで形成されている。
　本開示の別の観点によれば、ボディ層は、ゲート層と不純物濃度が等しくされていると共に同じ幅とされ、かつ深さが等しくされており、さらに底部が先細り形状とされている。
　本開示の別の観点によれば、ボディ層は、ゲート層と不純物濃度が等しくされていると共に同じ幅とされ、かつ深さが等しくされており、さらに底面がゲート層の底面が繋がる第１導電型の不純物領域より高不純物濃度とされた第１導電型の不純物領域と繋がっている。
　本開示の別の観点によれば、ボディ層は、ゲート層と不純物濃度が等しくされていると共に深さが等しくされており、ゲート層よりも幅が狭くされている。
　これらの半導体装置では、ボディ層の底部側では、ゲート層の底部側より電界強度が高くなる。このため、サージが発生した際、ボディ層の底部側でブレークダウンが発生し易くなり、サージ電流は、ボディ層へと流れ込み易くなる。したがって、ゲート層を介してゲート配線にサージ電流が流れ込み難くなり、ゲート配線が溶断することで半導体装置が破壊されることを抑制できる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の平面図である。 第１実施形態における半導体装置を示す断面図であり、セル領域を示す断面図である。 図２とは別の半導体装置の断面図であり、セル領域、外周領域、中間領域を示す断面図である。 図２および図３とは別の半導体装置の断面図であり、セル領域、外周領域、中間領域を示す断面図である。 図１中の領域Vの拡大図であり、ゲート層、ボディ層、およびガードリングの配置構成を示す平面模式図である。 サージ電流が流れる経路を示す模式図である。 チャネル長さと飽和電流との関係に関するシミュレーション結果を示す図である。 相対突出量と相対電圧差との関係に関するシミュレーション結果を示す図である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 第３実施形態の変形例における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。 第５実施形態における半導体装置の断面図である。 第６実施形態における半導体装置の断面図である。 図１４中のゲート層、ボディ層、およびシールド層の斜視図である。 図１４に示す半導体装置の製造工程を示す図である。 図１６Ａに続く半導体装置の製造工程を示す図である。 図１６Ｂに続く半導体装置の製造工程を示す図である。 図１６Ｃに続く半導体装置の製造工程を示す図である。 図１６Ｄに続く半導体装置の製造工程を示す図である。 図１６Ｅに続く半導体装置の製造工程を示す図である。 図１６Ｆに続く半導体装置の製造工程を示す図である。 図１４に示す半導体装置の各容量を示す図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。本実施形態の半導体装置は、図１に示されるように、セル領域１と、当該セル領域１を囲む外周領域２と、セル領域１と外周領域２との間の領域である中間領域３を有している。
　また、半導体装置は、図２～図４に示されるように、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣともいう）基板で構成されるドレイン層１１を有する半導体基板１０を備えている。そして、ドレイン層１１上には、ドレイン層１１よりも低不純物濃度とされたＮ＋型のバッファ層１２が配置され、バッファ層１２上には、バッファ層１２よりも低不純物濃度とされたＮ－型のドリフト層１３が配置されている。なお、バッファ層１２は、半導体装置におけるスイッチング時の電圧振動を抑制するために備えられているが、備えられていなくてもよい。また、バッファ層１２およびドリフト層１３は、例えば、ドレイン層１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。
　そして、セル領域１では、半導体基板１０の一面１０ａ側に、チャネル層１４、ソース層１５、ゲート層１６、およびボディ層１７が形成されている。具体的には、セル領域１では、ドリフト層１３上に、ドリフト層１３と同じ不純物濃度とされたＮ－型のチャネル層１４が配置され、チャネル層１４の表層部にチャネル層１４よりも高不純物濃度とされたＮ＋型のソース層１５が形成されている。なお、チャネル層１４は、例えば、ＳｉＣのエピタキシャル膜を成長させることで構成され、ソース層１５は、例えば、Ｎ型の不純物がイオン注入されて熱処理されることで構成される。
　さらに、ソース層１５を貫通するように、チャネル層１４よりも高不純物濃度とされたＰ＋型のゲート層１６およびＰ＋型のボディ層１７が形成されている。これらゲート層１６およびボディ層１７は、例えば、ソース層１５を貫通するようにトレンチが形成され、当該トレンチ内が埋め込まれるようにＳｉＣのエピタキシャル膜を成長させることで構成される。
　本実施形態では、ゲート層１６およびボディ層１７は、半導体基板１０の面方向における一方向に延設されており、当該面方向であって延設方向と直交する方向に交互に配置されている。つまり、図２中では、ゲート層１６およびボディ層１７は、紙面垂直方向に延設されている。また、ゲート層１６よびボディ層１７は、紙面左右方向に交互に配置されている。
　ゲート層１６およびボディ層１７は、本実施形態では、不純物濃度が互いに等しくされていると共に、配列方向に沿った幅が互いに等しくされている。しかしながら、ボディ層１７は、ゲート層１６よりも深い位置まで形成されている。つまり、ボディ層１７は、ゲート層１６よりもドレイン層１１側に突出した構成とされている。
　また、本実施形態では、図３～図５に示されるように、ゲート層１６は中間領域３まで延設されている。そして、ゲート層１６は、中間領域３に位置する延設方向の両端部が引き回されることで環状構造とされており、環状構造とされたものが互いに接続されている。このため、図２中のボディ層１７は、環状構造とされたゲート層１６の内縁側の領域に配置されているともいえる。
　なお、本実施形態では、図３および図４に示されるように、ボディ層１７は、中間領域３にも形成されており、後述するように、外周領域２に形成された複数のガードリング３２のうちの１つと接続されている。また、図２は、図５中のII－II線に沿った断面図であり、図３は、図５中のIII－III線に沿った断面図であり、図４は、図５中のIV－IV線に沿った断面図である。
　そして、図１、図３および図４に示されるように、半導体基板１０上には、中間領域３に、ゲートパッド１８と、当該ゲートパッド１８とゲート層１６とを電気的に接続するゲート配線１９が形成されている。なお、半導体装置内には、特に図示しないが、温度センスや電流センス等も形成されている。そして、中間領域３には、これらの各種センスと電気的に接続されるパッドおよび図示しない配線も形成されている。
　また、図２～図４に示されるように、半導体基板１０の一面１０ａ上には、ゲート配線１９を覆うように層間絶縁膜２０が形成されている。そして、セル領域１および中間領域３では、層間絶縁膜２０には、ソース層１５およびボディ層１７を露出させるコンタクトホール２０ａが形成されている。層間絶縁膜２０上には、コンタクトホール２０ａを通じてソース層１５およびボディ層１７と電気的に接続される上部電極２１が形成されている。
　なお、本実施形態では、上部電極２１が第１電極に相当している。また、上部電極２１は、セル領域１の全面および中間領域３の一部に形成されている。つまり、上部電極２１は、いわゆるベタ状に形成されている。このため、上部電極２１は、ゲート配線１９と比較して、断面積が十分に大きくされているといえる。言い換えると、上部電極２１は、ゲート配線１９より電流容量が十分に大きくされているといえる。
　また、半導体基板１０の他面１０ｂ側には、ドレイン層１１と電気的に接続される下部電極２２が形成されている。なお、本実施形態では、下部電極２２が第２電極に相当している。
　外周領域２は、図３および図４に示されるように、セル領域１および中間領域３のチャネル層１４に相当する部分を除去する凹部３１が形成されることでメサ構造とされている。そして、外周領域２には、セル領域１を囲む多重リング構造とされた複数のガードリング３２が形成されている。なお、本実施形態では、複数のガードリング３２のうちの最もセル領域１側の１つは、中間領域３に形成されたボディ層１７と電気的に接続されているが、電気的に接続されていなくてもよい。また、セル領域１に形成された層間絶縁膜２０は、外周領域２にも形成されている。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ－型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１、バッファ層１２、ドリフト層１３、チャネル層１４、ソース層１５、ゲート層１６、およびボディ層１７を含んで半導体基板１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１は、ＳｉＣ基板で構成されており、バッファ層１２、ドリフト層１３、チャネル層１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の半導体装置は、ＳｉＣ半導体装置であるともいえる。
　このような半導体装置は、ゲート層１６に所定のゲート電圧が印加されていない場合には、ゲート層１６から延びる空乏層によってチャネル層１４がピンチオフされている。そして、この状態からゲート層１６に対してゲート電圧が印加されると、ゲート層１６から延びる空乏層が縮小される。これにより、チャネル層１４内にチャネル領域が形成され、チャネル領域を介して電流が流れる。
　また、本実施形態では、ボディ層１７は、ゲート層１６よりも深くまで形成されている。つまり、ボディ層１７は、半導体基板１０の一面１０ａから底面までの長さが、半導体基板１０の一面１０ａからゲート層１６の底面までの長さより長くされている。すなわち、ボディ層１７は、ゲート層１６よりもドレイン層１１側に突出した状態となっている。このため、電界強度は、ゲート層１６の底部側よりもボディ層１７の底部側の方が高くなり易い。したがって、サージが発生した際、図６に示されるように、ボディ層１７の底部側の領域でブレークダウンが発生し易くなり、サージ電流はボディ層１７へと流れ込み易くなる。つまり、ゲート層１６にサージ電流が流れ込み難くなり、ゲート配線１９を流れるサージ電流を低減できる。このため、ゲート配線１９が溶断することで半導体装置が破壊されることを抑制できる。
　なお、サージ電流は、ボディ層１７へと流れ込んだ後に上部電極２１へと流れ込む。しかしながら、上部電極２１は、ベタ状に形成されており、ゲート配線１９に比べて十分に大きくされている。このため、上部電極２１にサージ電流が多く流れ込んだとしても当該上部電極２１が溶断してしまう可能性は低く、半導体装置は破壊され難い。
　ここで、上記のようなＪＦＥＴを備える半導体装置は、ゲート層１６の深さによって飽和電流が変化する。より詳しくは、チャネル長さＬｃｈによって飽和電流が変化する。そして、サージ電流は、飽和電流が大きくなるほど大きくなる。
　なお、ここでのチャネル長さＬｃｈとは、図２に示されるように、ソース層１５とゲート層１６の底面との間の長さのことである。言い換えると、チャネル長さＬｃｈとは、ゲート層１６の側面と接するチャネル層１４の長さのことである。このため、本発明者らは、チャネル長さＬｃｈと飽和電流との関係について検討を行い、以下の結果を得た。
　すなわち、図７に示されるように、飽和電流は、チャネル長さＬｃｈに依存し、チャネル長さＬｃｈが長くなるほど小さくなる。具体的には、飽和電流は、チャネル長さＬｃｈが１μｍに達するまでは、チャネル長さＬｃｈが大きくなるにつれて急峻に小さくなる。これに対し、飽和電流は、チャネル長さＬｃｈが１μｍ以上の場合には、チャネル長さＬｃｈが大きくなってもあまり小さくならない。このため、本実施形態では、チャネル長さＬｃｈを１μｍ以上とし、飽和電流が十分に小さくなるようにしている。これにより、本実施形態では、サージ電流の大きさ自体を十分に低減することもできる。
　また、本実施形態の半導体装置は、ボディ層１７を備えているため、ボディ層１７を備えていない場合の半導体装置に対して耐圧が変化する。このため、本発明者らは、ゲート層１６およびボディ層１７の深さと耐圧との関係についても検討を行い、以下の結果を得た。なお、ここでは、図２に示されるように、ゲート層１６の深さをＹｇ、ボディ層１７の深さをＹｂとする。また、ボディ層１７におけるゲート層１６より深い部分の長さ（すなわち、突出長さ）がＹｂ－Ｙｇとなるため、ゲート層１６の深さに対するボディ層１７の突出長さで示される相対突出量をｄｙ＝（Ｙｂ－Ｙｇ）／Ｙｇとする。そして、飽和電流となる際に要求される規定電圧（すなわち、耐圧）をＡ（例えば、１２００Ｖ）とし、相対突出量を変化させて飽和電流となる際の電圧をＢＶとし、相対電圧差をｄＢＶ＝（ＢＶ－Ａ）／Ａとする。なお、相対電圧差が正の値である場合、耐圧が高くなったことを示し、相対電圧差が負の値である場合、耐圧が低くなったことを示している。
　図８に示されるように、相対電圧差は、相対突出量が０．１～０．７３の際に正の値となる。このため、本実施形態では、相対突出量が０．１～０．７３の値となるように、ゲート層１６およびボディ層１７の深さが設定されている。これにより、耐圧が低下することを抑制しつつ、ボディ層１７へとサージ電流が流れ易い構造とできる。
　以上説明したように、本実施形態では、ボディ層１７は、ゲート層１６よりも深くまで形成されている。このため、サージ電流は、ボディ層１７へと流れ込み易くなり、ゲート層１６に流れ込み難くなる。したがって、ゲート配線１９が溶断することで半導体装置が破壊されることを抑制できる。
　また、本実施形態では、チャネル長さＬｃｈは、１μｍ以上とされている。これにより、飽和電流を小さくでき、サージ電流の大きさ自体の低減を図ることができる。
　さらに、ボディ層１７は、相対突出量が０．１～０．７３とされている。このため、耐圧が低下することも抑制できる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対してボディ層１７の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図９に示されるように、ボディ層１７は、ゲート層１６と同じ深さとされている。しかしながら、ボディ層１７は、底部が先細り形状とされている。具体的には、本実施形態では、ボディ層１７は、底部が凸形状とされている。つまり、ボディ層１７は、底部が鋭角を有する尖った形状とされている。
　このように、ボディ層１７を先細り形状とすることにより、ボディ層１７の底部側での電界強度が高くなり易くなり、上記第１実施形態と同様の効果を得ることができる。なお、ここでは、ボディ層１７は、底部が尖った形状とされている例を説明したが、底部が先細り形状とされていれば、先端部は丸められていてもよい。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１実施形態に対して、チャネル層１４の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図１０に示されるように、ボディ層１７は、ゲート層１６と同じ深さとされている。そして、ゲート層１６の下部には、チャネル層１４が配置されていない。つまり、ゲート層１６の底面は、ドリフト層１３と繋がる状態とされている。
　また、本実施形態では、チャネル層１４は、ドリフト層１３よりも高不純物濃度とされている。つまり、本実施形態では、チャネル層１４はドリフト層１３より高不純物濃度とされているため、ボディ層１７の底面は、ゲート層１６の底面より高不純物濃度である不純物領域とＰＮ接合された状態となっている。
　これによれば、チャネル層１４はドリフト層１３よりも高不純物濃度されているため、ボディ層１７とチャネル層１４との間に構成される空乏層は、ゲート層１６とドリフト層１３との間に構成される空乏層よりドレイン層１１側に延び難くなっている。言い換えると、ゲート層１６とドリフト層１３との間に構成される空乏層は、ボディ層１７とチャネル層１４との間に構成される空乏層よりドレイン層１１側に延び易くなっている。このため、相対的にボディ層１７の底部側の電界強度が高くなり易くなり、上記第１実施形態と同様の効果を得ることができる。
　（第３実施形態の変形例）
　第３実施形態の変形例について説明する。図１１に示されるように、ボディ層１７よりドリフト層１３側のチャネル層１４は、ボディ層１７の底面のみと繋がるように形成されていてもよい。つまり、ゲート層１６とボディ層１７との間に位置するチャネル層１４は、これらゲート層１６およびボディ層１７の深さと等しくされていてもよい。このような構成としても、上記第３実施形態と同様の効果を得ることができる。
　（第４実施形態）
　第４実施形態について説明する。本実施形態は、第１実施形態に対してボディ層１７の底面と繋がるようにＮ型のチャネル層を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図１２に示されるように、ボディ層１７は、ゲート層１６と同じ深さとされている。そして、チャネル層１４には、ボディ層１７の底面と繋がるように、当該チャネル層１４よりも高不純物濃度とされたＮ＋型のチャネル層２３が形成されている。つまり、本実施形態では、Ｎ＋型のチャネル層２３はチャネル層１４より高不純物濃度とされているため、Ｐ型のボディ層１７の底面は、ゲート層１６の底面より高不純物濃度である不純物領域とＰＮ接合された状態となっている。
　これによれば、Ｎ型のチャネル層２３はチャネル層１４よりも高不純物濃度とされている。このため、Ｐ型のボディ層１７とＮ型のチャネル層２３との間に構成される空乏層は、ゲート層１６とチャネル層１４との間に構成される空乏層よりドレイン層１１側に延び難くなっている。言い換えると、ゲート層１６とチャネル層１４との間に構成される空乏層は、ボディ層１７とチャネル層２３との間に構成される空乏層よりドレイン層１１側に延び易くなっている。このため、相対的にボディ層１７の底部側の電界強度が高くなり易くなり、上記第１実施形態と同様の効果を得ることができる。
　（第５実施形態）
　第５実施形態について説明する。本実施形態は、第１実施形態に対してボディ層１７の幅を狭くしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図１３に示されるように、ボディ層１７は、ゲート層１６と同じ深さとされているが、幅がゲート層１６より狭くされている。このような半導体装置としても、ボディ層１７の幅がゲート層１６の幅より狭くされていることにより、ボディ層１７の底部側の電界強度が高くなり易くなり、上記第１実施形態と同様の効果を得ることができる。
　（第６実施形態）
　第６実施形態について説明する。本実施形態は、第１実施形態に対してシールド層を追加したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図１４および図１５に示されるように、チャネル層１４には、ゲート層１６の下方に、ボディ層１７と同等の不純物濃度とされたＰ＋型のシールド層２４が形成されている。
　具体的には、シールド層２４は、ゲート層１６およびボディ層１７の延設方向に沿って延設された主部２４ａを有している。また、シールド層２４は、主部２４ａから当該主部２４ａの延設方向と交差する方向であって、半導体基板１０の面方向に沿って延設された突出部２４ｂを有している。そして、シールド層２４は、突出部２４ｂがボディ層１７と接続されている。
　本実施形態では、突出部２４ｂは、主部２４ａの両側から突出するように備えられ、かつ延設方向に沿って周期的に複数形成されている。つまり、シールド層２４は、複数の突出部２４ｂを通じて隣合うボディ層１７と接続されている。
　以上が本実施形態における半導体装置の構成である。次に、本実施形態の半導体装置の製造方法について、図１６Ａ～図１６Ｇを参照しつつ説明する。
　まず、図１６Ａに示されるように、ドレイン層１１、バッファ層１２、ドリフト層１３が形成された基板を用意する。なお、図１６Ａでは、ドリフト層１３の下方に位置するドレイン層１１およびバッファ層１２を省略して示してある。また、後述の図１６Ｂ～図１６Ｇにおいても、ドリフト層１３の下方に位置するドレイン層１１およびバッファ層１２を省略して示してある。
　そして、図１６Ｂに示されるように、ドリフト層１３上に、例えば、ＳｉＣのエピタキシャル膜を成長させることでチャネル層１４の下層側を構成する下層チャネル層１４ａを形成する。本実施形態では、下層チャネル層１４ａの厚さは、ドリフト層１３とゲート層１６の底面との間の間隔とされている。
　続いて、図１６Ｃに示されるように、下層チャネル層１４ａ上に図示しないマスクを形成し、下層チャネル層１４ａにＰ型の不純物をイオン注入する。そして、下層チャネル層１４ａに、下層側のボディ層注入領域１７ａおよびシールド層注入領域２４ｃを形成する。この際、ボディ層注入領域１７ａが下層チャネル層１４ａの表面側まで形成されると共に、シールド層注入領域２４ｃが下層チャネル層１４ａの表面から離れるように、イオン注入時のマスクや加速電圧を適宜変更する。
　なお、下層側のボディ層注入領域１７ａは、熱処理されて不純物が活性化することでボディ層１７における下層側の部分を形成する領域である。シールド層注入領域２４ｃは、熱処理されて不純物が活性化することでシールド層２４を形成する領域である。また、シールド層注入領域２４ｃは、シールド層２４が形成された際に主部２４ａおよび突出部２４ｂが構成されるように形成される。
　次に、図１６Ｄに示されるように、下層チャネル層１４ａ上に、再びＳｉＣのエピタキシャル膜を成長させることで上層チャネル層１４ｂを形成する。これにより、チャネル層１４が構成される。
　続いて、図１６Ｅに示されるように、チャネル層１４上に図示しないマスクを形成し、チャネル層１４にＰ型の不純物をイオン注入する。そして、下層側のボディ層注入領域１７ａ上に上層側のボディ層注入領域１７ｂを形成すると共に、シールド層注入領域２４ｃ上にゲート層注入領域１６ａを形成する。本実施形態では、上層側のボディ層注入領域１７ｂおよびゲート層注入領域１６ａを同じ深さとしており、これらを同時に形成する。なお、上層側のボディ層注入領域１７ｂは、熱処理されて不純物が活性化することでボディ層１７における上層側の部分を形成する領域である。ゲート層注入領域１６ａは、熱処理されて不純物が活性化することでゲート層１６を形成する領域である。
　その後、図１６Ｆに示されるように、チャネル層１４上のマスクを変更し、チャネル層１４にＮ型の不純物をイオン注入してソース層注入領域１５ａを形成する。なお、ソース層注入領域１５ａは、熱処理されて不純物が活性化することでソース層１５を形成する領域である。
　続いて、図１６Ｇに示されるように、熱処理を行って不純物の活性化を行うことにより、ソース層１５、ゲート層１６、ボディ層１７、およびシールド層２４を形成する。その後は、特に図示しないが、上部電極２１および下部電極２２等を適宜形成することにより、図１４に示される半導体装置が製造される。
　以上説明したように、本実施形態では、ゲート層１６の下方にボディ層１７と接続されたシールド層２４が形成されている。このため、半導体装置では、さらにサージ電流がゲート層１６に流れ込むことを抑制できる。
　また、本実施形態では、ゲート層１６の下方にボディ層１７と接続されたシールド層２４が配置される。このため、ゲート－ドレイン間の容量Ｃｇｄを低減でき、スイッチング損失の低減を図ることもできる。具体的には、図１７に示されるように、シールド層２４を形成することにより、シールド層２４を形成しない場合のゲート－ドレイン間の容量Ｃｇｄａと比較して、ゲート－ドレイン間の容量Ｃｇｄを一桁以上下げることができる。なお、図１７中のＣｇｓは、ゲート－ソース間の容量を示し、Ｃｄｓは、ドレイン－ソース間の容量を示している。
　さらに、本実施形態では、シールド層２４は、主部２４ａの延設方向に沿って突出部２４ｂが周期的に形成されている。そして、シールド層２４は、各突出部２４ｂがボディ層１７と接続されている。このため、例えば、シールド層２４がボディ層１７と一部分のみで接続される場合と比較して、シールド層２４の電位が不安定となることを抑制できる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
　また、上記各実施形態を組み合わせることもできる。例えば、上記第１実施形態を上記第２～第５実施形態に組み合わせ、ボディ層１７をゲート層１６より深くするようにしてもよい。また、上記第２実施形態を第３～第６実施形態に組み合わせ、ボディ層１７の底部を先細り形状としてもよい。さらに、上記第３実施形態を上記第４～第６実施形態に組み合わせ、チャネル層１４をドリフト層１３よりも高不純物濃度で構成し、ゲート層１６の下部にチャネル層１４を配置しないようにしてもよい。この場合、上記第３実施形態を上記第６実施形態に組み合わせた場合には、シールド層２４は、ドリフト層１３に形成される。また、上記第４実施形態を上記第５、第６実施形態に組み合わせ、Ｐ型のボディ層１７の下部にＮ型のチャネル層２３を備えるようにしてもよい。さらに、上記第５実施形態を上記第６実施形態に組み合わせ、ボディ層１７の幅がゲート層１６の幅より狭くされていてもよい。そして、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。
　さらに、上記各実施形態において、ゲート層１６とボディ層１７とは、延設方向と直交する方向において交互に形成されていなくてもよい。例えば、複数のゲート層１６の間にボディ層１７が形成されていてもよいし、複数のボディ層１７の間にゲート層１６が形成されていてもよい。また、ゲート層１６とボディ層１７とは、それぞれ複数ずつ纏められて配置されていてもよい。さらには、ボディ層１７は、１つのみ備えられていてもよい。このような構成としても、ボディ層１７の底部側の方がゲート層１６の底部側より電界強度が高くなるようにすることにより、ボディ層１７へサージ電流が流れ込み易くできる。但し、ゲート層１６およびボディ層１７は、交互に配置されている方がゲート層１６にサージ電流が流れ込み難くなるため好ましい。なお、このような構成とする場合には、上記第６実施形態では、ゲート層１６の下方のうち、隣合うボディ層１７と接続されるようにシールド層２４が形成される。
　そして、上記各実施形態において、ゲート層１６およびボディ層１７は、異なる不純物濃度とされていてもよい。このような構成としても、ボディ層１７の底部側の方がゲート層１６の底部側より電界強度が高くなるようにすることにより、ボディ層１７へサージ電流が流れ込み易くできる。
　また、上記各実施形態では、半導体基板１０の厚さ方向に電流を流す縦型の半導体装置について説明した。しかしながら、半導体基板１０の平面方向に電流を流す横型の半導体装置に上記各実施形態を適用してもよい。
　さらに、上記各実施形態では、ノーマリオフ型のＪＦＥＴを備える半導体装置について説明した。しかしながら、上記各実施形態の構成は、ノーマリオン型のＪＦＥＴを備える半導体装置に適用することもできる。
　また、上記各実施形態では、ＳｉＣ半導体装置を例に挙げて説明したが、他の化合物半導体装置、若しくは、シリコン基板にヘテロエピタキシー成長させた半導体装置としてもよい。
　さらに、上記６実施形態では、シールド層２４がボディ層１７と接続されるのであれば、例えば、突出部２４ｂは、主部２４ａの片側にのみ配置されていてもよし、主部２４ａの延設方向に沿って周期的に形成されていなくてもよい。
　また、上記第６実施形態において、シールド層２４は、ボディ層１７の深さと同等とされていてもよいし、ボディ層１７より深くされていてもよい。シールド層２４は、ボディ層１７と接続されることでゲート層１６を保護する機能が維持されるためである。さらに、シールド層２４は、ボディ層１７と同等の不純物濃度とされていなくてもよい。

Claims (16)

  1. 　接合型ＦＥＴが形成された半導体装置であって、
    　第１導電型のドリフト層（１３）と、
    　前記ドリフト層上に配置された第１導電型のチャネル層（１４）と、
    　前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１５）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のゲート層（１６）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のボディ層（１７）と、
    　前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１）と、
    　前記ゲート層と電気的に接続されるゲート配線（１９）と、
    　前記ソース層および前記ボディ層と電気的に接続される第１電極（２１）と、
    　前記ドレイン層と電気的に接続される第２電極（２２）と、を備え、
    　前記ボディ層の底部側では、前記ゲート層の底部側よりも電界強度が高くなる半導体装置。
  2. 　前記ボディ層は、前記ゲート層よりも深くまで形成されている請求項１に記載の半導体装置。
  3. 　前記ボディ層は、前記ゲート層の深さをＹｇ、前記ボディ層の深さをＹｂ、前記ゲート層の深さに対する前記ボディ層における前記ゲート層より深い部分の長さで示される相対突出量を（Ｙｂ－Ｙｇ）／Ｙｇとすると、相対突出量が０．１～０．７３とされている請求項２に記載の半導体装置。
  4. 　前記ゲート層の下方には、第２導電型とされ、前記ゲート層と離れつつ、前記ボディ層と接続されたシールド層（２４）が形成されている請求項２または３に記載の半導体装置。
  5. 　前記ゲート層および前記ボディ層は、一方向に沿って延設され、
    　前記シールド層は、前記一方向に沿って延設された主部（２４ａ）と、前記主部と交差する方向に突出し、前記一方向に沿って周期的に形成された複数の突出部（２４ｂ）とを有し、前記複数の突出部が前記ボディ層と接続されている請求項４に記載の半導体装置。
  6. 　前記ボディ層は、底部が先細り形状とされている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 　前記ボディ層の底面は、前記ゲート層の底面が繋がる第１導電型の不純物領域（１３、１４）より高不純物濃度とされた第１導電型の不純物領域（１４、２３）と繋がっている請求項１ないし６のいずれか１つに記載の半導体装置。
  8. 　前記チャネル層は、前記ドリフト層よりも高不純物濃度とされ、
    　前記ゲート層は、底面が前記ドリフト層と繋がっており、
    　前記ボディ層は、底面が前記チャネル層と繋がっている請求項７に記載の半導体装置。
  9. 　前記チャネル層には、前記ボディ層の底面と繋がる状態で、前記チャネル層よりも高不純物濃度とされた第１導電型のチャネル層（２３）が形成されている請求項７に記載の半導体装置。
  10. 　前記ボディ層は、前記ゲート層よりも幅が狭くされている請求項１ないし９のいずれか１つに記載の半導体装置。
  11. 　前記チャネル層は、前記ソース層と前記ゲート層の底面との間の長さをチャネル長さ（Ｌｃｈ）とすると、前記チャネル長さが１μｍ以上とされている請求項１ないし１０のいずれか１つに記載の半導体装置。
  12. 　接合型ＦＥＴが形成された半導体装置であって、
    　第１導電型のドリフト層（１３）と、
    　前記ドリフト層上に配置された第１導電型のチャネル層（１４）と、
    　前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１５）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のゲート層（１６）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のボディ層（１７）と、
    　前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１）と、
    　前記ゲート層と電気的に接続されるゲート配線（１９）と、
    　前記ソース層および前記ボディ層と電気的に接続される第１電極（２１）と、
    　前記ドレイン層と電気的に接続される第２電極（２２）と、を備え、
    　前記ボディ層は、前記ゲート層と不純物濃度が等しくされていると共に同じ幅とされており、前記ゲート層よりも深くまで形成されている半導体装置。
  13. 　接合型ＦＥＴが形成された半導体装置であって、
    　第１導電型のドリフト層（１３）と、
    　前記ドリフト層上に配置された第１導電型のチャネル層（１４）と、
    　前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１５）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のゲート層（１６）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のボディ層（１７）と、
    　前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１）と、
    　前記ゲート層と電気的に接続されるゲート配線（１９）と、
    　前記ソース層および前記ボディ層と電気的に接続される第１電極（２１）と、
    　前記ドレイン層と電気的に接続される第２電極（２２）と、を備え、
    　前記ボディ層は、前記ゲート層と不純物濃度が等しくされていると共に同じ幅とされ、かつ深さが等しくされており、さらに底部が先細り形状とされている半導体装置。
  14. 　接合型ＦＥＴが形成された半導体装置であって、
    　第１導電型のドリフト層（１３）と、
    　前記ドリフト層上に配置された第１導電型のチャネル層（１４）と、
    　前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１５）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のゲート層（１６）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のボディ層（１７）と、
    　前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１）と、
    　前記ゲート層と電気的に接続されるゲート配線（１９）と、
    　前記ソース層および前記ボディ層と電気的に接続される第１電極（２１）と、
    　前記ドレイン層と電気的に接続される第２電極（２２）と、を備え、
    　前記ボディ層は、前記ゲート層と不純物濃度が等しくされていると共に同じ幅とされ、かつ深さが等しくされており、さらに底面が前記ゲート層の底面が繋がる第１導電型の不純物領域（１３、１４）より高不純物濃度とされた第１導電型の不純物領域（１４、２３）と繋がっている半導体装置。
  15. 　接合型ＦＥＴが形成された半導体装置であって、
    　第１導電型のドリフト層（１３）と、
    　前記ドリフト層上に配置された第１導電型のチャネル層（１４）と、
    　前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１５）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のゲート層（１６）と、
    　前記チャネル層に前記ソース層よりも深くまで形成された第２導電型のボディ層（１７）と、
    　前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１）と、
    　前記ゲート層と電気的に接続されるゲート配線（１９）と、
    　前記ソース層および前記ボディ層と電気的に接続される第１電極（２１）と、
    　前記ドレイン層と電気的に接続される第２電極（２２）と、を備え、
    　前記ボディ層は、前記ゲート層と不純物濃度が等しくされていると共に深さが等しくされており、前記ゲート層よりも幅が狭くされている半導体装置。
  16. 　前記ドレイン層、前記ドリフト層、前記チャネル層、前記ソース層、前記ゲート層、および前記ボディ層は、炭化珪素で構成されている請求項１ないし１５のいずれか１つに記載の半導体装置。
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