JP6164604B2 - 半導体装置 - Google Patents
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Description
この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するSiC半導体装置が提案されている。
たとえば、特許文献1は、n+型のSiC基板と、当該SiC基板上に形成されたn−型のエピタキシャル層(ドリフト領域)と、エピタキシャル層の活性領域に形成されたn+型のソース領域およびp型のボディ領域と、ソース領域およびボディ領域を貫通してドリフト領域に達するように形成された格子状のゲートトレンチと、ゲートトレンチの内面に形成されたゲート絶縁膜と、ゲートトレンチに埋設されたゲート電極と、活性領域に形成されたトランジスタ周辺領域に形成されたp型のガードリングとを含む、MISトランジスタを開示している。
この構成によれば、セル部の表面絶縁膜を選択的に薄くすることにより、たとえば表面絶縁膜に開口(コンタクトホール等)が形成される場合に、表面絶縁膜の表面とセル部の表面(デバイス表面)との段差(凹凸)を小さくできる。これにより、当該開口に金属を埋め込んで、表面絶縁膜上に表面金属層を形成するときに、当該表面金属層の平坦性を向上できる。したがって、たとえば表面金属層にワイヤを接合する場合においては、表面金属層とワイヤとの密着性を向上できる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上できる。さらに、表面金属層の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止できる。
本発明の半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、前記ゲートトレンチは、前記ゲートフィンガーの下方において前記ゲートフィンガーを横切るライン状のトレンチを含んでいてもよい。
本発明の半導体装置では、前記ゲートトレンチは、オン時に前記チャネルがその側部に形成される内側トレンチと、当該内側トレンチの延長部で構成され、当該内側トレンチに対して外側に配置された外側トレンチとを含み、前記半導体装置は、前記外側トレンチの側部および底部に形成された第2導電型の層をさらに含んでいてもよい。
本発明の半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、前記ゲートトレンチは、前記ゲートフィンガーの下方領域に選択的に形成されており、前記半導体装置は、当該下方領域において前記ゲートトレンチが形成されていない前記半導体層の半導体表面に形成され、前記半導体層よりも高濃度に不純物を含有する第1導電型の高濃度層をさらに含んでいてもよい。
また、第2トレンチにトレンチ埋め込み部が埋め込まれているので、半導体層の表面(デバイス表面)において、ソース部とそれ以外の部分との段差(凹凸)を小さくできる。これにより、当該デバイス表面上に表面金属層を形成するときに、表面金属層の平坦性を向上できる。したがって、たとえば表面金属層にワイヤを接合する場合においては、表面金属層とワイヤとの密着性を向上できる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上できる。さらに、表面金属層の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止できる。
この構成によれば、たとえば、半導体層の表面にSiO2からなる表面絶縁膜が形成されている場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第2トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
この構成によれば、たとえば、ゲート絶縁膜を第2トレンチ内の絶縁膜と同一工程で形成することによって、ゲート絶縁膜を上に例示した材料で構成できる。この場合、ゲート絶縁膜をAlONやAl2O3等の高誘電率(High-k)膜で構成すれば、ゲート耐圧を向上でき、デバイスの信頼性を向上できる。
この構成によれば、たとえば、ゲート絶縁膜を第2トレンチ内の絶縁膜と同一工程で形成することによって、窒素(N)を含むSiO2膜を有する材料でゲート絶縁膜を構成できる。このゲート絶縁膜によって、チャネル移動度を向上できる。
この構成によれば、たとえば、ゲート絶縁膜を第2トレンチ内の絶縁膜と同一工程で形成することによって、ゲート絶縁膜に関しても、ゲートトレンチの底部において、ゲートトレンチの側部における部分よりも厚くできる。これにより、ゲートトレンチの底部での耐圧を向上できる。
この構成によれば、たとえば、ゲート電極を第2トレンチ内のポリシリコン層と同一工程で形成することによって、ゲート電極をn+型ポリシリコンで構成できる。n+型ポリシリコンはシート抵抗が比較的低いので、トランジスタのスイッチング速度を高速化できる。
この構成によれば、第2トレンチ内が絶縁層で満たされているので、第2トレンチを介して流れるリーク電流を防止するか、もしくは低減できる。
本発明の半導体装置では、前記絶縁層は、SiO2からなることが好ましい。この場合、前記絶縁層は、リン(P)またはホウ素(B)を含むSiO2からなっていてもよい。
本発明の半導体装置では、前記トレンチ埋め込み部は、前記第2トレンチを埋め戻すポリシリコン層からなっていてもよい。
この構成によれば、たとえば、チャネル領域およびチャネルコンタクト領域がp型の場合、p+型のポリシリコン層を利用してこれらの領域を電気的に接続できる。これにより、チャネル領域とチャネルコンタクト領域との間の電流路の長さを短くできるので、これらの間のベース抵抗を小さくできる。その結果、ラッチアップを良好に防止できる。さらに、チャネルコンタクト領域がポリシリコン層に接している場合には、これらの間のコンタクト抵抗を小さくすることもできる。このコンタクト抵抗の低減化も、チャネル領域−チャネルコンタクト領域間のベース抵抗の低減化に寄与する。
この構成によれば、半導体層の導電型とは異なる第2導電型の層によって、当該第2導電型の層と半導体層との接合(pn接合)から空乏層を発生させることができる。そして、この空乏層が等電位面をゲートトレンチから遠ざけるので、ゲートトレンチの底部にかかる電界を一層緩和できる。
この構成によれば、埋め込みメタルによってゲート抵抗を比較的に低くできるので、トランジスタのスイッチング速度を高速化できる。
この構成によれば、表面金属層のシート抵抗を低くできるので、電流密度を高くできる。
本発明の半導体装置では、前記半導体層は、SiC、GaNまたはダイヤモンドからなっていてもよい。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1実施形態に係る半導体装置の模式平面図である。
半導体装置1は、SiCが採用されたMISFET(Metal Insulator Field Effect Transistor)を含む。半導体装置1の外形は、たとえば、図1に示すように、平面視正方形のチップ状である。チップ状の半導体装置1のサイズは、図1の紙面における上下左右方向の長さがそれぞれ数mm程度である。半導体装置1には、セル部2と、セル部2の周囲に配置された外周部3とが設定されている。外周部3は、この実施形態では、セル部2を取り囲むように環状に設定されているが、セル部2に対してチップの外側の領域であれば、特に環状である必要はない。
ソースパッド4は、セル部2の上方領域に配置されている。この実施形態では、ソースパッド4は、セル部2のほぼ全域を覆うように、たとえば平面視正方形状に形成されている。ソースパッド4の周縁部には、外周部3に沿ってソースパッド4の中央領域を取り囲む除去領域7(図1のクロスハッチング部分)が形成されている。除去領域7は、その一部が選択的にソースパッド4の中央領域へ向かって窪んでいる。窪みは、その全体がセル部2の上方領域に配置されていて、ここにゲートパッド5が設置されている。
図2は、図1の要部拡大図であって、一部を透視して示している。具体的には、ソースパッド4およびゲートフィンガー6の下方領域の構造を実線で示し、ソースパッド4およびゲートフィンガー6を破線で示している。図3は、図2のIII−III断面における半導体装置の断面構造を示す。図4は、図2のIV−IV断面における半導体装置の断面構造を示す。図5は、図2のV−V断面における半導体装置の断面構造を示す。図6は、図2のVI−VI断面における半導体装置の断面構造を示す。
ゲート電極16は、たとえば図3および図4に示すように、ゲートフィンガー6の下方領域から離れた位置に形成された内側トレンチ13および外側トレンチ14においては、ベース表面11Bまで埋め込まれている。これにより、ゲート電極16も格子状に形成されており、各単位セル9の上面はゲート電極16で覆われずに露出している。一方、ゲートフィンガー6の下方領域に形成されたコンタクトトレンチ15においては、コンタクトトレンチ15の開口端からベース表面11Bを選択的に覆うように形成されたオーバーラップ部18を有している。オーバーラップ部18は、この実施形態では、図2に示すように、ライン状のコンタクトトレンチ15を横切るようにゲートフィンガー6に沿って形成されている。図5および図6に示すように、このオーバーラップ部18とn−型エピタキシャル層10との間にも、ゲート絶縁膜17が介在されている。
低段部12は、この実施形態では、外周部3の全周に亘って形成されており、これにより、セル部2を取り囲んでいる。この低段部12は、ゲートトレンチ8の深さ以上の深さで形成されている。したがって、外周部3では、低段部12の底面(低表面11L)がゲートトレンチ8の底面(低表面11L)以上の深さ位置に配置されている。その深さは、たとえば、ベース表面11Bを基準に、ゲートトレンチ8の深さが0.7μm〜3μmであるのに対し、0.7μm〜5μmである。
具体的には、n−型エピタキシャル層10の表面部に、p型ウェル19(たとえば、濃度が1×1016〜1×1019cm−3)が、セル部2および外周部3に跨るように形成されている。一方、n−型エピタキシャル層10においてp型ウェル19の下方部の領域は、n−型ドレイン領域20である。この実施形態では、図3に示すように、p型ウェル19は、セル部2からゲートフィンガー6の下方領域を介して外周部3の低段部12に至るまで、その底部がベース表面11Bに倣うように連続的に形成されている。これにより、p型ウェル19は、低段部12の側部で露出している。
n−型エピタキシャル層10の表面には、セル部2および外周部3に跨るように表面絶縁膜26が形成されている。表面絶縁膜26は、たとえば、酸化シリコン(SiO2)等の絶縁物からなる。表面絶縁膜26は、この実施形態では、セル部2上の内側部分27が、外周部3上の外側部分28と同じ厚さで形成されており、たとえば、5500Å〜20000Å程度である。この表面絶縁膜26は、図2では表れていないが、その上に多層配線構造が配置される場合には、層間絶縁膜と呼んでもよい。
表面絶縁膜26上には、ソースパッド4およびゲートフィンガー6が形成されている。
ソースパッド4は、各コンタクトホール29,31を介して全ての単位セル9のp+型チャネルコンタクト領域34(後述)およびn+型ソース領域32(後述)、ならびにp+型ウェルコンタクト領域24に一括して接続されている。つまり、ソースパッド4は、全ての単位セル9に対して共通の電極となっている。また、ソースパッド4の材料としては、銅(Cu)を含む金属を使用でき、より好ましくは、Al−Cu系合金を含む金属を使用する。これにより、ソースパッド4のシート抵抗を低くできるので、電流密度を高くできる。また、ソースパッド4の厚さ(n−型エピタキシャル層10のベース表面11Bからソースパッド4の表面までの距離)は、たとえば、4μm〜5μmである。なお、ソースパッド4は、n−型エピタキシャル層10との接続部分に、たとえばチタン(Ti)および窒化チタン(TiN)の積層構造(Ti/TiN)からなるコンタクトメタルを有していてもよい。
セル部2には、前述したように、それぞれがトランジスタ動作を行う複数の単位セル9が、ゲートトレンチ8(内側トレンチ13および外側トレンチ14)によって格子状に区画されている。各単位セル9は、環状のn+型ソース領域32、n+型ソース領域32に取り囲まれた環状のソーストレンチ33(第2トレンチ)、およびソーストレンチ33の内側に島状に形成されたp+型チャネルコンタクト領域34を含む。p+型チャネルコンタクト領域34は、その周囲がソーストレンチ33に取り囲まれている。また、各単位セル9の大きさは、たとえば、図7の紙面上下左右方向の長さがそれぞれ3〜10μm程度である。
そして、ゲートトレンチ8およびソーストレンチ33は、n+型ソース領域32およびp型チャネル領域35(p型ウェル19)を貫通して、n−型ドレイン領域20に達するように形成されている。ゲートトレンチ8およびソーストレンチ33は、この実施形態では、同じ幅および同じ深さで形成されているが、互いに異なる深さであってもよい。たとえば、ソーストレンチ33は、ゲートトレンチ8よりも浅くてもよいし、深くてもよい。
ゲート絶縁膜17は、ゲートトレンチ8の底部において、ゲートトレンチ8の側部における部分よりも厚くなるように形成されている。この実施形態のように断面視略U字状のゲートトレンチ8では、ゲート絶縁膜17の相対的に厚い部分はゲートトレンチ8の底面に接する部分であり、相対的に薄い部分はゲートトレンチ8の側面に接する部分である。電界集中が起きやすいゲートトレンチ8の底部の絶縁膜を厚くすることによって、ゲートトレンチ8の底部での耐圧を向上できる。なお、ゲートトレンチ8の形状によっては側面と底面と明確に判別できない場合があるが、その場合には、ゲートトレンチ8の深さ方向に交差する方向の面に接するゲート絶縁膜17が相対的に厚ければよい。
ソーストレンチ絶縁膜39は、ソーストレンチ33の底部において、ソーストレンチ33の側部における部分よりも厚くなるように形成されている。なお、ソーストレンチ33の形状によっては側面と底面と明確に判別できない場合があるが、その場合には、ソーストレンチ33の深さ方向に交差する方向の面に接するソーストレンチ絶縁膜39が相対的に厚ければよい。そして、ソーストレンチ絶縁膜39の内側は、トレンチ埋め込み層40で埋め戻されている。この実施形態では、トレンチ埋め込み層40は、その上面がn−型エピタキシャル層10のベース表面11Bと略面一となるように、ソーストレンチ33に埋め込まれている。
たとえば、ゲート絶縁膜17およびソーストレンチ絶縁膜39の材料としては、SiO2、AlON、Al2O3、SiO2/AlON、SiO2/AlON/SiO2、SiO2/SiNおよびSiO2/SiN/SiO2のいずれかの膜を使用でき、より好ましくは、窒素(N)を含むSiO2膜を有する膜を使用する。なお、SiO2/AlONは、SiO2(下側)とAlON(上側)の積層膜のことである。ゲート絶縁膜17をAlONやAl2O3等の高誘電率(High-k)膜で構成すれば、ゲート耐圧を向上でき、デバイスの信頼性を向上できる。さらに、窒素(N)を含むSiO2膜を有する材料でゲート絶縁膜17を構成すれば、チャネル移動度を向上させることもできる。
なお、ゲート絶縁膜17およびソーストレンチ絶縁膜39は、互いに異なる材料で構成されていてもよい。ゲート電極16およびトレンチ埋め込み層40も同様に、互いに異なる材料で構成されていてもよい。
次に、図1〜図7で説明した半導体装置1の製造方法を説明する。
次に、n−型エピタキシャル層10が、ゲートトレンチ8、ソーストレンチ33および低段部12を形成すべき領域に開口を有するマスクを用いて選択的にエッチングされる。これにより、n−型エピタキシャル層10が選択的にドライエッチングされて、ゲートトレンチ8、ソーストレンチ33および低段部12が形成され、同時に、低表面11Lが形成される。それと共に、ゲートトレンチ8によって、n−型エピタキシャル層10が複数の単位セル9に区画される。単位セル9は、柱状部36および環状部37を有することとなる。エッチングガスとしては、たとえば、SF6(六フッ化硫黄)およびO2(酸素)を含む混合ガス(SF6/O2ガス)、SF6、O2およびHBr(臭化水素)を含む混合ガス(SF6/O2/HBrガス)等を使用できる。
次に、n−型エピタキシャル層10の半導体表面11からp型不純物が選択的にイオン注入される。p型不純物は、たとえば、n−型エピタキシャル層10の半導体表面11に対して垂直方向に注入される。これにより、p型層22、p型層23、p型層38およびp型ガードリング25が同時に形成される。なお、これらの層22,23,38,25は、別々のイオン注入工程によって形成されてもよい。
次に、たとえば、1400℃〜2000℃でn−型エピタキシャル層10が熱処理される。これにより、n−型エピタキシャル層10に注入されたp型不純物およびn型不純物のイオンが活性化される。
次に、たとえばCVD法によって、n型不純物がドーピングされたポリシリコン材料がn−型エピタキシャル層10の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ8およびソーストレンチ33が完全に埋め戻されるまで続けられる。その後、堆積したポリシリコン材料がパターニングされることによって、セル部2ではゲートトレンチ8(内側トレンチ13および外側トレンチ14)外およびソーストレンチ33外のポリシリコン材料が除去され、外周部3ではポリシリコン材料がオーバーラップ部18として残存する。この際、低段部12に埋め込まれたポリシリコン材料は完全に除去される。これにより、ゲート電極16およびトレンチ埋め込み層40が同時に形成される。
次に、表面絶縁膜26が選択的にエッチングされることによって、コンタクトホール29〜31が同時に形成される。
次に、たとえばスパッタ法によって、金属材料がn−型エピタキシャル層10の上方から堆積される。そして、当該材料をパターニングすることによって、ソースパッド4、ゲートパッド5およびゲートフィンガー6が同時に形成される。以上の工程を経て、図1〜図7に示す半導体装置1が得られる。
また、この実施形態では、Siデバイスに比べてラッチアップが起きにくいSiCデバイスを採用しているため、p+型チャネルコンタクト領域34とp型チャネル領域35とを、ソーストレンチ33によって互いに離れた位置に設けることができる。すなわち、Siデバイスでは、比較的ラッチアップが起きやすいので、p+型チャネルコンタクト領域34をp型チャネル領域35の近傍に配置してこれらの領域34,35間の距離をできる限り短くし、当該領域34,35間のベース抵抗を低くすることが好ましい。一方、この半導体装置1のようなSiCデバイスでは、比較的ラッチアップが起きにくく、領域34,35間のベース抵抗を考慮する重要性が低いので、p+型チャネルコンタクト領域34をp型チャネル領域35の近傍に配置しなくてもよい。したがって、p+型チャネルコンタクト領域34とp型チャネル領域35とを、ソーストレンチ33によって互いに離れた位置に設け、これらの領域34,35をソーストレンチ33の底部を経由する経路で電気的に接続できる。
また、ソーストレンチ33をゲートトレンチ8と同時に形成するので、製造工程を増やさず、アライメントのずれなくソーストレンチ33を簡単に形成できる。さらに、ソーストレンチ33とゲートトレンチ8の幅が同じであれば、ソーストレンチ33のエッチングレートをゲートトレンチ8と同じにできるため、ソーストレンチ33の形成のためのエッチングを安定して制御できる。
図8〜図12は、セル部2の第1〜第5変形例を示す図である。図8〜図12において、前述の図7に示された各部と対応する部分には同一の参照符号を付して示す。
図7の形態では、ソーストレンチ33に埋め込まれたトレンチ埋め込み部は、ソーストレンチ絶縁膜39およびトレンチ埋め込み層40(ポリシリコン層)からなっていたが、図8に示すように、ソーストレンチ33を埋め戻す絶縁層42のみからなっていてもよい。
図8に示す形態の半導体装置の製造工程は、上で説明した工程と実質的に同様である。ただし、ゲート電極16およびトレンチ埋め込み層40を形成した後、トレンチ埋め込み層40が選択的にエッチングして除去され、ソーストレンチ33が空洞にされる。そしてn−型エピタキシャル層10上に表面絶縁膜26に形成することによって、表面絶縁膜26の一部を利用してソーストレンチ33を埋め戻す。これにより、ソーストレンチ絶縁膜39および表面絶縁膜26がソーストレンチ33内で一体化して、絶縁層42が形成される。
また、絶縁層42がリンまたはホウ素を含むSiO2であれば、SiO2の融点が低下するので、絶縁層42の埋め込みプロセスを簡単にできる。
図8に示す形態の半導体装置の製造工程は、上で説明した工程と実質的に同様である。ただし、ゲート絶縁膜17およびソーストレンチ絶縁膜39を形成した後、ソーストレンチ絶縁膜39が選択的にエッチングして除去され、ソーストレンチ33が空洞にされる。そして、n−型エピタキシャル層10の上方からポリシリコンが堆積されることによって、そのポリシリコンでソーストレンチ33を埋め戻す。これにより、ゲート電極16とポリシリコン層43が同時に形成される。
また、ポリシリコン層43がp+型ポリシリコンであれば、このポリシリコン層43を利用して、p+型チャネルコンタクト領域34とp型チャネル領域35とを電気的に接続できる。これにより、領域34,35間の電流路の長さを短くできるので、これらの間のベース抵抗を小さくできる。その結果、ラッチアップを良好に防止できる。さらに、p+型チャネルコンタクト領域34がソーストレンチ33の側面でポリシリコン層43に接しているので、これらの間のコンタクト抵抗を小さくすることもできる。このコンタクト抵抗の低減化も、領域34,35間のベース抵抗の低減化に寄与する。
また、図7のセル部2にはトレンチゲート型構造のMISFETが形成されていたが、図12に示すように、セル部2にプレーナ型構造のMISFETを形成してもよい。なお、図12の構造は、特許請求の範囲に記載された本発明の実施形態を説明するものではなく、本発明の参考形態を示している。
<第2実施形態>
図13および図14は、本発明の第2実施形態に係る半導体装置の模式断面図であって、それぞれ図3および図4に対応する断面構造を示している。図13および図14において、前述の図3および図4に示された各部と対応する部分には同一の参照符号を付して示す。
<参考形態>
図15および図16は、本発明の参考形態に係る半導体装置の模式断面図であって、それぞれ図3および図4に対応する断面構造を示している。図15および図16において、前述の図3および図4に示された各部と対応する部分には同一の参照符号を付して示す。
この参考形態によれば、セル部2の表面絶縁膜26(内側部分27)を選択的に薄くすることによって、コンタクトホール29内のソース部41における半導体表面11(デバイス表面)と表面絶縁膜26の表面との段差(凹凸)を小さくできる。これにより、コンタクトホール29にソースパッド4を埋め込んで、表面絶縁膜26上にソースパッド4を形成するときに、ソースパッド4の平坦性を一層向上できる。
<第3実施形態>
図17および図18は、本発明の第3実施形態に係る半導体装置の模式断面図であって、それぞれ図3および図4に対応する断面構造を示している。図17および図18において、前述の図3および図4に示された各部と対応する部分には同一の参照符号を付して示す。
<第4実施形態>
図19および図20は、本発明の第4実施形態に係る半導体装置の模式断面図であって、それぞれ図3および図4に対応する断面構造を示している。図19および図20において、前述の図3および図4に示された各部と対応する部分には同一の参照符号を付して示す。
<第5実施形態>
図21は、本発明の第5実施形態に係る半導体装置の模式断面図であって、図3に対応する断面構造を示している。図21において、前述の図3に示された各部と対応する部分には同一の参照符号を付して示す。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、各単位セル9は、平面視正方形(四角形状)に限らず、たとえば、平面視三角形、平面視五角形、平面視六角形等の他の平面視多角形状であってもよい。
本発明の半導体装置は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 セル部
3 外周部
4 ソースパッド
5 ゲートパッド
6 ゲートフィンガー
7 除去領域
8 ゲートトレンチ
9 単位セル
10 n−型エピタキシャル層
11 半導体表面
11B ベース表面
11L 低表面
12 低段部
13 内側トレンチ
14 外側トレンチ
15 コンタクトトレンチ
16 ゲート電極
17 ゲート絶縁膜
18 オーバーラップ部
19 p型ウェル
20 n−型ドレイン領域
21 n+型領域
22 p型層
23 p型層
24 p+型ウェルコンタクト領域
25 p型ガードリング
26 表面絶縁膜
27 内側部分
28 外側部分
29 コンタクトホール
30 コンタクトホール
31 コンタクトホール
32 n+型ソース領域
33 ソーストレンチ
34 p+型チャネルコンタクト領域
35 p型チャネル領域
36 柱状部
37 環状部
38 p型層
39 ソーストレンチ絶縁膜
40 トレンチ埋め込み層
41 ソース部
42 絶縁層
43 ポリシリコン層
44 ソーストレンチ
45 p+型チャネルコンタクト領域
46 下地膜
47 埋め込みメタル
48 下地膜
49 埋め込みメタル
50 n+型ソース領域
51 ゲート電極
52 ゲート絶縁膜
53 トレンチ
54 p型層
55 ガードリング
56 トレンチ絶縁膜
57 ポリシリコン層
Claims (24)
- セル部および前記セル部の周囲に配置された外周部を有し、前記セル部の表面側にゲートトレンチが形成された第1導電型の半導体層と、
ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれ、オン時に前記ゲートトレンチの側部にチャネルを形成するゲート電極とを含み、
前記外周部は、前記ゲートトレンチの深さ以上の深さ位置に配置された半導体表面を有しており、
前記セル部は、
前記半導体層の表面に露出するように配置された第1導電型のソース領域と、
前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第2導電型のチャネル領域と、
前記チャネル領域に接するように配置された第1導電型のドレイン領域とを含み、
前記外周部の前記半導体表面に形成された第2導電型の半導体領域を有する耐圧構造と、
前記ソース領域および前記耐圧構造に接続されたソース電極とをさらに含む、半導体装置。 - 前記半導体装置は、前記セル部および前記外周部に跨るように配置され、前記セル部において、前記外周部における部分よりも薄くなるように形成された表面絶縁膜をさらに含む、請求項1に記載の半導体装置。
- 前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、
前記ゲートトレンチは、前記ゲートフィンガーの下方において前記ゲートフィンガーを横切るライン状のトレンチを含む、請求項1または2に記載の半導体装置。 - 前記ゲートトレンチは、オン時に前記チャネルがその側部に形成される内側トレンチと、当該内側トレンチの延長部で構成され、当該内側トレンチに対して外側に配置された外側トレンチとを含み、
前記半導体装置は、前記外側トレンチの側部および底部に形成された第2導電型の層をさらに含む、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、
前記ゲートトレンチは、前記ゲートフィンガーの下方領域に選択的に形成されており、
前記半導体装置は、当該下方領域において前記ゲートトレンチが形成されていない前記半導体層の半導体表面に形成され、前記半導体層よりも高濃度に不純物を含有する第1導電型の高濃度層をさらに含む、請求項1または2に記載の半導体装置。 - 前記セル部は、
前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第2トレンチと、
前記第2トレンチの底部に選択的に配置され、前記チャネル領域と電気的に接続された第2導電型のチャネルコンタクト領域とを含む、請求項1〜5のいずれか一項に記載の半導体装置。 - 前記セル部は、
前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第2トレンチと、
前記第2トレンチに埋め込まれたトレンチ埋め込み部と、
前記ソース部において前記第2トレンチの底部よりも高い位置に選択的に配置され、前記チャネル領域と電気的に接続された第2導電型のチャネルコンタクト領域とを含む、請求項1〜5のいずれか一項に記載の半導体装置。 - 前記トレンチ埋め込み部は、前記第2トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれたポリシリコン層とからなる、請求項7に記載の半導体装置。
- 前記絶縁膜は、SiO2、AlON、Al2O3、SiO2/AlON、SiO2/AlON/SiO2、SiO2/SiNおよびSiO2/SiN/SiO2のいずれかからなる、請求項8に記載の半導体装置。
- 前記絶縁膜は、窒素(N)を含むSiO2膜を有する、請求項8または9に記載の半導体装置。
- 前記絶縁膜は、前記第2トレンチの前記底部において、前記第2トレンチの側部における部分よりも厚くなるように形成されている、請求項8〜10のいずれか一項に記載の半導体装置。
- 前記ポリシリコン層は、n+型ポリシリコンからなる、請求項8〜11のいずれか一項に記載の半導体装置。
- 前記トレンチ埋め込み部は、前記第2トレンチを埋め戻す絶縁層からなる、請求項7に記載の半導体装置。
- 前記絶縁層は、SiO2からなる、請求項13に記載の半導体装置。
- 前記絶縁層は、リン(P)またはホウ素(B)を含むSiO2からなる、請求項14に記載の半導体装置。
- 前記トレンチ埋め込み部は、前記第2トレンチを埋め戻すポリシリコン層からなる、請求項7に記載の半導体装置。
- 前記ポリシリコン層は、p+型ポリシリコンからなる、請求項16に記載の半導体装置。
- 前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第2トレンチの前記底部および側部に形成された第2導電型の層をさらに含む、請求項6〜17のいずれか一項に記載の半導体装置。
- 前記ゲート電極は、前記ゲートトレンチの内面に形成されたポリシリコンからなる下地膜と、前記下地膜の内側に埋め込まれたMo、W、Al、Pt、NiおよびTiの少なくとも一種を含む埋め込みメタルとを含む、請求項1〜18のいずれか一項に記載の半導体装置。
- 前記半導体装置は、前記半導体層の表面側に配置された銅(Cu)を含む金属からなる表面金属層をさらに含む、請求項1〜19のいずれか一項に記載の半導体装置。
- 前記表面金属層は、Al−Cu系合金を含む、請求項20に記載の半導体装置。
- 前記セル部には、前記ゲートトレンチによって格子状に区画された単位セルが複数形成されている、請求項1〜21のいずれか一項に記載の半導体装置。
- 前記セル部には、前記ゲートトレンチによってストライプ状に区画された単位セルが複数形成されている、請求項1〜21のいずれか一項に記載の半導体装置。
- 前記半導体層は、SiC、GaNまたはダイヤモンドからなる、請求項1〜23のいずれか一項に記載の半導体装置。
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