JP4011848B2 - 高耐電圧半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は大電流を制御する高耐電圧のパワー半導体装置に関する。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が約１０倍高い等の優れた特性を有しており、高い耐逆電圧特性を有する高耐圧パワー半導体装置に好適な材料として注目されている。しかし、ＳｉＣの不純物の拡散係数はＳｉに比べるとはるかに小さい。従ってＳｉＣを用いて半導体装置を製作するには高度の技術を要する。特に高耐圧のｐｎ接合を有する高耐圧半導体装置の実現は困難であった。
【０００３】
ＳｉＣを用いた従来例のワイドギャップ高耐圧半導体装置としては、例えば図９の断面図に示すようなプレーナ構造の高耐圧ダイオードがあり、これの耐圧は約３．４ＫＶである。この高耐圧ダイオードは、１９９７年のInternational Conference on Silicon Carbide, III-Nitride and Related Materials の予稿集の１３６から１３７ページに開示されている。この従来例では、一方の面にカソード電極５０を有するｎ型ＳｉＣのドレイン領域１の他方の面にｎ型ドリフト層２を形成し、ｎ型ドリフト層２の中央部分にｐ型層３を形成している。ｐ型層３にはアノード電極５１が設けられている。ｐ型層３の両側にはターミネーション用のｐ型層３４が形成されている。「ターミネーション」とは高耐圧半導体素子の端部における電界集中を抑制するために、端部近傍を特殊な構造にすることをいう。電流を流すために電荷を注入する、ｐ型層３とｎ型ドリフト層２の間のｐｎ接合と、電界を緩和するためのターミネーション用のｐ型層３４とｎ型ドリフト層２との間のｐｎ接合とは、硼素やアルミニウム等のイオン打ち込み技術により形成される。
【０００４】
他の従来例としては、図１０の断面図で示す高耐圧ダイオードがある。この従来例では、電荷を注入するｐ型層１３とｎ型ドリフト層２の間のｐｎ接合をエピタキシャル成長技術で形成し、電界を緩和するためのターミネーション領域Ｔをメサエッチングで形成している。耐圧は約４．５ｋＶである。この高耐圧ダイオードは、１９９５年の学術誌Applied Physics Letter, ６７巻の１５６１から１５６３ページに開示されている。この高耐圧ダイオードの作り方は、図１０の断面図に示すように、ｎ型ドリフト層２の全面に形成した厚さ１．５μｍのｐ型エピタキシャル層１３の両端部分を深さ２μｍまでメサエッチングで除去する。そしてアノード電極５１を有する部分を除いて厚さ０．４μｍの二酸化珪素の膜（以下、パッシベーション膜）１０で表面保護をしている。
【０００５】
図１１は、平成１２年電気学会全国大会講演論文集［４］の１６００から１６０１ページに記載された高耐圧ダイオードの断面図である。図においてｎ型ＳｉＣのドレイン領域１の上に形成したｎ型ドリフト層２の左側の領域にエピタキシャル成長技術でｐ型層３を形成し、ｐ型層３にアノード電極５１を設ける。これによりｐ型層３とｎ型ドリフト層２の間に、電荷を注入するためのｐｎ接合が形成される。半導体装置の端部の電界を緩和するためのターミネーション領域Ｔを形成するため、図の右側の領域を浅くメサエッチングする。メサ底面１８近傍に、硼素あるいはアルミニウム等のイオン打ち込みにより、ｐ型層４４を形成し、ｎ型ドリフト層２内にｐｎ接合を形成する。ターミネーション領域Ｔと、ｐ型層３のアノード電極５１を除く領域は、約０．４μｍ厚のパッシベーション膜６で保護している。
【０００６】
【発明が解決しようとする課題】
図９のプレーナ構造の高耐圧ダイオードの場合、ｐ型層３をイオン打ち込みにより形成するためｐ型層３とその周辺に結晶欠陥が形成される。そのため順バイアス時（アノード５１が正の場合）の電荷の注入効率が低く、オン電圧が比較的高い。また逆バイアス時のリーク電流が大きい。従って低損失で高耐圧の半導体装置を実現するのは困難である。
図１０のダイオードの場合は、ｐ型層３をエピタキシャル成長法により形成するため結晶欠陥が少なく順バイアス時の電荷の注入効率は比較的高い。逆バイアス時のリーク電流も５×１０−３Ａ／ｃｍ２程度であり比較的少ない。しかし、逆電圧が４．５ｋＶをいくらか超えると破壊してしまい高耐圧の半導体装置とはいえない。
図１１のダイオードの場合は、ｐ型層３をエピタキシャル成長法により形成するため結晶欠陥が少なく順バイアス時の電荷の注入効率は比較的高い。また逆バイアス時のリーク電流は１×１０−３Ａ／ｃｍ２程度と小さい。耐圧は５．８ｋＶと高いが、メサコーナー部６Ａのパッシベーション膜６に高電界が加わるので故障を生じやすく、長期間高い信頼性を保つことができない。
【０００７】
本発明は、オン電圧が低く耐逆電圧が高い高信頼性の半導体装置を提供することを目的としている。特にＳｉＣなどのワイドギャップ半導体材料では、臨界電界値が、パッシベーション膜の絶縁破壊電界値に近い。従って、パッシベーション膜が長期間高い電界にさらされるとリーク電流が増大して半導体装置の信頼性が低下する、という問題を解決することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の高耐電圧半導体装置は、ワイドギャップ半導体材料の基板に形成した第１の導電型の第１の層（ドリフト層）、前記第１の層の上にエピタキシャル成長法で形成した、第２の導電型の第２の層（電荷注入用の電荷注入層）、前記第２の層に隣接するメサ溝のメサ底面を形成する前記第１の層に、前記メサ底面側から形成した、第２の導電型のターミネーション領域、及び前記ターミネーション領域と前記第２の層と前記第１の層との上に形成された表面保護膜を有し、前記第２の層と前記第１の層との接合面は、前記メサ底面よりも、高い位置にあり、前記第２の層の側面を含む前記メサ溝のメサ側面と前記メサ底面とが交わる部分であるメサコーナー部と、前記ターミネーション領域の前記メサコーナー部側の端部と、の間における、前記表面保護膜の前記メサ底面に直交する方向の厚みは、前記接合面と前記メサ底面との間の距離よりも、大きいことを特徴とする。
前記メサコーナー部と、前記ターミネーション領域の前記メサコーナー部側の端部と、の間における、前記表面保護膜の前記メサ底面に直交する方向の厚みは、前記接合面と前記メサ底面との間の距離よりも、大きいことにより、前記メサコーナー部の電界が他の部分に比べてあまり高くならない。その結果長期間使用する場合の信頼性が向上する。
【０００９】
本発明の他の観点の半導体装置は、ワイドギャップ半導体材料の基板に形成した第１の導電型の第１の層（ドリフト層）、前記第１の層の上にエピタキシャル成長法で形成した、第２の導電型の第２の層（電荷注入用の電荷注入層）、前記第２の層に隣接するメサ溝のメサ底面を形成する前記第１の層に、前記メサ底面側から形成した、第２の導電型のターミネーション領域、及び前記ターミネーション領域と前記第２の層と前記第１の層との上に形成した表面保護膜を有し、前記第２の層と前記第１の層との接合面は、前記メサ底面よりも、高い位置にあり、前記ターミネーション領域の前記第２の層側の端部は、前記メサ溝のメサ側面にあって、前記ターミネーション領域は、前記メサ側面と前記メサ底面とが交わる部分であるメサコーナー部を覆っていることを特徴とする。
前記ターミネーション領域の前記第２の層側の端部は、前記メサ側面にあって、前記ターミネーション領域は、前記メサコーナー部を覆っていることにより、前記メサコーナー部近傍の前記ターミネーション領域と第１の層との接合から前記基板に向かって空乏層が広がる。この空乏層により前記メサコーナー部の前記表面保護膜への電界集中が緩和されるので耐電圧が高くなる。
【００１０】
本発明の他の観点の半導体装置は、一方の面に第１の電極（ドレイン電極）を有するワイドギャップ半導体材料の基板の他方の面に形成した第１の導電型の第１の層（ドリフト層）、前記第１の層の上にエピタキシャル成長法で形成した、第２の導電型の第２の層（ボディ層）、前記第２の層の一部分に形成した第１の導電型の第１の領域（ソース領域）、前記第１の領域及び第２の層を貫通し、第１の層に達するように形成されたトレンチ、前記トレンチの内壁面に絶縁膜を介して形成した第２の電極（ゲート電極）、前記第２の層に隣接するメサ溝のメサ底面を形成する前記第１の層に、前記メサ底面側から形成した、第２の導電型のターミネーション領域、前記第１の領域と第２の層の上に形成した第３の電極（ソース電極）、及び前記ターミネーション領域、前記第１の層及び前記第２の層の側面に形成した表面保護膜を有し、前記第２の層と前記第１の層との接合面は、前記メサ底面よりも、高い位置にあり、前記ターミネーション領域の前記第２の層側の端部は、前記メサ溝のメサ側面にあって、前記ターミネーション領域は、前記メサ側面と前記メサ底面とが交わる部分であるメサコーナー部を覆っていることを特徴とする。
前記ターミネーション領域の前記第２の層側の端部は、前記メサ側面にあって、前記ターミネーション領域は、前記メサコーナー部を覆っていることにより、前記メサコーナー部近傍の電界を緩和することができる。
【００１１】
【発明の実施の形態】
以下に、本発明の好適な実施例を図１から図８を参照して説明する。図１から図８は各実施例の半導体装置の右半分の断面図であり、この右半分の構成と対称な構成を有する左半分は図示を省略している。また各半導体装置は、各図の紙面に垂直な方向に長いストライプ状である。
【００１２】
《第１実施例》
図１は本発明の第１実施例の耐圧６．５ｋＶのＳｉＣ（炭化珪素）ｐｎダイオードの断面図である。図において、下面にカソード電極５０を有する厚さ約３５０μｍの、高不純物濃度のｎ型ＳｉＣのドレイン領域１の上に、厚さ約５０μｍの低不純物濃度のｎ型ＳｉＣのドリフト層２を形成している。ドリフト層２の左側部分に厚さ約２μｍの電荷注入用の低不純物濃度のｐ型層３をエピタキシャル成長法により形成している。ドリフト層２をメサエッチング法の一種の反応性イオンエッチング法により浅くエッチングして、ターミネーション領域Ｔを形成する。ターミネーション領域Ｔの面に硼素あるいはアルミニウム等をイオン打ち込みしてｐ型ターミネーション領域（ターミネーション部）４を形成している。ターミネーション領域Ｔの右端には、ｎ型のチャネルストッパー５が形成されている。半導体装置の表面に水分やＮａイオンなどのアルカリイオンが付着するのを防止するために、ｐ型ターミネーション領域４の表面を含む全面に二酸化珪素や窒化珪素などの薄膜による表面保護膜のパッシベーション膜１６を形成する。パッシベーション膜１６の大部分の膜厚は、約０．４μｍであるが、ｐ型層３とターミネーション領域４との境界部のメサコーナー部２０では膜厚を１から２μｍと大幅に厚くしてある。これにより、メサコーナー部２０と、メサコーナー部２０から十分離れたターミネーション領域Ｔ内の位置Ａまでの間の領域が、ｐ型層３とドリフト層２の接合面３Ａと、メサ底面１８との間の距離Ｌよりも厚いパッシベーション膜１６で覆われることになる。電荷注入層（３）の側面とメサ底面１８とがなす角であるメサ角θは９０から１５０度である。
【００１３】
本実施例のＳｉＣｐｎダイオードでは、ｐ型層３をエピタキシャル成長法により形成しているため、結晶欠陥が非常に少ない。従って順方向に電圧を印加したとき（以後、順バイアスという）、ｐ型層３からｎ型ドリフト層２に十分な量のホールが注入され、伝導度変調が生じてオン電圧が低くなる。単位面積当たりの電流（電流密度）が１００Ａ／ｃｍ２の時、オン電圧は４．９Ｖであった。逆方向に電圧を印加したとき（以後、逆バイアスという）には、ｐ型層３とｎ型ドリフト層２の接合部３Ａから、カソード電極５０及びｐ型層３に設けられたアノード電極５１に向かって空乏層が広がる。ｐ型層３の結晶欠陥が少ないので、ほぼ理論値通りの臨界電界が得られる。印加電圧が高くなると、ドリフト層２内に広がる空乏層は、ｐ型ターミネーション領域４の作用により、図の右端の領域へ広がる。この空乏層により高い耐逆電圧が得られる。ｐ型ターミネーション領域４の不純物濃度が高いと、メサコーナー部２０から遠いｐ型ターミネーション領域４の端部４Ａに電界が集中する。
【００１４】
一方、ｐ型ターミネーション領域４の不純物濃度が低いと、メサコーナー部２０近傍のｐ型領域３及びパッシベーション膜１６の電界が高くなる。メサ角θを９０度以下にすると、メサコーナー部２０近傍のｐ型層３内では空乏層があまり広がらず、メサコーナー部２０に電界集中が起こる。一方、メサ角θを１５０度以上にすると、メサコーナー部２０の電界集中は緩和されるが、パッシベーション膜１６に電界が集中し、相互作用によりメサコーナー部２０近傍のドリフト層２内の電界が高くなる。そこで、ｐ型ターミネーション領域４の不純物濃度を１０１６から１０１８ａｔｍ／ｃｍ３の範囲とし、メサ角度を９０度から１５０度の範囲にすると、耐圧は６．５ｋＶと高い値が得られた。特に、ｐ型ターミネーション領域４の不純物濃度を約５×１０１７ａｔｍ／ｃｍ３以下にすると、カソード電圧を６ｋＶとした時、ｐ型ターミネーション領域４の全域に空乏層がひろがる。その結果ｐ型ターミネーション領域４の全域で電圧を分担することになり、高耐圧のダイオードが得られる。メサコーナー部２０のパッシベーション膜１６が図９の従来例のパッシベーション膜６のように薄いと、メサコーナー部２０の電界がＳｉＣの臨界電界と同程度の２ＭＶ／ｃｍの高電界になる。そのためリーク電流が増大するなどして、長期間使用する場合の信頼性を悪化させる。本実施例ではメサコーナー部２０のパッシベーション膜１６をＰＳＧ（Phospho-Silicate Grass）などを用いて１ないし２μｍと厚くする。これによりメサコーナー部２０の電界を１ＭＶ／ｃｍ以下とすることができ、長期間使用する場合の信頼性が向上する。パッシベーション膜１６は、２種類以上の材料で形成してもよい。
【００１５】
《第２実施例》
図２は本発明の第２実施例の耐圧６．５ｋＶのＳｉＣｐｎダイオードの断面図である。本実施例のダイオードでは、図１に示す第１実施例のダイオードに比べ、ターミネーション領域Ｔ全域のパッシベーション膜２６を、接合面３Ａとメサ底面１８との間の距離Ｌよりも大幅に厚くしている。その厚さは、０．５μｍから３μｍが望ましいが３μｍ以上でもよい。その他の構成は第１実施例のものと実質的に同じである。パッシベーション膜２６を厚くすることにより、メサコーナー部２０での電界集中を緩和でき高耐圧化ができる。またパッシベーション膜２６の表面に付着するＮａイオンなどのアルカリイオンにより生じるドリフト領域２やｐ型ターミネーション領域４の表面の局部電界集中を緩和することができる。さらに、水分等がパッシベーション膜２６の表面に付着しても内部に浸入することはないので、その影響が内部にまでおよぶのを防止できる。これにより第２実施例の高耐電圧半導体装置は長期間使用する場合の信頼性が更に向上する。
【００１６】
《第３実施例》
図３は本発明の第３実施例の耐圧６．９ｋＶのＳｉＣｐｎダイオードの断面図である。本実施例のダイオードでは、ｐ型ターミネーション領域１４をメサコーナー部２０まで延長している。高耐圧半導体の従来技術では、順方向の特性をよくするため、ｐ型ターミネーション領域１４の左端をｐ型層３から離す必要があると考えられていた。本実施例では、ｐ型ターミネーション領域１４を形成するためのイオン打込みを、メサ斜面領域のメサコーナー部２０の近傍にまで行って、ｐ型ターミネーション領域１４の左端部がｐ型層３とつながっていても良いことが実験によって確認された。実験では、この構成のダイオードを試作し、前記ｐ型ターミネーション領域１４の左端とｐ型層３がつながっている第１の場合とつながっていない第２の場合について、ダイオードの順方向特性の変化を調べた。その結果、第１の場合と第２の場合で順方向特性の差はなかった。ｐ型ターミネーション領域１４の左端部がｐ型層３につながっていても悪影響がないことが解った。
【００１７】
さらに、ｐ型ターミネーション領域１４を含むターミネーション領域Ｔには全面に厚さ約０．４μｍのパッシベーション膜６を形成している。その他の構成は第１実施例のものと実質的に同じである。この構成にすることにより、前記第１実施例において説明した空乏層に加えて、メサコーナー部２０近傍のｐ型ターミネーション領域１４とｎ型ドリフト層２との接合部からもカソード電極５０に向かって空乏層が広がる。この空乏層によりメサコーナー部２０のパッシベーション膜６への電界集中が緩和され耐電圧が高くなる。本実施例のダイオードに３ＫＶの逆電圧を印加したとき、メサコーナー部２０のパッシベーション膜６の電界は０．１９ＭＶ／ｃｍであった。従来例のダイオードでは約１．３ＭＶ／ｃｍであるので、本実施例のものは従来例のものの１５％程度に低下する。その結果本実施例の高耐圧半導体装置では高い耐電圧が得られるとともに更なる高信頼化を実現することができる。
【００１８】
《第４実施例》
図４は本発明の第４実施例の耐圧６．９ｋＶのＳｉＣｐｎダイオードの断面図である。本実施例のダイオードでは、図３に示す第３実施例のダイオードに比べ、ターミネーション領域Ｔを含む全域のパッシベーション膜２６を接合面３Ａとメサ底面１８との間の距離Ｌよりもはるかに厚くしている。その厚さは、２μｍから３μｍである。３μｍ以上でもよい。その他の構成は実施例３のものと実質的に同じである。パッシベーション膜２６を厚くすることにより、メサコーナー部２０の電界集中を緩和できる。さらにパッシベーション膜２６の表面に付着するＮａイオンなどのアルカリイオンがＳｉＣ表面の局部電界集中に与える影響が緩和される。さらに、パッシベーション膜２６上に付着した水分などの影響がパッシベーション膜２６の表面近傍にとどまり、内部にまでおよばない。
【００１９】
《第５実施例》
図５は、本発明の第５実施例の耐圧７．５ｋＶのＳｉＣｐｎダイオードの断面図である。本実施例のダイオードは図３に示す第３実施例のダイオードのｐ型ターミネーション領域１４を２つの領域１４Ａ及び１４Ｂに分けたものである。その他の構成は第３実施例のものと同じである。メサコーナー部２０に近い領域１４Ａの不純物濃度は、遠い領域１４Ｂの不純物濃度より高くなされている。カソード電極５０に正の電圧を印加したとき、まず領域１４Ａ内に空乏層が広がりこの空乏層により逆電圧に耐える。カソード電極５０の正の電圧をさらに上げると、ｐ型ターミネーション領域１４の不純物濃度が約５×１０１７ａｔｍ／ｃｍ３以下の場合は、ｐ型ターミネーション領域１４の全ての領域１４Ａ、１４Ｂに空乏層が広がり、領域１４Ａ、１４Ｂで電圧を分担する。これにより、ｐ型ターミネーション領域１４の端部１４Ｃに電界が集中するのを防ぐことができ、ダイオードの高耐圧化が図れる。また、ｐ型ターミネーション領域の不純物濃度が約５×１０１７ａｔｍ／ｃｍ３よりも大きい場合、カソード電極５０の正の電圧をさらに上げると、領域１４Ｂには空乏層が広がるが、領域１４Ａの上層部には空乏層が広がらず、電圧は領域１４Ｂと領域１４Ａの下層部により分担される。このため、メサコーナー部２０には大きな電圧がかからず、メサコーナー部２０のパッシベーション膜６の電界が緩和される。これにより信頼性の高いダイオードが得られる。
【００２０】
《第６実施例》
図６は、本発明の第６実施例の耐圧７．５ｋＶのＳｉＣｐｎダイオードの断面図である。本実施例のダイオードは図３に示す第３実施例のダイオードのｐ型ターミネーション領域１４を複数の領域、例えば４つの領域１４Ｄ、１４Ｅ、１４Ｆ、及び１４Ｇに分けたものである。各領域１４Ｄ〜１４Ｇは互いに分離されており、各領域１４Ｄ〜１４Ｇをほぼ同じ大きさにしてもよいが、メサコーナー部２０に近い領域１４Ｄを他の領域１４Ｅ〜１４Ｇより大きくするのが望ましい。各領域１４Ｄ〜１４Ｇの不純物濃度はほぼ同じである。各領域１４Ｄ〜１４Ｇの不純物濃度を互いに異なる濃度にしてもよい。その他の構成は第３実施例のものと同じである。本実施例のダイオードのカソード電極５０に正の電圧を印加すると、空乏層がｐ型ターミネーション領域１４の領域１４Ｄから領域１４Ｇに向かって広がりこの空乏層により逆電圧に耐える。実験によると、ｐ型領域１４Ｄ〜１４Ｇの数を多くするほどダイオードの耐圧は上昇した。複数のｐ型領域１４Ｄ〜１４Ｇ及びそれらの間のドリフト層２でも電圧を分担するので、メサコーナー部２０のパッシベーション膜６の電界が緩和され信頼性の高いダイオードが実現できる。
【００２１】
《第７実施例》
図７は、本発明の第７実施例の耐圧２５００Ｖ級のｎチャネルＳｉＣＭＯＳＦＥＴの断面図である。図において、下面にドレイン電極５２を有する高不純物濃度のｎ型ドレイン領域１１の厚さは約２００μｍ、ドレイン領域１１の上に形成したｎ型ドリフト層２の厚さは約２０μｍである。ｎ型ドリフト層２の上に部分的に形成したｐ型ボディ層３３の厚さは約４μｍ、ｐ型ボディ層３３の一部に形成したｎ型ソース層７の厚さは約０．５μｍである。ｐ型ボディ層３３のほぼ中央にトレンチ（溝）６０が形成されている。トレンチ６０の深さは約６μｍ、幅は約３μｍである。トレンチ６０内のゲート絶縁物層８の厚さはトレンチ６０の底部で約１μｍ、側部で約０．１μｍである。本実施例では、トレンチ６０及びゲート電極５４は図の紙面に垂直な方向にのびるストライプ状であるが、その形状は例えば円形や四角形等であってもかまわない。
【００２２】
本実施例のＭＯＳＦＥＴの製作方法は、次のとおりである。図７において、ドレイン領域１１として機能する１０１８から１０２０ａｔｍ／ｃｍ３のｎ型ＳｉＣ基板を用意し、その上面に１０１５から１０１６ａｔｍ／ｃｍ３のＳｉＣｎ型ドリフト層２をエピタキシャル成長により形成する。ｎ型ドリフト層２の上に１０１６ａｔｍ／ｃｍ３程度のＳｉＣｐ型ボディ層３３を気相成長法等により形成する。図の左側部分のみｐ型ボディ層３３を残して他の部分のｐ型ボディ層をメサエッチングで除去し、ターミネーション領域Ｔとする。ターミネーション領域Ｔにイオン打ち込みにより不純物濃度が１０１６から１０１８ａｔｍ／ｃｍ３のｐ型ターミネーション領域１４を形成する。残ったｐ型ボディ層３３の中央領域に１０１８ａｔｍ／ｃｍ３程度のｎ型ソース領域７を窒素、りん等のイオン打ち込みにより形成する。次に、異方性エッチングにより、ｐ型ボディ層３３を貫通し底部がｎ型ドリフト層２に達するトレンチ６０を形成する。トレンチ６０の内壁にＳｉＯ２のゲート絶縁膜８を形成した後、高濃度のりんを含んだポリシリコンを堆積してトレンチ６０を埋める。トレンチ６０の内壁に付着したポリシリコン膜を残し、他のポリシリコンを除去してポリシリコン膜のゲート電極５４を形成する。アルミニウム、ニッケル等で、ｎ型領域７とｐ型ボディ層３３の表面にソース電極５３を形成し、ドレイン領域１１にドレイン電極５２を形成する。最後にターミネーション領域Ｔに厚さ０．５μｍ以上のパッシベーション膜２６を形成して完成する。
【００２３】
図７の構成では、ｐ型ターミネーション領域１４の左端部がメサコーナー部２０を覆っているが、必ずしも覆っていなくても良い。パッシベーション膜２６の厚さを０．５μｍ以上と、ｐ型ボディ層３３とｎ型ドリフト層２の接合面３３Ａとメサ底面１８との間の距離Ｌより厚くしたため、パッシベーション膜２６のメサコーナー部２０近傍での電界を緩和できる。さらに、パッシベーション膜２６の表面に付着しＳｉＣ基板面に局部電界集中を生じさせるＮａイオンなどのアルカリイオンによる影響を緩和することができる。また、水分の付着などによる影響がパッシベーション膜２６の表面近傍にとどまり内部にまで及ばない。ｐ型ボディー層３３をエピタキシャル成長法により形成するため、結晶欠陥は非常に少ない。その結果オン時にｐ型ボディ層３３とゲート絶縁膜８との界面に形成されるチャネル領域の移動度も８３ｃｍ２／Ｖｓと高い。
【００２４】
《第８実施例》
図８は、本発明の第８実施例の耐圧８５００Ｖ級ＳｉＣＩＧＢＴの断面図である。本実施例のＩＧＢＴはＳｉＣｐ型基板のコレクタ領域１２の一方の面にコレクタ電極６２を有する。コレクタ領域１２の他方の面にドリフト層２が形成されている。ドリフト層２の厚さを約７０μｍとし、その不純物濃度を約５×１０１４ａｔｍ／ｃｍ３としている。ｐ型ボディ層３３は第５実施例のＭＯＳＦＥＴと同様にエピタキシャル成長により形成するので結晶欠陥は非常に少ない。ｐ型ボディー層３３の一部に、エミッタ領域５７が形成され、エミッタ領域５７にエミッタ電極６３が設けられている。この構成によりオン時にｐ型ボディ層３３とゲート絶縁膜８との界面に形成されるチャネル領域の移動度が９２ｃｍ２／Ｖｓと高い値を有する。オン時にコレクタ領域１２からホールがドリフト層２に注入されるため、伝導度変調が生じオン電圧を低くすることができる。電流密度が１００Ａ／ｃｍ２のときオン電圧は４．３Ｖである。
【００２５】
本発明は上記の各実施例に限定されるものではなく、さらに多くの適用範囲あるいは派生構造をカバーするものである。
前記各実施例では、ＳｉＣを用いた半導体装置のみを例に挙げたが、本発明は、ダイヤモンド、ガリウムナイトライドなどの他のワイドギャップ半導体材料を用いた半導体装置に有効に適用できる。
前記第１ないし第８実施例では、ドリフト層２がｎ型の半導体装置を例に挙げて述べた。ドリフト層２がｐ型の半導体装置の場合には、他の要素のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えることにより、本発明の構成を適用できる。さらに、本発明は、メサコーナー部２０を挟む斜面及びドリフト層にｐ型領域（あるいはｎ型領域）を有する半導体装置すべてに適用可能である。さらに、パッシベーション膜を２種類以上の材料の膜で形成する場合でも、本発明の構成を適用できる。
【００２６】
【発明の効果】
以上の各実施例の詳細な説明から明らかなように、本発明の半導体装置では、メサコーナー部近傍のｐ型層の斜面とターミネーション領域の面とのなす角を鈍角にしている。そしてｐ型層の不純物濃度を所定の範囲内にし、少なくともメサコーナー部のパッシベーション膜をｐ型層とｎ型ドリフト層の接合面とメサ底面間の距離より厚くする。これにより、メサコーナー部のパッシベーション膜への電界集中が緩和され、半導体装置の耐電圧及び信頼性が向上する。さらに、パッシベーション膜を厚くすることにより、この膜のメサコーナー部での電界集中を緩和できるのみならず、パッシベーション膜の表面に付着するＮａイオンなどのアルカリイオンによるＳｉＣ表面の局部電界集中の影響を緩和することができる。さらに、水分などの影響がパッシベーション膜の表面近傍にとどまり内部のＳｉＣまでおよびにくくなる。
【図面の簡単な説明】
【図１】 本発明の第１実施例のｐｎダイオードの断面図
【図２】 本発明の第２実施例のｐｎダイオードの断面図
【図３】本発明の第３実施例のｐｎダイオードの断面図
【図４】本発明の第４実施例のｐｎダイオードの断面図
【図５】本発明の第５実施例のｐｎダイオードの断面図
【図６】本発明の第６実施例のｐｎダイオードの断面図
【図７】本発明の第７実施例のＭＯＳＦＥＴの断面図
【図８】本発明の第８実施例のＩＧＢＴの断面図
【図９】従来の例のｐｎダイオードの断面図
【図１０】従来の他の例のｐｎダイオードの断面図
【図１１】従来の更に他の例のｐｎダイオードの断面図
【符号の説明】
１ カソード領域
２ ドリフト層
３ ｐ型層
４、１４ ｐ型ターミネーション領域
５ チャネルストッパー
６、１６、２６ パッシベーション膜
７ ソース領域
８ ゲート絶縁膜
１１ ドレイン領域
２０ メサコーナー部
２６ パッシベーション膜
３３ ｐ型ボディー層
５０ カソード電極
５１ アノード電極
５２ ドレイン電極
５３ ソース電極
５４ ゲート電極

Claims (24)

  1. ワイドギャップ半導体材料の基板に形成した第１の導電型の第１の層、
    前記第１の層の上にエピタキシャル成長法で形成した、第２の導電型の第２の層、
    前記第２の層に隣接するメサ溝のメサ底面を形成する前記第１の層に、前記メサ底面側から形成した、第２の導電型のターミネーション領域、及び
    前記ターミネーション領域と前記第２の層と前記第１の層との上に形成した表面保護膜
    を有し、
    前記第２の層と前記第１の層との接合面は、前記メサ底面よりも、高い位置にあり、
    前記ターミネーション領域の前記第２の層側の端部は、前記メサ溝のメサ側面にあって、前記ターミネーション領域は、前記メサ側面と前記メサ底面とが交わる部分であるメサコーナー部を覆っていることを特徴とする高耐電圧半導体装置。
  2. 前記第２の導電型のターミネーション領域の不純物濃度が１０１６から１０１８ａｔｍ／ｃｍ３の範囲にあることを特徴とする請求項１記載の高耐電圧半導体装置。
  3. 前記第２の層の側面と前記メサ底面がなす角が９０度を越え、かつ、１５０度以下の範囲であることを特徴とする請求項１記載の高耐電圧半導体装置。
  4. 前記メサコーナー部における前記表面保護膜の前記メサ底面に直交する方向の厚みは、１μｍ以上であることを特徴とする請求項１記載の高耐電圧半導体装置。
  5. 前記表面保護膜の厚さが０．５μｍ以上であることを特徴とする請求項１記載の高耐電圧半導体装置。
  6. 前記第２の導電型のターミネーション領域が前記第２の層の近傍又は第２の層に接して形成されていることを特徴とする請求項１記載の高耐電圧半導体装置。
  7. 前記第２の導電型のターミネーション領域の不純物濃度を、前記メサコーナー部に近い部分で高くし、前記メサコーナー部から遠い部分で低くしたことを特徴とする請求項１記載の高耐電圧半導体装置。
  8. 前記第２導電型のターミネーション領域は、互いに間隔をあけて配列された複数の分割領域を有し、前記複数の分割領域のうちの最も前記第２の層側にある一の分割領域は、前記メサコーナー部を覆っていることを特徴とする請求項１記載の高耐電圧半導体装置。
  9. 前記一の分割領域は、他の前記分割領域よりも、前記メサ底面に沿って前記メサコーナー部から離れる方向の長さが、大きいことを特徴とする請求項８記載の高耐電圧半導体装置。
  10. 前記第２導電型のターミネーション領域は、複数の分割領域を有し、前記複数の分割領域は、不純物濃度がほぼ等しいことを特徴とする請求項１記載の高耐電圧半導体装置。
  11. 前記第２導電型のターミネーション領域は、複数の分割領域を有し、前記複数の分割領域は、不純物濃度が互いに異なることを特徴とする請求項１記載の高耐電圧半導体装置。
  12. 一方の面に第１の電極を有するワイドギャップ半導体材料の基板の他方の面に形成した第１の導電型の第１の層、
    前記第１の層の上にエピタキシャル成長法で形成した、第２の導電型の第２の層、
    前記第２の層の一部分に形成した第１の導電型の第１の領域、
    前記第１の領域及び第２の層を貫通し、第１の層に達するように形成されたトレンチ、
    前記トレンチの内壁面に絶縁膜を介して形成した第２の電極、
    前記第２の層に隣接するメサ溝のメサ底面を形成する前記第１の層に、前記メサ底面側から形成した、第２の導電型のターミネーション領域、
    前記第１の領域と第２の層の上に形成した第３の電極、及び
    前記ターミネーション領域、前記第１の層及び前記第２の層の側面に形成した表面保護膜
    を有し、
    前記第２の層と前記第１の層との接合面は、前記メサ底面よりも、高い位置にあり、
    前記ターミネーション領域の前記第２の層側の端部は、前記メサ溝のメサ側面にあって、前記ターミネーション領域は、前記メサ側面と前記メサ底面とが交わる部分であるメサコーナー部を覆っていることを特徴とする高耐電圧半導体装置。
  13. 前記ワイドギャップ半導体材料の基板が第２の導電型であることを特徴とする請求項１２記載の高耐電圧半導体装置。
  14. 前記表面保護膜の厚さが０．５μｍ以上であることを特徴とする請求項１２又は１３記載の高耐電圧半導体装置。
  15. 前記第２の導電型のターミネーション領域の不純物濃度が１０１６から１０１８ａｔｍ／ｃｍ３の範囲にあることを特徴とする請求項１２又は１３記載の高耐電圧半導体装置。
  16. 前記第２の層の側面と前記メサ底面がなす角が９０度を越え、かつ、１５０度以下の範囲であることを特徴とする請求項１２又は１３記載の高耐電圧半導体装置。
  17. 前記メサコーナー部における前記表面保護膜の前記メサ底面に直交する方向の厚みは、１μｍ以上であることを特徴とする請求項１２又は１３記載の高耐電圧半導体装置。
  18. 前記第２の導電型のターミネーション領域が前記第２の層の近傍又は第２の層に接して形成されていることを特徴とする請求項１２又は１３記載の高耐電圧半導体装置。
  19. 前記第２の導電型のターミネーション領域が前記第２の層に接して形成されていることを特徴とする請求項１２又は１３記載の高耐電圧半導体装置。
  20. 前記第２の導電型のターミネーション領域の不純物濃度を、前記メサコーナー部に近い部分で高くし、前記メサコーナー部から遠い部分で低くしたことを特徴とする請求項１２記載の高耐電圧半導体装置。
  21. 前記第２導電型のターミネーション領域は、互いに間隔をあけて配列された複数の分割領域を有し、前記複数の分割領域のうちの最も前記第２の層側にある一の分割領域は、前記メサコーナー部を覆っていることを特徴とする請求項１２記載の高耐電圧半導体装置。
  22. 前記一の分割領域は、他の前記分割領域よりも、前記メサ底面に沿って前記メサコーナー部から離れる方向の長さが、大きいことを特徴とする請求項２１記載の高耐電圧半導体装置。
  23. 前記第２導電型のターミネーション領域は、複数の分割領域を有し、前記複数の分割領域は、不純物濃度がほぼ等しいことを特徴とする請求項１２記載の高耐電圧半導体装置。
  24. 前記第２導電型のターミネーション領域は、複数の分割領域を有し、前記複数の分割領域は、不純物濃度が互いに異なることを特徴とする請求項１２記載の高耐電圧半導体装置。
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