JP5439417B2 - 半導体整流装置 - Google Patents
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Description
本発明の実施の形態は、半導体層にｐｎ接合が設けられて成る高耐圧半導体整流装置に関する。
半導体電力変換装置の小型化、高効率化および高性能化が進んでいる。このためには、半導体電力変換装置に用いられている半導体整流装置（ダイオード）の低損失化や高耐圧化が重要である。
また、次世代のパワー半導体デバイス材料として例えば炭化珪素（以下、ＳｉＣとも記述する）を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体は珪素（以下、Ｓｉとも記述する）に対して広いバンドギャップを有し、Ｓｉよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
そこで、ＳｉＣを用いたダイオードの適用による、さらなる半導体電力変換装置の小型化、高効率化および高性能化が期待されている。特に、２ｋＶを超える高耐圧の領域では、ｐｎ接合が設けられて成るＰｉＮダイオードの低損失化や高耐圧化が期待されている。
本実施の形態においては、高耐圧半導体整流装置であるＰｉＮダイオードにおいて、優れたプロセス歩留まりを実現することができる半導体装置を提供することを目的としている。
本発明の実施の形態である高耐圧半導体整流装置は、第１導電型の基板と、前記第１導電型の基 板上に形成した第１導電型のドリフト層と、前記ドリフト層の上に形成した第２導電型のバッファ層と、前記第２導電型のバッファ層の上に形成した第２導電型の高濃度半導体領域と、前記半導体基板と前記バッファ層との間に逆電圧を印加したときの半導体装置の端部領域の電界を緩和するために、前記端部領域に形成したメサ終端部と、前記メサ終端部に形成した第２導電型の電界緩和領域を有し、前記高濃度半導体領域と前記電界緩和領域との距離が、１０μｍよりも長いことを特徴とする。
以下、実施の形態について、従来技術を参照しながら説明する。
従来、逆バイアス時に電界を緩和するメサ構造部およびイオン打ち込みで形成したＪＴＥ領域を備え、メサ角度およびメサ底面に形成したＪＴＥ領域の不純物濃度を所定の範囲内とし、メサコーナー部のパッシベーション膜を５００ｎｍ以上の厚さにするＳｉＣのＰｉＮダイオードが知られている。
従来、逆バイアス時に電界を緩和するメサ構造部およびイオン打ち込みで形成したＪＴＥ領域を備え、メサ角度およびメサ底面に形成したＪＴＥ領域の不純物濃度を所定の範囲内とし、メサコーナー部のパッシベーション膜を５００ｎｍ以上の厚さにするＳｉＣのＰｉＮダイオードが知られている。
このメサ構造部およびイオン打ち込みで形成したＪＴＥ領域を備えるＰｉＮダイオードでは、イオン打ち込みで形成したＪＴＥ領域の不純物濃度のわずかなずれにより、大幅に耐圧が低下してしまう。
例えば、ＪＴＥ領域の不純物濃度が１．８×１０１７ｃｍ−３のときに６０００Ｖ以上の耐圧であったＳｉＣのＰｉＮダイオードでは、ＪＴＥ領域の不純物濃度が高濃度側にずれてしまい１．９×１０１７ｃｍ−３となった場合には４０００Ｖ以下の耐圧、またＪＴＥ領域の不純物濃度が低濃度側にずれてしまい１．２×１０１７ｃｍ−３となった場合には５０００Ｖ以下の耐圧になることなどが、発明者らの検討の結果判明した。
一方、メサ構造部を２段作製することで、ＪＴＥ領域の不純物濃度がずれたとしても、耐圧の低下がなくなる構造が提案されている。
しかし、メサ構造部を２段作製するためには、エッチング工程が２回必要である。しかし、エッチングは深さ方向の制御が難しく、ウェハ面内での深さにばらつきができやすい。
つまり、後者の構造では、プロセス歩留まりはＪＴＥ領域の不純物濃度依存性の点では解決されるが、エッチング工程での深さ方向の制御により低下してしまう可能性がある。
これに対して、本実施の形態によれば、第２導電型のバッファ層においても耐圧を持つことができることから、より高い耐圧を持つダイオードを提供する。
また、本実施の形態によれば、ＪＴＥ領域の不純物濃度が、低濃度側にずれた場合においても、耐圧が急激に下がることはなく、高い耐圧を維持することができ、半導体プロセスにおける歩留まりの向上を提供する。
また、本実施の形態によれば、メサ構造部を２段必要としないため、エッチングの制御性によるウェハ面内での深さのばらつきなどが問題とならず、半導体プロセスにおける歩留まりの向上を提供する。
以下、図面を参照しつつ本発明の実施の形態をさらに説明する。
（第１の実施の形態）
本実施の形態の高耐圧半導体整流装置は、第１導電型の基板と、前記第１導電型の基板上に形成した第１導電型のドリフト層と、前記ドリフト層の上に形成した第２導電型のバッファ層と、前記第２導電型のバッファ層の上に形成した第２導電型の高濃度半導体領域と、前記第１導電型基板と前記第２導電型のバッファ層との間に逆電圧を印加したときの半導体装置の端部領域の電界を緩和するために、前記端部領域に形成したメサ終端部と、前記メサ終端部に形成した第２導電型の電界緩和領域を有することを特徴とする。
（第１の実施の形態）
本実施の形態の高耐圧半導体整流装置は、第１導電型の基板と、前記第１導電型の基板上に形成した第１導電型のドリフト層と、前記ドリフト層の上に形成した第２導電型のバッファ層と、前記第２導電型のバッファ層の上に形成した第２導電型の高濃度半導体領域と、前記第１導電型基板と前記第２導電型のバッファ層との間に逆電圧を印加したときの半導体装置の端部領域の電界を緩和するために、前記端部領域に形成したメサ終端部と、前記メサ終端部に形成した第２導電型の電界緩和領域を有することを特徴とする。
上記構成を備えることにより、第２導電型のバッファ層においても耐圧を持つことができることから、より高い耐圧を持つダイオードを提供する。また、本発明によれば、ＪＴＥ領域の不純物濃度が、低濃度側にずれた場合においても、耐圧が急激に下がることはなく、高い耐圧を維持することができ、半導体プロセスにおける歩留まりの向上を提供する。
以下、半導体が炭化珪素（以下、ＳｉＣとも記述する）であり、第１導電型がｎ型、第２導電型がｐ型であるＰｉＮダイオードを例に説明する。
図１は、本実施の形態の高耐圧半導体整流装置であるＰｉＮダイオードの模式的な断面図である。
図１に示すように、本実施の形態のＰｉＮダイオード１０は、例えばｎ＋型の４Ｈ−ＳｉＣ基板１２の上に、ドリフト層としてｎ−型ＳｉＣ層１４が形成されている。４Ｈ−ＳｉＣ基板１２およびｎ−型ＳｉＣ層１４は、例えばＮ（窒素）を不純物として含有している。
前記ドリフト層の不純物濃度は、５．０×１０１３ｃｍ−３〜５．０×１０１５ｃｍ−３であることが好ましい。その理由は、ＳｉＣ−ＰｉＮダイオードの適用範囲と考えられる１ｋＶ〜２０ｋＶ程度の耐圧を持たせるためである。
前記ドリフト層の不純物濃度は、５．０×１０１３ｃｍ−３〜５．０×１０１５ｃｍ−３であることが好ましい。その理由は、ＳｉＣ−ＰｉＮダイオードの適用範囲と考えられる１ｋＶ〜２０ｋＶ程度の耐圧を持たせるためである。
前記ｎ−型ＳｉＣ層１４の上端には、ｐ型ＳｉＣ領域で構成されるＪＴＥ領域１６が形成されている。ＪＴＥ領域はＰｉＮダイオードの耐圧を安定化させるために設けられる。ＪＴＥ領域１６は、例えばＡｌ（アルミニウム）またはＢ（ボロン）を不純物として含有している。
また、ｎ−型ＳｉＣ層１４の上端の、ＪＴＥ領域１６の外側にはｎ型のチャンネルストップ領域１８が形成されている。
そして、ｎ−型ＳｉＣ領域１４の上は、ｐ型バッファ層２０が形成されている。
この第２導電型のバッファ層の不純物濃度は、５．０×１０１５ｃｍ−３〜５．０×１０１７ｃｍ−３であることが好ましい。その理由は、不純物濃度が高すぎるとｐｎ接合部に電界集中が発生してしまい、耐圧が下がってしまうが、逆に不純物濃度が低すぎると導通時のアノード電極からのホール注入量が減りすぎてしまうことによる。
この第２導電型のバッファ層の不純物濃度は、５．０×１０１５ｃｍ−３〜５．０×１０１７ｃｍ−３であることが好ましい。その理由は、不純物濃度が高すぎるとｐｎ接合部に電界集中が発生してしまい、耐圧が下がってしまうが、逆に不純物濃度が低すぎると導通時のアノード電極からのホール注入量が減りすぎてしまうことによる。
このバッファ層２０を、ドリフト層１４と高濃度半導体層２２との間に介在させることによって、耐圧は顕著に改善される。すなわち、従来のＳｉＣ−ＰｉＮダイオードにおいては、導通時のホール注入を意図してバッファ層を配置している。本実施の形態においては、バッファ層の不純物濃度を、ホール注入を阻止しない程度に低くして、さらにｐ型高濃度半導体領域２２と、第２導電型の電界緩和領域であるｐ型ＪＴＥ領域１６との距離を、最適化することによって、耐圧が上がることを確認した。
ｐ型バッファ層２０の上端にはｐ型高濃度半導体領域２２が形成されている。
このバッファ層の上部に形成した第２導電型の高濃度半導体領域２２の不純物濃度は、５．０×１０１８ｃｍ−３よりも高いことが好ましい。その理由は、アノード電極におけるコンタクト抵抗を低減するためである。
このバッファ層の上部に形成した第２導電型の高濃度半導体領域２２の不純物濃度は、５．０×１０１８ｃｍ−３よりも高いことが好ましい。その理由は、アノード電極におけるコンタクト抵抗を低減するためである。
また、ｐ型高濃度半導体領域２２の表面は、例えばＮｉの第１の電極（アノード電極）のオーミック電極領域２４が形成されている。
さらに、ｎ＋型の４Ｈ−ＳｉＣ基板１２下面には、例えば、Ｎｉの第２の電極（カソード電極）２６が形成されている。
図１に示す半導体整流装置において、第２導電型の高濃度半導体領域であるｐ型高濃度半導体領域２２と、第２導電型の電解緩和領域であるｐ型ＪＴＥ領域１６との距離が、第１導電型の基板であるＳｉＣ基板１２と第２導電型バッファ層であるｐ型バッファ層２０の距離の１／１０より長いことが好ましい。
また、ｐ型ＪＴＥ層の不純物濃度、ｐ型高濃度半導体領域２２とｐ型ＪＴＥ領域１６との距離、及び耐圧との関係をシミュレーションした結果を図６に示す。
図５の半導体整流装置の概略断面図において示すように、第２導電型の高濃度半導体領域であるｐ型高濃度半導体領域２２と、第２導電型の電界緩和領域であるｐ型ＪＴＥ領域１６との距離をＬｐであらわすと、上記シミュレーションの結果を表す図６のグラフに示すように、Ｌｐの値が、１０μｍを越えた領域から、耐圧が、不純物濃度の変動によって、左右される程度が低減し、好ましい特性を示す。
図５の半導体整流装置の概略断面図において示すように、第２導電型の高濃度半導体領域であるｐ型高濃度半導体領域２２と、第２導電型の電界緩和領域であるｐ型ＪＴＥ領域１６との距離をＬｐであらわすと、上記シミュレーションの結果を表す図６のグラフに示すように、Ｌｐの値が、１０μｍを越えた領域から、耐圧が、不純物濃度の変動によって、左右される程度が低減し、好ましい特性を示す。
以上に説明したように、特に、上記Ｌｐを、第１導電型の基板であるＳｉＣ基板１２と第２導電型バッファ層であるｐ型バッファ層２０の距離の１／１０か、１０μｍのどちらか短い方よりも長くすることによって、耐圧がさらに改善される。
（製造方法）
次に、図１に示す本実施の形態の半導体整流装置の製造方法を、工程断面図である図３、及び図４を用いて説明する。
まず、図３（ａ）に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１２上に、エピタキシャル成長により、ドリフト層となるｎ−型のＳｉＣ層１４およびｐ型のバッファ層２０を形成する。
次に、図１に示す本実施の形態の半導体整流装置の製造方法を、工程断面図である図３、及び図４を用いて説明する。
まず、図３（ａ）に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１２上に、エピタキシャル成長により、ドリフト層となるｎ−型のＳｉＣ層１４およびｐ型のバッファ層２０を形成する。
次に、図３（ｂ）に示すように、前記バッファ層の上部に、イオン注入により、ｐ型高濃度半導体領域２２を形成する。注入イオン種としては、ボロンなどが用いられる。また、ドーピング濃度は、５．０×１０１８ｃｍ−３よりも高いことが好ましい。
次に、図３（ｃ）に示すように、前記バッファ層の周縁部を選択的にエッチングして、メサ構造を形成する。
さらに、図３（ｄ）に示すように、前記バッファ層とドリフト層との境界部分のドリフト層にイオン注入することによりｐ型ＪＴＥ領域１６、およびｎ型チャンネルストップ領域１８を形成する。ｎ型チャンネルストップ領域１８は、注入イオン種としては、アルミニウムまたは窒素を用いることができる。ドーピング濃度は、５．０×１０１７ｃｍ−３よりも高いことが好ましい。
さらに、図３（ｅ）に示すように、ＳｉＣのＰｉＮダイオードの表面の全面に、表面保護用のパッシベーション膜２８を形成する。
次に、図３（ｆ）に示すように、４Ｈ−ＳｉＣ基板１２の下面に、例えば、スパッタ法でＮｉを堆積した後、第２の電極（カソード電極）２６を形成し、その後シンター工程を行う。
次に、図３（ｇ）に示すように、ｐ型高濃度半導体領域２２の一部が露出するようにリソグラフィーおよびＲＩＥを行う。
そして、図３（ｈ）に示すように、例えば、スパッタ法でＮｉを堆積した後、リフトオフして第１の電極（アノード電極）のうちのオーミック電極領域２４を形成する。その後シンター工程を行う。
以上の製造方法により、図１に示すＰｉＮダイオード１０が製造可能である。
（第２の実施の形態）
高耐圧半導体整流装置の第２の実施の形態を、ＰｉＮ型ダイオードの模式図である図７を用いて説明する。この実施の形態は、アノード電極２４がｐ型高濃度半導体領域２２よりも面積が大きいことを特徴としている。このようなＰｉＮ型ダイオードは、次のような特性を有する。すなわち、アノード電極２４がｐ型バッファ層２０と接することで、ＰｉＮダイオードのターンオフ時に、キャリアの排出がスムーズに進むため、ターンオフ特性が改善する。
高耐圧半導体整流装置の第２の実施の形態を、ＰｉＮ型ダイオードの模式図である図７を用いて説明する。この実施の形態は、アノード電極２４がｐ型高濃度半導体領域２２よりも面積が大きいことを特徴としている。このようなＰｉＮ型ダイオードは、次のような特性を有する。すなわち、アノード電極２４がｐ型バッファ層２０と接することで、ＰｉＮダイオードのターンオフ時に、キャリアの排出がスムーズに進むため、ターンオフ特性が改善する。
（第３の実施の形態）
高耐圧半導体整流装置の第３の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図８を用いて説明する。この実施の形態は、前記バッファ層２０の上に、アノード電極２４およびｐ型高濃度半導体領域２２が複数存在していることを特徴としている。このＰｉＮ型ダイオードは、次のような特性を有している。すなわち、電極およびｐ型高濃度半導体領域２２の面積を小さくすることにより、ＰｉＮダイオードのスイッチング特性を改善することができる。さらに、これらの領域を複数存在させることにより、チップ全体に電流を均一化させられるため、通電時に局所的に熱が集中することを回避できる。
高耐圧半導体整流装置の第３の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図８を用いて説明する。この実施の形態は、前記バッファ層２０の上に、アノード電極２４およびｐ型高濃度半導体領域２２が複数存在していることを特徴としている。このＰｉＮ型ダイオードは、次のような特性を有している。すなわち、電極およびｐ型高濃度半導体領域２２の面積を小さくすることにより、ＰｉＮダイオードのスイッチング特性を改善することができる。さらに、これらの領域を複数存在させることにより、チップ全体に電流を均一化させられるため、通電時に局所的に熱が集中することを回避できる。
このアノード電極２４とｐ型高濃度半導体領域２２の面積は、どちらが大きくても差し支えない。アノード電極２４が大きい場合には、ターンオフ特性を改善する特徴を有しており、一方、ｐ型高濃度半導体領域２２が大きい場合には、耐圧歩留まりをより向上する特徴を有している。
図９は、この実施の形態のＰｉＮ型ダイオードの平面図である。この実施の形態において、複数のアノード電極２４が、ｐ型高濃度半導体領域２２に取り囲まれて配置されている。
図９は、この実施の形態のＰｉＮ型ダイオードの平面図である。この実施の形態において、複数のアノード電極２４が、ｐ型高濃度半導体領域２２に取り囲まれて配置されている。
（第４の実施の形態）
高耐圧半導体整流装置の第４の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図１０を用いて説明する。この実施の形態のＰｉＮ型ダイオードは、複数のｐ型高濃度半導体領域２２と１つのアノード電極２４を備えていることを特徴としている。このＰｉＮ型ダイオードは、次のような特徴を有している。すなわち、ｐ型高濃度半導体領域２２の面積を小さくすることにより、ＰｉＮダイオードのターンオフ特性を改善することができる。また、これらの領域を複数存在させることにより、チップ全体に電流を均一化させられるため、通電時に局所的に熱が集中することを回避できる。さらに、電極がバッファ層と接することで、ＰｉＮダイオードのターンオフ時に、キャリアの排出がスムーズに進むため、ターンオフ特性がさらに改善する。
高耐圧半導体整流装置の第４の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図１０を用いて説明する。この実施の形態のＰｉＮ型ダイオードは、複数のｐ型高濃度半導体領域２２と１つのアノード電極２４を備えていることを特徴としている。このＰｉＮ型ダイオードは、次のような特徴を有している。すなわち、ｐ型高濃度半導体領域２２の面積を小さくすることにより、ＰｉＮダイオードのターンオフ特性を改善することができる。また、これらの領域を複数存在させることにより、チップ全体に電流を均一化させられるため、通電時に局所的に熱が集中することを回避できる。さらに、電極がバッファ層と接することで、ＰｉＮダイオードのターンオフ時に、キャリアの排出がスムーズに進むため、ターンオフ特性がさらに改善する。
（第５の実施の形態）
高耐圧半導体整流装置の第５の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図１１を用いて説明する。この実施の形態のＰｉＮ型ダイオードは、ｐ型ＪＴＥ領域１６の外側に、第２のｐ型ＪＴＥ領域３０を備えることを特徴としている。このＰｉＮ型ダイオードは、次のような特性を有している。すなわち、ｐ型ＪＴＥ領域１６の不純物濃度が所望の値よりも、高濃度に振れた場合にも第２のｐ型ＪＴＥ領域３０が電界を緩和するため、耐圧歩留まりをより向上する効果が得られる。
なお、このｐ型ＪＴＥ領域は２つよりも多くても構わない。
高耐圧半導体整流装置の第５の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図１１を用いて説明する。この実施の形態のＰｉＮ型ダイオードは、ｐ型ＪＴＥ領域１６の外側に、第２のｐ型ＪＴＥ領域３０を備えることを特徴としている。このＰｉＮ型ダイオードは、次のような特性を有している。すなわち、ｐ型ＪＴＥ領域１６の不純物濃度が所望の値よりも、高濃度に振れた場合にも第２のｐ型ＪＴＥ領域３０が電界を緩和するため、耐圧歩留まりをより向上する効果が得られる。
なお、このｐ型ＪＴＥ領域は２つよりも多くても構わない。
（第６の実施の形態）
高耐圧半導体整流装置の第６の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図１２を用いて説明する。この実施の形態のＰｉＮ型ダイオードは、ｐ型ＪＴＥ領域１６の外側に、ｐ型ガードリング領域３２を備えることを特徴としている。このＰｉＮ型ダイオードは、次のような特性を有している。すなわち、ｐ型ＪＴＥ領域１６の不純物濃度が所望の値よりも、高濃度に振れた場合にもｐ型ガードリング領域３２が電界を緩和するため、耐圧歩留まりをより向上する効果が得られる。
このｐ型ガードリング領域は、２つよりも多くても構わない。
高耐圧半導体整流装置の第６の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図１２を用いて説明する。この実施の形態のＰｉＮ型ダイオードは、ｐ型ＪＴＥ領域１６の外側に、ｐ型ガードリング領域３２を備えることを特徴としている。このＰｉＮ型ダイオードは、次のような特性を有している。すなわち、ｐ型ＪＴＥ領域１６の不純物濃度が所望の値よりも、高濃度に振れた場合にもｐ型ガードリング領域３２が電界を緩和するため、耐圧歩留まりをより向上する効果が得られる。
このｐ型ガードリング領域は、２つよりも多くても構わない。
（第７の実施の形態）
高耐圧半導体整流装置の第７の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図１３を用いて説明する。この実施の形態のＰｉＮ型ダイオードは、ｐ型バッファ層２０の中に、ｐ型ＪＴＥ領域が入ることを特徴としている。
高耐圧半導体整流装置の第７の実施の形態を、ＰｉＮ型ダイオードの断面模式図である図１３を用いて説明する。この実施の形態のＰｉＮ型ダイオードは、ｐ型バッファ層２０の中に、ｐ型ＪＴＥ領域が入ることを特徴としている。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体整流装置、半導体整流装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体整流装置、半導体整流装置の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、実施の形態においては、第１導電型をｎ型、第２導電型をｐ型とする半導体整流装置を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とする半導体整流装置であっても構わない。
また、実施の形態では、半導体材料として炭化珪素（ＳｉＣ）を例に説明したが、その他の代表的な半導体材料であるシリコン、ダイヤモンド、窒化ガリウム（ＧａＮ）等を適用することも可能である。
また、第１の電極はＮｉやＴｉ／Ａｌを材料とする場合を例に説明したが、その他の材料、例えば、Ｍｏ、Ｗ、Ｐｔ、Ｔａ、ＴａＮの単体、これらの合金、シリサイド、カーバイド等を用いることも可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体整流装置が、本発明の範囲に包含される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＰｉＮダイオード
１２ ＳｉＣ基板
１４ ｎ−型ＳｉＣ領域
１６ ｐ型ＪＴＥ領域
１８ ｎ型チャンネルストップ領域
２０ ｐ型バッファ層
２２ ｐ型高濃度半導体領域
２４ 第１の電極
２６ 第２の電極
２８ パッシベーション膜
３０ 第２のｐ型ＪＴＥ領域
３２ ｐ型ガードリング領域
１２ ＳｉＣ基板
１４ ｎ−型ＳｉＣ領域
１６ ｐ型ＪＴＥ領域
１８ ｎ型チャンネルストップ領域
２０ ｐ型バッファ層
２２ ｐ型高濃度半導体領域
２４ 第１の電極
２６ 第２の電極
２８ パッシベーション膜
３０ 第２のｐ型ＪＴＥ領域
３２ ｐ型ガードリング領域
Claims (7)
- 第１導電型の半導体基板と、
前記第１導電型の半導体基板上に形成した第１導電型の半導体からなるドリフト層と、
前記ドリフト層の上に形成した第２導電型の半導体からなるバッファ層と、
前記バッファ層の上部に形成した第２導電型の高濃度半導体領域と、
前記半導体基板と前記バッファ層との間に逆電圧を印加したときの半導体装置の端部領域の電界を緩和するために、前記端部領域に形成したメサ終端部と、
前記メサ終端部に形成した第２導電型の半導体からなる電界緩和領域を有し、 前記高濃度半導体領域と前記電界緩和領域との距離が、１０μｍよりも長いことを特徴とする半導体整流装置。 - 前記バッファ層の不純物濃度が、前記電界緩和領域の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体整流装置。
- 前記バッファ層の不純物濃度が、５．０×１０１５ｃｍ−３〜５．０×１０１７ｃｍ−３であることを特徴とする請求項１または請求項２に記載の半導体整流装置。
- 前記バッファ層の上部に、複数の高濃度半導体領域を配置したことを特徴とする請求項１から請求項３のいずれかに記載の半導体整流装置。
- 前記バッファ層の上部に形成した前記高濃度半導体領域の不純物濃度が５．０×１０１８ｃｍ−３よりも高いことを特徴とする請求項１から請求項４のいずれかに記載の半導体整流装置。
- 前記ドリフト層の不純物濃度が、５．０×１０１３ｃｍ−３〜５．０×１０１５ｃｍ−３であることを特徴とする請求項１から請求項５のいずれかに記載の半導体整流装置。
- 前記半導体が、炭化珪素であることを特徴とする請求項１から請求項６のいずれかに記載の半導体整流装置。
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