CN117393609A - 一种碳化硅mosfet器件及其制备方法 - Google Patents
一种碳化硅mosfet器件及其制备方法 Download PDFInfo
- Publication number
- CN117393609A CN117393609A CN202311591602.4A CN202311591602A CN117393609A CN 117393609 A CN117393609 A CN 117393609A CN 202311591602 A CN202311591602 A CN 202311591602A CN 117393609 A CN117393609 A CN 117393609A
- Authority
- CN
- China
- Prior art keywords
- region
- source
- layer
- well
- schottky
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 53
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 53
- 238000002360 preparation method Methods 0.000 title claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 230000005669 field effect Effects 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 238000001465 metallisation Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000002224 dissection Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种碳化硅MOSFET器件及其制备方法，涉及半导体器件领域。该器件包括：由底到顶的衬底层、缓冲层和漂移层；漂移层中从一端到另一端嵌有多个p阱区；每两个p阱区之间设置肖特基区；肖特基区与p阱区之间为结型场效应管区；肖特基区中设置两个肖特基接触p+区；p阱区中嵌有两个n+源区和一个位于中间的源极p+区；漂移层中从一端开始每两个p阱区构成一个p阱区组；p阱区组中的源极p+区的宽度相同；漂移层中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布；p阱区的上表面设置栅氧化层和多晶硅层；栅氧化层和多晶硅层的外表面包裹隔离介质层。本发明能提高碳化硅MOSFET器件的可靠性。
Description
技术领域
本发明涉及半导体器件领域，特别是涉及一种碳化硅MOSFET器件及其制备方法。
背景技术
随着科学技术的进步，人们开始对材料有了更高的追求。第一代和第二代半导体材料的局限性，严重制约了器件的工作电压、工作温度和抗浪涌性能的提升。在此背景下，以碳化硅为代表的第三代半导体材料应运而生，具有宽的禁带宽度、高电子饱和速率、高击穿电场、高热导率、耐腐蚀以及抗辐射等优点，更适用于高温、高频等极端环境，被广泛应用于高电压、高功率等领域。
碳化硅(SiC)MOSFET是一种理想的开关器件和线性放大器件，具有开关速度快，开关损耗低；工作频率高，频率响应好；热稳定性高，安全工作区宽；输入阻抗高，增益大，驱动功率小，驱动电路简单等优点，能大幅度提高能源转换效率，在功率器件中占有极为重要的地位。SiC MOSFET虽然拥有诸多优势，但是由于SiC MOSFET栅氧工艺的局限性，使其可靠性存在不少问题。如果要实现SiC MOSFET的广泛应用，可靠性问题是必须要解决的一个问题。
首先，SiC MOSFET一般难以承受较高的结温，当芯片在工作状态时，由于芯片不同区域散热效率不同，不同区域间会出现温度梯度，芯片中央区域往往表现出较高的结温，使得SiC MOSFET芯片在部分区域结温未达极限的情况下仍存在高温失效的风险。其次，浪涌可靠性是器件可靠性指标的一种，当电力电子系统出现故障时，在保护电路来不及做出反应或者没有保护电路的情况下，SiC MOSFET器件本身需要承受浪涌的冲击，而浪涌电流主要流通SiC MOSFET的体二极管，该过程虽然很短暂，但对器件的要求却很高。有研究表明，当浪涌电流超过器件的承受能力时，SiC MOSFET器件发生了栅源短路，解剖之后发现了芯片表面铝电极发生熔化、源极欧姆接触层消失、p well区(p阱区)出现退化等现象。
综上，如何来进一步增强器件可靠性，提升抗浪涌电流能力，拓宽SiC功率器件在电力电子市场应用，仍是目前亟待解决的问题。
发明内容
本发明的实施例提供一种碳化硅MOSFET器件及其制备方法，以提高碳化硅MOSFET器件的可靠性。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种碳化硅MOSFET器件，包括：由底到顶的衬底层、缓冲层和漂移层；
所述漂移层中从一端到另一端嵌有多个p阱区；每两个所述p阱区之间设置肖特基区；所述肖特基区与所述p阱区之间为结型场效应管区；所述肖特基区中设置两个宽度相同的肖特基接触p+区；所述p阱区中嵌有两个n+源区和一个源极p+区；所述源极p+区位于两个所述n+源区的中间；所述漂移层中从一端开始每两个所述p阱区构成一个p阱区组；所述p阱区组中的两个所述p阱区的源极p+区的宽度相同；所述漂移层中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布；
所述p阱区的上表面设置栅氧化层、源极金属和源极；所述肖特基区的上表面覆盖肖特基金属；每个源极p+区一侧的栅氧化层覆盖所述p阱区中一侧的沟道区、一侧的部分n+源区以及一侧的部分结型场效应管区；所述栅氧化层的上表面设置多晶硅层；所述栅氧化层和所述多晶硅层的外表面包裹隔离介质层；所述源极金属覆盖所述源极p+区和所述源极p+区两侧的部分n+源区，形成欧姆接触；所述漂移层、所述隔离介质层、所述源极金属和所述肖特基金属的上表面覆盖所述源极；所述衬底层的下表面设置漏极；所述栅氧化层与所述多晶硅层连接形成栅极。
在第一种可能实现的方式中，结合第一方面，所述源极p+区的宽度为0.1μm-3.0μm；多个所述p阱区组的源极p+区的宽度从器件的边缘至器件的中央的递增梯度为每微米增加1μm-10μm。
在第二种可能实现的方式中，结合第一方面，所述肖特基区的宽度为1μm-10μm。
在第三种可能实现的方式中，结合第一方面，所述n+源区的宽度为0.1μm-3.0μm，所述n+源区深度为0.2μm-0.5μm；所述n+源区的掺杂浓度为1×1018cm-3-1×1019cm-3。
在第四种可能实现的方式中，结合第一方面，所述肖特基接触p+区的宽度为1.0μm-10μm。
在第五种可能实现的方式中，结合第一方面，所述源极p+区和所述肖特基接触p+区的深度均为0.2μm-0.7μm；所述源极p+区和所述肖特基接触p+区的掺杂浓度均为2×1018cm-3-2×1019cm-3。
在第六种可能实现的方式中，结合第一方面，所述p阱区的宽度为0.1μm-10.0μm；所述p阱区的深度为0.2μm-0.7μm。
在第七种可能实现的方式中，结合第一方面，所述p阱区的形状为条形、圆形、环形、正四边形、正六边形或正八边形；
或者，所述p阱区的形状为条形、圆形、环形、正四边形、正六边形和正八边形中至少两种形状的组合。
在第八种可能实现的方式中，结合第一方面，所述栅氧化层的材料为SiO2、SiN、Al2O3中的一种或多种。
第二方面，提供一种碳化硅MOSFET器件的制备方法，所述制备方法用于制备第一方面所述的碳化硅MOSFET器件；所述制备方法，包括：
在SiC衬底的Si面上依次生长缓冲层和漂移层；
利用掩膜版在所述漂移层上制备SiO2掩膜，并进行设定温度的离子注入形成多个p阱区；
利用SiO2掩膜在所述漂移层上进行多次离子注入，生成n+源区和源极p+区；每个p阱区中嵌有两个n+源区和一个源极p+区；所述源极p+区位于两个所述n+源区的中间；所述漂移层中从一端开始每两个所述p阱区构成一个p阱区组；所述p阱区组中的两个所述p阱区的源极p+区的宽度相同；所述漂移层中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布；
在每两个所述p阱区之间的肖特基区的表面生长肖特基金属；
在所述p阱区的上表面生长栅氧化层、源极金属和源极，在所述肖特基区的上表面覆盖肖特基金属；其中，每个源极p+区一侧的栅氧化层覆盖所述p阱区中一侧的沟道区、一侧的部分n+源区以及一侧的部分结型场效应管区；所述源极金属覆盖所述源极p+区和所述源极p+区两侧的部分n+源区，形成欧姆接触；
在所述栅氧化层的上表面生长多晶硅层；所述栅氧化层与所述多晶硅层连接形成栅极；
在所述栅氧化层和所述多晶硅层的外表面生长隔离介质层；
在所述漂移层、所述隔离介质层、所述源极金属和所述肖特基金属的上表面生长金属化层，得到源极；
在衬底下表面生长金属化层，得到漏极。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明实施例中漂移层中从一端开始每两个p阱区构成一个p阱区组，p阱区组中的源极p+区的宽度相同，漂移层中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布，这样可通过调节源极p+区的宽度，使得源极p+区的宽度非均匀分布，并且每两个p阱区之间设置肖特基区，肖特基区中设置两个宽度相同的肖特基接触p+区，实现在不牺牲MOSFET工作性能的同时，降低芯片中央区域工作时较高的结温，使芯片的温度均匀分布；同时通过集成混合PiN-肖特基二极管，增强体二极管的导通性能和抗浪涌电流能力，避免外接续流二极管，从而降低电路设计复杂度和系统成本，提高碳化硅MOSFET器件的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的碳化硅MOSFET器件的结构示意图；
图2为本发明实施例提供的碳化硅MOSFET元胞的结构示意图；
图3为本发明实施例提供的碳化硅MOSFET元胞结构掩膜版示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
参见图1，本发明实施例的碳化硅MOSFET器件，包括：由底到顶的衬底层1、缓冲层2和漂移层3。所述漂移层3中从一端到另一端嵌有多个p阱区(p well区)4；每两个所述p阱区之间设置肖特基区；所述肖特基区与所述p阱区之间为结型场效应管(JFET)区；所述肖特基区中设置两个宽度相同的肖特基接触p+区。所述p阱区4中嵌有两个n+源区和一个源极p+区，形成源极区域；所述源极p+区位于两个所述n+源区的中间。所述漂移层3中从一端开始每两个所述p阱区4构成一个p阱区组；所述p阱区组中的两个所述p阱区4的源极p+区的宽度相同；所述漂移层3中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布。
所述p阱区4的上表面设置栅氧化层5、源极金属和源极7；所述肖特基区的上表面覆盖肖特基金属；每个源极p+区一侧的栅氧化层5覆盖所述p阱区4中一侧的沟道区、一侧的部分n+源区以及一侧的部分结型场效应管区；所述栅氧化层5的上表面设置多晶硅层(PolySi)；所述栅氧化层5和所述多晶硅层的外表面包裹隔离介质层6。所述源极金属覆盖所述源极p+区和所述源极p+区两侧的部分n+源区，形成欧姆接触。所述漂移层3、所述隔离介质层6、所述源极金属和所述肖特基金属的上表面覆盖所述源极7。所述肖特基金属与肖特基区形成肖特基接触，与所述肖特基接触p+区形成类欧姆接触。
所述衬底层1的下表面设置漏极8；所述栅氧化层5与所述多晶硅层连接形成栅极。
每个p阱区组和位于该p阱区组两个所述p阱区之间的肖特基区构成一个碳化硅MOSFET元胞。碳化硅MOSFET元胞中的两个所述p阱区的源极p+区的宽度相同，单个碳化硅MOSFET元胞的结构如图2所示。
本实施例的碳化硅MOSFET器件，是一种集成混合式PiN-肖特基二极管的碳化硅MOSFET，一方面通过采用肖特基二极管代替传统pn二极管，使开启电压降低从而降低器件导通损耗；同时提升p+区域的掺杂浓度使p+区域形成欧姆接触，从而提升抗浪涌电流能力，避免外接续流二极管，从而降低电路设计复杂度和系统成本。另一方面，通过调节源极p+区宽度自器件的边缘至器件的中央呈递增的非均匀分布规律，降低芯片中央区域工作时较高的结温，使芯片的温度均匀分布，提高碳化硅MOSFET器件可靠性。
作为一种可选的实施方式，所述源极p+区的宽度可以为0.1μm-3.0μm；多个所述p阱区组的源极p+区的宽度从器件的边缘至器件的中央的递增梯度为每微米增加1μm-10μm。
作为一种可选的实施方式，所述肖特基区的宽度可以为1μm-10μm。
作为一种可选的实施方式，所述n+源区的宽度可以为0.1μm-3.0μm，所述n+源区深度可以为0.2μm-0.5μm；所述n+源区的掺杂浓度可以为1×1018cm-3-1×1019cm-3。
作为一种可选的实施方式，所述肖特基接触p+区的宽度可以为1.0μm-10μm。
作为一种可选的实施方式，所述源极p+区和所述肖特基接触p+区的深度可均为0.2μm-0.7μm；所述源极p+区和所述肖特基接触p+区的掺杂浓度可均为2×1018cm-3-2×1019cm-3。
作为一种可选的实施方式，所述p阱区4的宽度可以为0.1μm-10.0μm；所述p阱区4的深度可以为0.2μm-0.7μm。
作为一种可选的实施方式，所述p阱区4的掺杂浓度低于p+区掺杂浓度。
作为一种可选的实施方式，多个所述p阱区4的形状可以相同，也可以不同。单个所述p阱区4的形状可以为条形、圆形、环形、正四边形、正六边形或正八边形。另外，在实际应用中，单个所述p阱区4的形状也可以为条形、圆形、环形、正四边形、正六边形和正八边形中至少两种形状的组合，例如，所述p阱区4可以部分为条形，部分为圆形。
作为一种可选的实施方式，所述栅氧化层5的材料可以为SiO2、SiN、Al2O3中的一种或多种；所述栅氧化层5的厚度可以为10nm-100nm。
作为一种可选的实施方式，所述衬底层1为n型4H-SiC衬底；所述缓冲层2为N+缓冲层；所述漂移层3为N－漂移层。
实施例2
本实施例提供了一种碳化硅MOSFET器件的制备方法，所述制备方法用于制备实施例1的碳化硅MOSFET器件。
所述制备方法，包括：
(1)在SiC衬底的Si面上依次生长缓冲层和漂移层。
(2)利用掩膜版在所述漂移层上制备SiO2掩膜，并进行设定温度的离子注入形成多个p阱区。掩膜版如图3所示。图3中示出了正八边形的p阱区，并p well表示，图3中的n+表示n+源区，p+表示源极p+区。
(3)利用SiO2掩膜在所述漂移层上进行多次离子注入，生成n+源区和源极p+区；每个p阱区中嵌有两个n+源区和一个源极p+区；所述源极p+区位于两个所述n+源区的中间；所述漂移层中从一端开始每两个所述p阱区构成一个p阱区组；所述p阱区组中的两个所述p阱区的源极p+区的宽度相同；所述漂移层中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布。
(4)在每两个所述p阱区之间的肖特基区的表面生长肖特基金属。
(5)在所述p阱区的上表面生长栅氧化层、源极金属和源极，在所述肖特基区的上表面覆盖肖特基金属；其中，每个源极p+区一侧的栅氧化层覆盖所述p阱区中一侧的沟道区、一侧的部分n+源区以及一侧的部分结型场效应管区；所述源极金属覆盖所述源极p+区和所述源极p+区两侧的部分n+源区，形成欧姆接触。
(6)在所述栅氧化层的上表面生长多晶硅层；所述栅氧化层与所述多晶硅层连接形成栅极。
(7)在所述栅氧化层和所述多晶硅层的外表面生长隔离介质层。
(8)在所述漂移层、所述隔离介质层、所述源极金属和所述肖特基金属的上表面生长金属化层，得到源极。
(9)在衬底下表面生长金属化层，得到漏极。
在实际应用中，上述制备方法的一个更为具体的工艺流程如下：
选取6英寸SiC衬底材料，厚度为350μm；在6英寸SiC衬底材料Si面上依次生长N+缓冲层、N－漂移层。
利用掩膜版在碳化硅漂移层区域上制备SiO2掩膜，进行高温离子注入形成p阱区。
利用SiO2掩膜在碳化硅漂移层区域上多次注入生成包括n+源区和源极p+区的源极区域。
在多次注入生成的n+源区和源极p+区生长欧姆金属，欧姆金属采用Ni。
在部分肖特基区、p阱区的沟道区和n+源区生长栅氧化层和多晶硅。
在肖特基区和肖特基接触p+区生长肖特基金属，肖特基金属采用Ti。
在碳化硅漂移层区域上制备隔离栅极区域，氧化层由热氧生长。
在碳化硅漂移层区域上和隔离栅极区域上生长金属化层，金属化层采用Cu金属材料替代传统的Al金属，以提高电极材料的熔化温度，从而提高器件的抗浪涌电流能力。
在衬底下表面生长金属化层。
本发明上述所有实施例，可通过调节源极p+区的宽度，即p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增的非均匀分布，并且肖特基区中设置两个宽度相同的肖特基接触p+区，实现在不牺牲MOSFET工作性能的同时，降低芯片中央区域工作时较高的结温，使芯片的温度均匀分布；同时通过在两个相邻p阱区设有肖特基接触p+区，构建集成混合PiN-肖特基二极管，增强体二极管的导通性能和抗浪涌电流能力，提高碳化硅MOSFET器件的可靠性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种碳化硅MOSFET器件，其特征在于，包括：由底到顶的衬底层、缓冲层和漂移层；
所述漂移层中从一端到另一端嵌有多个p阱区；每两个所述p阱区之间设置肖特基区；所述肖特基区与所述p阱区之间为结型场效应管区；所述肖特基区中设置两个宽度相同的肖特基接触p+区；所述p阱区中嵌有两个n+源区和一个源极p+区；所述源极p+区位于两个所述n+源区的中间；所述漂移层中从一端开始每两个所述p阱区构成一个p阱区组；所述p阱区组中的两个所述p阱区的源极p+区的宽度相同；所述漂移层中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布；
所述p阱区的上表面设置栅氧化层、源极金属和源极；所述肖特基区的上表面覆盖肖特基金属；每个源极p+区一侧的栅氧化层覆盖所述p阱区中一侧的沟道区、一侧的部分n+源区以及一侧的部分结型场效应管区；所述栅氧化层的上表面设置多晶硅层；所述栅氧化层和所述多晶硅层的外表面包裹隔离介质层；所述源极金属覆盖所述源极p+区和所述源极p+区两侧的部分n+源区，形成欧姆接触；所述漂移层、所述隔离介质层、所述源极金属和所述肖特基金属的上表面覆盖所述源极；所述衬底层的下表面设置漏极；所述栅氧化层与所述多晶硅层连接形成栅极。
2.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述源极p+区的宽度为0.1μm-3.0μm；多个所述p阱区组的源极p+区的宽度从器件的边缘至器件的中央的递增梯度为每微米增加1μm-10μm。
3.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述肖特基区的宽度为1μm-10μm。
4.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述n+源区的宽度为0.1μm-3.0μm，所述n+源区深度为0.2μm-0.5μm；所述n+源区的掺杂浓度为1×1018cm-3-1×1019cm-3。
5.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述肖特基接触p+区的宽度为1.0μm-10μm。
6.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述源极p+区和所述肖特基接触p+区的深度均为0.2μm-0.7μm；所述源极p+区和所述肖特基接触p+区的掺杂浓度均为2×1018cm-3-2×1019cm-3。
7.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述p阱区的宽度为0.1μm-10.0μm；所述p阱区的深度为0.2μm-0.7μm。
8.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述p阱区的形状为条形、圆形、环形、正四边形、正六边形或正八边形；
或者，所述p阱区的形状为条形、圆形、环形、正四边形、正六边形和正八边形中至少两种形状的组合。
9.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述栅氧化层的材料为SiO2、SiN、Al2O3中的一种或多种。
10.一种碳化硅MOSFET器件的制备方法，其特征在于，所述制备方法用于制备权利要求1-9中任一项所述的碳化硅MOSFET器件；所述制备方法，包括：
在SiC衬底的Si面上依次生长缓冲层和漂移层；
利用掩膜版在所述漂移层上制备SiO2掩膜，并进行设定温度的离子注入形成多个p阱区；
利用SiO2掩膜在所述漂移层上进行多次离子注入，生成n+源区和源极p+区；每个p阱区中嵌有两个n+源区和一个源极p+区；所述源极p+区位于两个所述n+源区的中间；所述漂移层中从一端开始每两个所述p阱区构成一个p阱区组；所述p阱区组中的两个所述p阱区的源极p+区的宽度相同；所述漂移层中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布；
在每两个所述p阱区之间的肖特基区的表面生长肖特基金属；
在所述p阱区的上表面生长栅氧化层、源极金属和源极，在所述肖特基区的上表面覆盖肖特基金属；其中，每个源极p+区一侧的栅氧化层覆盖所述p阱区中一侧的沟道区、一侧的部分n+源区以及一侧的部分结型场效应管区；所述源极金属覆盖所述源极p+区和所述源极p+区两侧的部分n+源区，形成欧姆接触；
在所述栅氧化层的上表面生长多晶硅层；所述栅氧化层与所述多晶硅层连接形成栅极；
在所述栅氧化层和所述多晶硅层的外表面生长隔离介质层；
在所述漂移层、所述隔离介质层、所述源极金属和所述肖特基金属的上表面生长金属化层，得到源极；
在衬底下表面生长金属化层，得到漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311591602.4A CN117393609A (zh) | 2023-11-27 | 2023-11-27 | 一种碳化硅mosfet器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311591602.4A CN117393609A (zh) | 2023-11-27 | 2023-11-27 | 一种碳化硅mosfet器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117393609A true CN117393609A (zh) | 2024-01-12 |
Family
ID=89468487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311591602.4A Pending CN117393609A (zh) | 2023-11-27 | 2023-11-27 | 一种碳化硅mosfet器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117393609A (zh) |
-
2023
- 2023-11-27 CN CN202311591602.4A patent/CN117393609A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5638067B2 (ja) | 半導体装置 | |
| US9136371B2 (en) | Monolithic bidirectional silicon carbide switching devices | |
| JP5439215B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US8841741B2 (en) | High breakdown voltage semiconductor rectifier | |
| JP2004247545A (ja) | 半導体装置及びその製造方法 | |
| JP2018206873A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| CN109742135B (zh) | 一种碳化硅mosfet器件及其制备方法 | |
| US9029945B2 (en) | Field effect transistor devices with low source resistance | |
| CN114927562B (zh) | 碳化硅jfet器件结构及其制备方法 | |
| US9722029B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| CN115832057A (zh) | 一种碳化硅mosfet器件以及制备方法 | |
| JP2017108097A (ja) | 半導体素子 | |
| CN113421927B (zh) | 一种逆导SiC MOSFET器件及其制造方法 | |
| JP6592083B2 (ja) | 半導体装置およびその製造方法、並びにパワーモジュール | |
| CN111129137A (zh) | 具有NiO/SiC pn异质结的SiC绝缘栅双极晶体管 | |
| CN117393609A (zh) | 一种碳化硅mosfet器件及其制备方法 | |
| JP2017092364A (ja) | 半導体装置および半導体装置の製造方法 | |
| CN220914242U (zh) | 一种集成混合式PiN-肖特基二极管的碳化硅MOSFET | |
| CN219435813U (zh) | 一种碳化硅mosfet | |
| CN114784109B (zh) | 一种平面栅SiC MOSFET及其制作方法 | |
| CN220692028U (zh) | 超结碳化硅npn型三极管 | |
| JP5524403B2 (ja) | 半導体装置 | |
| CN114203797B (zh) | 基于异质结的超结氧化镓晶体管及其制作方法与应用 | |
| CN117080267A (zh) | 一种集成混合式PiN-肖特基二极管的碳化硅MOSFET | |
| CN117393610A (zh) | 一种高可靠性的沟槽型碳化硅mosfet及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |