JP2005167035A - 炭化珪素半導体素子およびその製造方法 - Google Patents

炭化珪素半導体素子およびその製造方法 Download PDF

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俊之 三柳
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Abstract

【課題】 炭化珪素半導体を用いたバイポーラ半導体素子の経時変化による順方向電圧の増大を防止する。
【解決手段】 炭化珪素半導体の結晶の（０００−１）カーボン面に対するオフ角θが８度の面を結晶の成長面とし、この成長面にバッファ層、ドリフト層及び他のｐ型及びｎ型の半導体層を、時間ｈ当たりの膜厚の増加速度が従来の３倍以上である１０μｍ／ｈの成膜速度で成膜する。成膜速度を速くするために原料ガスのシラン、プロパン及びドーパントガスの流量を大幅に増やす。
【選択図】 図１

Description

本発明は、大電流を制御するのに適した炭化珪素バイポーラ半導体素子に関する。
炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が約１０倍高い等の優れた特性を有しており、高い耐逆電圧特性を有する高耐圧バイポーラパワー半導体素子に好適な材料として注目されている。
ｐｉｎダイオードやバイポーラトランジスタ、ＧＴＯ、ＧＣＴなどのバイポーラ半導体素子は、ショットキーダイオードやＭＯＳＦＥＴなどのユニポーラ半導体素子に比べてビルトイン電圧が高いが、少数キャリアの注入によるドリフト層の伝導度変調によりオン抵抗が大幅に小さくなる、という特徴がある。したがって、電力用途などの高電圧大電流領域では、損失を小さくするためバイポーラ半導体素子が用いられている。ＳｉＣでこれらのバイポーラ半導体素子を構成すると、Ｓｉの素子に比べて格段に優れた性能を実現できる。例えば、ＳｉＣで構成した１０ｋＶの高耐圧ｐｉｎダイオード素子の場合、順方向電圧がＳｉのｐｉｎダイオードの約１／３であり、オフ時の速度に該当する逆回復時間が約１／２０以下と高速である。また、電力損失をＳｉのｐｉｎダイオードの約１／５以下に低減でき省エネルギー化に大きく貢献できる。ＳｉＣのｐｉｎダイオード以外にもＳｉＣのｎｐｎトランジスタやＳｉＣのＳＩＡＦＥＴ、ＳｉＣのＳＩＪＦＥＴなどが開発され同様の電力損失低減効果が報告されている（例えば非特許文献１）。この他、ドリフト層として反対極性のｐ型半導体層を用いたＳｉＣのＧＴＯなども開発されている（例えば非特許文献２）。
ＳｉＣの結晶の集合面の｛０００１｝面には、図７のＳｉＣの結晶の斜視図に示すように、個別面の（０００１）シリコン面１と（０００−１）カーボン面２が存在する。かっこ内の「−」は負号である。これを極性という。（０００１）シリコン面１は結晶がシリコン（Ｓｉ）で終端された面である。（０００−１）カーボン面２は結晶がカーボン（Ｃ）で終端された面である。ｎ型のドーパントである窒素（Ｎ）は、主にカーボン（Ｃ）を置換する形でＳｉＣの結晶中に取り込まれる。シリコンで終端されている（０００１）シリコン面１は、カーボンで終端されている（０００−１）カーボン面２と比較して、表面に現れているカーボンの量が少ないため、窒素（Ｎ）への置換が抑制され高純度のエピタキシャル層が得られる。このため、ＳｉＣのエピタキシャル成長に関する研究報告はほとんどが（０００１）シリコン面１に関するものである。
ＳｉＣのエピタキシャル成長では、成長速度やエピタキシャル層の純度を制御しやすいＣＶＤ法が用いられる。しかし、キャリアガスに水素を使っているため、成長中に成長表面からのカーボン（Ｃ）の離脱が起こり、成長速度が抑えられてしまう。そのため、通常の成長速度は５〜１０μｍ／ｈとなる。
ＳｉＣで上記の従来のバイポーラ半導体素子を作製するときは、例えば（０００１）シリコン面１からのオフ角θが８度である面１ａをもつように形成したｎ型の４Ｈ−ＳｉＣを基板に用いる。４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表し、「Ｈ」は六方晶を表す。この基板の上に化学気相堆積法（ＣＶＤ法）を用いて、電圧印加時における電界を緩和するためのＳｉＣのドリフト層を、５〜１０μｍ／ｈの成長速度でエピタキシャル成長させて形成する。
松波弘之編著、「半導体ＳｉＣ技術と応用」、２１８−２２１頁、日刊工業新聞社刊 Ａ．Ｋ．Ａｇａｒｗａｌ ｅｔ．ａｌ、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｕｍｅ ３８９−３９３、２０００年、１３４９−１３５２頁
このようにして得られた従来のバイポーラ半導体素子には、マテリアルズ サイエンス フォーラム ボリューム３８９−３９３（２００２）第１２５９−１２６４頁［Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ．３８９−３９３（２０００） ｐｐ．１２５９−１２６４］で報告されているように、新品のバイポーラ半導体素子に通電を開始してから通電時間（使用時間）が増えるに従い経時変化により順方向電圧が増大する現象がある。
この現象を「順方向電圧劣化」と呼ぶ。新品のバイポーラ半導体素子に順方向に、電流密度１００Ａ／ｃｍ２で１時間通電したとき、通電開始直後と１時間通電後の電流密度１００Ａ／ｃｍ２での「順方向電圧差ΔＶｆ」で順方向電圧劣化の度合いを表す。
順方向電圧劣化現象は、基板からドリフト層に伝搬したベーサルプレーン転位と呼ばれる線状の欠陥が原因で起こる。このベーサルプレーン転位を起点として積層欠陥と呼ばれる面状の欠陥がドリフト層中に発生し、ドリフト層が高抵抗層になり、その結果電流が流れにくくなる。
従来のｐｉｎダイオードの場合、使用開始の初期には順方向電流密度１００Ａ／ｃｍ２での順方向電圧が３．５Ｖだったのが、電流密度１００Ａ／ｃｍ２で１時間通電した後では２０Ｖに増大し、順方向電圧差ΔＶｆは１６．５Ｖ程度になる。その結果素子内部での電力損失が著しく増大し、素子内部での発熱により素子が破壊されてしまう場合が生じる。ＳｉＣバイポーラ素子はＳｉ素子に比べて大変優れた初期特性を有しているにもかかわらず、この順方向電圧劣化のため信頼性が著しく低い。そのため、長時間運転可能で電力損失が少なくかつ信頼性の高いインバーター等の電力変換装置を実現することが困難であった。
本発明は、順方向電圧劣化を表す順方向電圧差ΔＶｆが１．０Ｖ以下の信頼性の高い半導体装置を提供することを目的としている。
本発明のバイポーラ半導体素子は、炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した基板、前記基板の前記所定のオフ角を有する面を結晶の成長面として、前記成長面に第１又は第２の導電型の炭化珪素の半導体により、所定の形成速度で形成した少なくとも１つのドリフト層を有する。
本発明の他の観点のバイポーラ半導体素子は、炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した基板、前記基板の前記所定のオフ角を有する面を結晶の成長面として、前記成長面に第１の導電型の炭化珪素のエピタキシャル成長法により、所定の成膜速度で形成したドリフト層、及び前記ドリフト層の上に形成した、第１又は第２の導電型の炭化珪素の半導体層の少なくとも１つの層を有する。
本発明の他の観点のバイポーラ半導体素子は、炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した、カソードとなる基板、前記基板の前記所定のオフ角を有する面を結晶の成長面として、前記成長面に第１の導電型の炭化珪素のエピタキシャル成長法により所定の成膜速度で形成したドリフト層、及び前記ドリフト層の上に形成した、アノードとなる第２の導電型の炭化珪素の半導体層を有する。
本発明の他の観点のバイポーラ半導体素子は、炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した、コレクタとなる基板、前記所定のオフ角を有する面を結晶の成長面として、前記成長面に第１の導電型の炭化珪素のエピタキシャル成長法により所定の成膜速度で形成したドリフト層、前記ドリフト層の上に形成した第２の導電型のベース層、及び前記ベース層の一部分に形成した第１の導電型のエミッタ層を有する。
本発明の他の観点のバイポーラ半導体素子は、炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した、コレクタとなる基板、前記所定のオフ角を有する面を結晶の成長面として、前記成長面に炭化珪素のエピタキシャル成長法により、所定の成膜速度で形成した第２の導電型のドリフト層、前記ドリフト層の上に形成した第１の導電型の成長層、前記第１の導電型の成長層の上に形成した第２の導電型のエミッタ層、前記第２の導電型のエミッタ層に形成した貫通孔を経て、前記第１の導電型の成長層にイオン注入をして形成した、コンタクト領域、及び前記第１の導電型の成長層と前記第２の導電型のエミッタ層に絶縁膜を介して形成したゲート電極を有する。
本発明のバイポーラ半導体素子の製造方法は、炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶を、前記結晶の（０００−１）カーボン面に対して所定の角度を有する面で切断して基板を形成する工程、前記基板の前記所定の角度を有する面を結晶の成長面として、前記成長面に、第１の導電型の炭化珪素のエピタキシャル成長法により所定の成膜速度でドリフト層を形成する工程、及び前記ドリフト層の上に、第１又は第２の導電型の炭化珪素の半導体層の少なくとも１つの層を形成する工程を有する。
前記オフ角は、２度以上１０度以下であり、前記ドリフト層となる炭化珪素のエピタキシャル成長による成膜速度は、膜厚の時間ｈ当たりの増加速度が１０μｍ／ｈ以上である。
本発明によれば、成長表面の過飽和度を下げ、ベーサルプレーン転位が基板からエピタキシャル膜へ伝搬するのを抑制することができ、結果として順方向電圧劣化を防ぐことができる。
本発明によれば、順方向電圧劣化を表す順方向電圧差ΔＶｆを１．０Ｖ以下に抑えることができ、信頼性の高いバイポーラ素子を作成することができる。このような信頼性の高いバイポーラ素子を用いれば、損失が少なく長時間運転可能な信頼性の高いインバーター等の電力変換装置を実現することができる。
以下、本発明の最良の実施の形態について詳細に説明する。結晶の格子方向及び格子面についての説明において、格子方位及び格子面を当技術分野ではよく知られている以下の記号で表示する。すなわち、個別面は（）、集合面は｛｝で表示し、その中にそれぞれの数字を入れて各面を表示する。また、負の指数については、結晶学上“−”（バー）を数字の上につけることになっているが、特許庁の使用しているソフトウェアでは数字の上にバーをつけることが不可能であるため、本明細書では、数字の前に負号を付けて表示することにする。
順方向劣化現象を抑えるには、前記のように基板からドリフト層へのベーサルプレーン転位の伝搬を抑制する必要がある。
ＳｉＣでドリフト層を形成する方法として、例えばマテリアルズ サイエンス アンド エンジニアリングＲ２０（１９９７）第１２５−１６６頁［Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ， Ｒ２０（１９９７）１２５−１６６］で報告されているように、通常エピタキシャル成長法が用いられている。エピタキシャル成長法の成長モードには大きく分けて、ステップフロー成長と二次元核生成成長の二つのモードがある。
ステップフロー成長は結晶の成長軸に垂直な｛０００１｝面に平行な方向の成長であり、｛０００１｝面に平行な結晶の情報を引き継ぎやすい。二次元核生成成長は｛０００１｝面に垂直な方向の成長であり、｛０００１｝面と垂直な向きの結晶の情報を引き継ぎやすいが、結晶の成長では欠陥の発生源ともなる。
このため、通常のエピタキシャル成長では、良質なエピタキシャル膜を得るために、ある程度ステップフロー成長が進むように成長条件が設定される。
ベーサルプレーン転位は｛０００１｝面に平行に存在する転位であり、転位はステップフロー成長と同じ向きで伝搬する。したがって、ベーサルプレーン転位の伝搬を抑えるためには、二次元核生成が起きない程度にステップフロー成長を抑制する必要がある。
成長がステップフローとなるか二次元核生成となるかは、表面における過飽和度が大きく関係している。過飽和度がある値（臨界過飽和度）を超えると二次元核生成となり、その値以下なら、ステップフロー成長となる。従って、臨界過飽和度が大きいと二次元核生成が起こりにくい。
臨界過飽和度を大きくするためには、原料ガスの供給量を増やすなどして成長速度を上げたり、結晶のオフ角を小さくして結晶面にあるステップ（階段）のテラス（平面部）の幅を広くする方法がとられる。
図６に示すＳｉＣの結晶において、（０００−１）カーボン面２は（０００１）シリコン面１より表面エネルギーが１桁小さく、臨界過飽和度の値が１桁から２桁小さくなる。その結果、過飽和度が相対的にかなり小さくなる。
（０００−１）カーボン面２では、単一のＳｉ−Ｃ層を１分子層とする、１分子層の高さのステップ（図示省略）が比較的多いが、（０００１）シリコン面１では、２あるいは４分子層の高さのステップが観測される。これは、（０００−１）カーボン面２のテラスの幅が、（０００１）シリコン面１のテラス幅の半分程度に狭くなることを示しており、このことから（０００−１）カーボン面２の臨界過飽和度は（０００１）シリコン面１の臨界過飽和度より小さくなる。
しかし、（０００−１）カーボン面２の臨界過飽和度は、成長速度に大きく依存し、その依存度は、ステップのテラス幅に対する依存度よりも大きい。従って成長速度を速くする事により、相対的に（０００−１）カーボン面２の臨界過飽和度を大きくできる。これにより二次元核生成成長を抑制しかつベーサルプレーン転位の伝搬も抑制できるステップフロー成長を達成できる。
本発明の実施の形態では、ＳｉＣバイポーラ半導体素子を構成するｎ型層及びｐ型層などの半導体層を、ＳｉＣ結晶の（０００−１）カーボン面２に対して所定のオフ角θを有する面２ａに形成する。オフ角θは２度から１０度の範囲で、半導体素子の種類に応じて最適な角度を決める。発明者等の実験によると、例えばｐｉｎダイオードではオフ角θを約８度にすると良い結果が得られた。またＩＧＢＴではオフ角θを３．５度にすると良い結果が得られた。また前記半導体層の成長速度を通常より速くする。成長速度は、薄膜の１時間ｈ当たりの増加量が１０μｍ／ｈ以上になるようにするのが望ましい。成膜条件によっては３μｍ／ｈ以上の成膜速度でも本発明の効果を得ることができる。成長速度を増加させるためには成膜処理中の材料ガスの供給量を大幅に増やす。
以下、本発明の好適な実施例を図１から図６を参照して説明する。
《第１実施例》
図１は本発明のバイポーラ半導体素子の第１実施例であるｐｎ（ｐｉｎ）接合ダイオードの断面図である。本実施例では、面方位が（０００−１）カーボン面から８度のオフ角をもつｎ型（第１の導電型）の４Ｈ型ＳｉＣを用いた基板２１の面（以下Ｃ面と呼ぶ）上に、以下に説明する半導体層を形成する。４Ｈ型の”Ｈ”は六方晶、”４”は原子積層が４層周期となる結晶構造を意味する。基板２１のＣ面は、図６のＳｉＣ結晶の（０００−１）カーボン面２から角度θ（８度）のオフ角をもつ面２ａである。各層の成膜速度は、膜厚の時間（ｈ）当たりの増加速度が従来よりは高速である、１５μｍ／ｈであり、次に詳しく説明するように、ｎ型４Ｈ−ＳｉＣ、ｐ型（第２の導電型）４Ｈ−ＳｉＣを順次エピタキシャル成長させ、エピタキシャルｐｉｎ接合ダイオード７０を作製する。ｐ型層とｉ層（絶縁層）の主たる接合面、およびｉ層とｎ型層の主たる接合面（図１で水平方向に広がる面）は、｛０００１｝面となっている。
前記本実施例のエピタキシャルｐｉｎ接合ダイオード７０と比較をするための、比較用ｐｉｎ接合ダイオードとして以下のものを作製した。すなわち図７に示す（０００１）シリコン面１から８度のオフ角θをもつｎ型の４Ｈ型ＳｉＣを用いた基板の面１ａ（以下、Ｓｉ面という）上に、膜厚の時間（ｈ）当たりの増加速度が５μｍ／ｈの成長速度でｎ型４Ｈ−ＳｉＣ及びｐ型４Ｈ−ＳｉＣを順次エピタキシャル成長させて比較用のｐｉｎ接合ダイオードを製作する。５μｍ／ｈの成膜速度はｐｉｎダイオードの製作工程では一般的な速度である。本実施例のｐｉｎ接合ダイオードと比較用のｐｉｎ接合ダイオードの接合部のサイズ及び形状は同じである。
ｎ型の基板２１は、改良レーリー法によって成長したインゴットをオフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めた基板２１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。カソードとなる基板２１の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層（ｎ型成長層）とアルミニウムドープｐ型ＳｉＣ層（ｐ型成長層）を順次エピタキシャル成長で形成する。ｎ型成長層により、図１に示すｎ型のバッファ層２２とｎ型のドリフト層２３を形成する。バッファ層２２はドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。バッファ層２２は必ずしも必要ではなくこれを形成しない場合もある。ドリフト層２３はドナー密度約５×１０１５ｃｍ−３、膜厚は４０μｍである。また、ｐ型成長層により、アノードとなるｐ型接合層２４とｐ＋型コンタクト層２５を形成する。ｐ型接合層２４はアクセプタ密度５×１０１７ｃｍ−３、膜厚は１．５μｍである。ｐ＋型コンタクト層２５はアクセプタ密度約１×１０１８ｃｍ−３、膜厚は０．５μｍである。基板２１のＣ面上にバッファ層２２、ドリフト層２３、ｐ型接合層２４及びｐ＋型コンタクト層２５を順次以下の処理条件で形成した。
本実施例のｐｉｎダイオード７０を作製するときの処理条件を以下に詳しく説明する。材料ガスとして、シラン（ＳｉＨ４）及びプロパン（Ｃ３Ｈ８）を用いる。ドーパントガスとして窒素（Ｎ２）及びトリメチルアルミニウム（Ａｌ（ＣＨ３）３） を用いる。またキャリアガスとして水素（Ｈ２）を用いる。各ガスの流量は、ｓｃｃｍ（standard cc per minute）又は、ｓｌｍ（standard liter minute）で表す。圧力は、ｋＰａ（kilo pascal）で表す。以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。基板２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
基板２１のＣ面にバッファ層２２を形成する工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４０分である。
ドリフト層２３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（０．２ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は１６０分である。
Ｐ型接合層２４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（１５ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６分である。
ｐ＋型コンタクト層２５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は２分である。
上記の処理により、本実施例のｐｉｎ接合ダイオード用のＳｉＣエピタキシャルウェーハができる。
次に比較用のｐｉｎダイオードを作製するときの処理条件を説明する。基板のＳｉ面に形成する各層の構成は図１に示す本実施例の構成と実質的に同じであるので、同じ符号を用いて説明する。基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
基板のＳｉ面にバッファ層２２を形成する工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、窒素（１０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は１２０分である。
ドリフト層２３を形成する工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、窒素（０．０７ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４８０分である。
Ｐ型接合層２４の形成工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、トリメチルアルミニウム（５ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は１８分である。
ｐ＋型コンタクト層２５の形成工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、トリメチルアルミニウム（１０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６分である。
上記の処理により、比較用のｐｉｎ接合ダイオード用のＳｉＣエピタキシャルウェーハができる。
本実施例のｐｉｎ接合ダイオード用のＳｉＣエピタキシャルウェーハと、比較用のｐｉｎ接合ダイオード用のＳｉＣエピタキシャルウェーハのそれぞれの処理条件を比較すると、本実施のものの処理条件では、材料ガス及びドーパントガスの流量が、従来のものの処理条件におけるそれぞれの流量の３倍以上である。また、処理時間についても本実施例のものの各層の処理時間は、比較用のものの処理時間の３分の１以下である。以上のように、本実施例では処理時間を短くし、成膜速度を高くしている点に特徴がある。
本実施例のＳｉＣエピタキシャルウェーハと、比較用のＳｉＣエピタキシャルウェーハのそれぞれに以下に説明する加工を施すことにより図に示す本実施例のｐｉｎ接合ダイオード７０及び同様の構成を有する比較用ｐｉｎ接合ダイオードが出来上がる。
まず反応性イオンエッチング（ＲＩＥ）によりＳｉＣエピタキシャルウエーハの両端部を除去してメサ構造に加工する。ＲＩＥのエッチングガスにはＣＦ４（４弗化炭素）とＯ２を用い、プラズマ処理装置により、圧力５Ｐａ、高周波電力２６０Ｗの条件で深さ約２．５μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜（厚さ１０μｍ）を用いた。
次に、エッチングにより形成したメサ底部での電界集中を緩和するために、メサ底部に幅２５０μｍ、深さ０．７μｍのｐ型ＪＴＥ（ジャンクション ターミネーション エクステンション）２６を設けた。ＪＴＥ２６はＡｌイオン注入により形成した。Ａｌイオン注入のエネルギーは３０〜４５０ｋｅＶの間で６段階に変え、トータルドーズ量は１．２×１０１３ｃｍ−２である。ＪＴＥ２６形成時には、ＪＴＥ２６の注入層がボックスプロファイルとなるよう設計した。イオン注入は全て室温で行い、イオン注入のマスクには、グラファイト（厚さ５μｍ）を用いた。注入イオンの活性化のための熱処理をアルゴンガス雰囲気中で１７００℃、３分の条件で行った。アニールの後、温度１２００℃、３時間のウェット酸化により保護膜としての熱酸化膜２７を形成した。
次に、基板２１の下面にＮｉ（厚さ３５０ｎｍ）を形成しカソード電極２８とする。Ｐ＋型コンタクト層２５上に、Ｔｉ（チタン：厚さ３５０ｎｍ）とＡｌ（アルミニウム：厚さ１００ｎｍ）の膜をそれぞれを蒸着し、アノード電極２９とする。アノード電極２９は、Ｔｉ層２９ａとＡｌ層２９ｂから構成されている。最後に１０００℃で２０分間の熱処理を行って、カソード電極２８及びアノード電極２９をそれぞれオーミック電極にする。ｐｎ接合のサイズは直径が２．６ｍｍφでありほぼ円形である。なお、この実施例ではアルミニウムイオン注入によってｐ型ＪＴＥ２６を形成したが、ボロン（Ｂ）のイオン注入を用いた場合でも同様の効果がある。また、ｐｉｎ接合ダイオード７０においては、バッファ層２２、ドリフト層２３、ｐ型接合層２４及びｐ＋コンタクト層２５のそれぞれの接合面（図中水平方向に広がる面）は、すべて（０００−１）カーボン面２から８度のオフ角をもつ面２ａ（図６）に平行になっている。
本実施例のｐｉｎ接合ダイオード７０の耐電圧は３５００Ｖであり、オン電圧は３．６Ｖである。上記のｐｉｎ接合ダイオード７０に順方向に電流密度１００Ａ／ｃｍ２で１時間通電し、通電開始直後と１時間通電後の室温での電流電圧特性をカーブトレーサで測定した。
図２は、本実施例の、面方位が（０００−１）カーボン面２から８度のオフ角θをもつｎ型の４Ｈ型ＳｉＣ基板（Ｃ面）２１の面２ａ上に形成したｐｉｎ接合ダイオード７０の室温での順方向の電流電圧特性を示すグラフである。
順方向電流密度１００Ａ／ｃｍ２での通電開始直後と１時間通電後の順方向電圧差ΔＶｆは、０．１Ｖ以下でほとんど差がなかったので、図２のグラフでは電流電圧特性が１つの曲線で表されている。この結果からわかるように、本実施例のｐｉｎ接合ダイオード７０は１時間の通電後もほとんど劣化していなかった。
図３は、本実施例のｐｉｎ接合ダイオード７０と比較するために作製した、同じサイズの比較用ｐｉｎ接合ダイオードを、本実施例のものと同じ条件で測定した電流電圧特性を示すグラフである。図３において、実線の曲線は、比較用ｐｉｎ接合ダイオードの使用開始直後（劣化前）の電流電圧特性を示す。点線の曲線は、１時間使用後（劣化後）の電流電圧特性を示す。図３からわかるように、順方向電流密度１００Ａ／ｃｍ２（電流値は５．５Ａ）での順方向電圧差ΔＶｆは１６．０Ｖであった。前記通電試験を行ったダイオードを、当技術分野では欠陥を調べる手段として既知のフォトルミネッセンス発光を調べたところ、Ｓｉ面を用いた比較用のｐｉｎ接合ダイオードには積層欠陥を示す４２２ｎｍ発光が多数見られた。それに対し、本実施例のＣ面を用いたｐｉｎ接合ダイオード７０では、積層欠陥の発光は見られなかった。
以上のように、本実施例のＳｉＣのｐｉｎ接合ダイオードでは順方向電圧劣化がほとんど生じないので、長時間の使用が可能となり寿命が長くなる。順方向の電圧劣化によるオン抵抗の増加がないので、内部損失も増加することがなく、安定した特性を長時間維持できる信頼性が高いｐｉｎ接合ダイオードが得られる。
《第２実施例》
図４は本発明のバイポーラ半導体素子の第２実施例である、ｎｐｎバイポーラトランジスタ５０の断面図である。本実施例でも、図６に示すように、面方位が（０００−１）カーボン面２から８度のオフ角θの面２ａ（以下、Ｃ面という）をもつｎ型の４Ｈ型ＳｉＣの基板を用いる。この基板上に時間ｈ当たりの膜厚の増加速度を１５μｍ／ｈとして、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ５０を作製した。
また比較用のｎｐｎパイポーラトランジスタの基板として、図７に示す（０００１）シリコン面１から８度のオフ角θの面１ａ（以下、Ｓｉ面という）をもつｎ型の４Ｈ型ＳｉＣを用いた基板上に、各層を時間ｈ当たりの膜厚の増加速度を５μｍ／ｈとして同様に成膜した。ｐ層とｎ層の主たる接合面（図中水平方向に広がる面）は、｛０００１｝面となっている。
基板５１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板５１はｎ型で、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。このＣ面の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層５２とドリフト層５３を成膜する。ドリフト層５３の上にアルミドープｐ型ＳｉＣのｐ型成長層５４、及び窒素ドープｎ型ＳｉＣ層のｎ型成長層５５を順番にエピタキシャル成長法で成膜した。バッファ層５２とドリフト層５３がｎ型コレクタ層になる。バッファ層５２はドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。ドリフト層５３はドナー密度約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ｐ型ベース層となるｐ型成長層５４はアクセプタ密度２×１０１７ｃｍ−３、膜厚は１μｍである。ｎ型成長層５５はドナー密度約７×１０１７ｃｍ−３、膜厚は０．７５μｍである。バッファ層５２、ドリフト層５３、ｐ型成長層５４、ｎ型成長層５５の成膜条件は下記の通りである。
本実施例のｎｐｎバイポーラトランジスタ５０を作製するときの処理条件を以下に詳しく説明する。材料ガスとして、シラン（ＳｉＨ４）及びプロパン（Ｃ３Ｈ８）を用いる。ドーパントガスとして窒素（Ｎ２）及びトリメチルアルミニウム｛Ａｌ（ＣＨ３）３｝ を用いる。またキャリアガスとして水素（Ｈ２）を用いる。各ガスの流量は、ｓｃｃｍ（standard cc per minute）又は、ｓｌｍ（standard liter minute）で表す。圧力は、ｋＰａ（kilo pascal）で表す。以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。基板５１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
基板５１のＣ面にバッファ層５２を形成する工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４０分である。
ドリフト層５３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（０．２ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６０分である。
Ｐ型接合層５４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（６ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４分である。
ｎ型成長層５５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３分である。
上記の処理により、本実施例のｐｉｎ接合ダイオード用のＳｉＣエピタキシャルウェーハができる。
次に比較用のｎｐｎバイポーラトランジスタを作製するときの処理条件を説明する。基板のＳｉ面に形成する各層の構成は図４に示す本実施例の構成と実質的に同じであるので、同じ符号を用いて説明する。基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
基板のＳｉ面にバッファ層５２を形成する工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、窒素（１０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は１２０分である。
ドリフト層５３を形成する工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、窒素（０．０７ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は１８０分である。
Ｐ型成長層５４の形成工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、トリメチルアルミニウム（２ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は１２分である。
ｎ型成長層５５の形成工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、窒素（１０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は９分である。
上記の処理により、比較用のＳｉＣエピタキシャルウェーハができる。本実施例のＳｉＣエピタキシャルウエーハと、比較用のＳｉＣエピタキシャルウエーハのそれぞれに以下に説明する加工を施すことにより図５に示す本実施例のｎｐｎバイポーラトランジスタ５０及び同様の構成を有する比較用ｎｐｎバイポーラトランジスタが出来上がる。
まず、反応性イオンエッチング（ＲＩＥ）によりｎ型成長層５５を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、エミッタとなるｎ型成長層５５を残す。ＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜（厚さ１０μｍ）を用いた。
次に、ベース領域において素子分離を行うために、反応性イオンエッチング（ＲＩＥ）によりメサ構造にする。ＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜（厚さ１０μｍ）を用いた。
本実施例では、ベース端部での電界集中を緩和するためのガードリング５６と、ベースのコンタクト領域５７を同一プロセスのＡｌ（アルミニウム）イオン注入によって形成した。ベースのコンタクト領域５７は幅３μｍでエミッタとの間隔は５μｍであり、ｐ型ガードリング５６の幅は１５０μｍである。深さは共に０．５μｍである。ｐ型ガードリング５６、あるいはベースのコンタクト領域５７形成時のＡｌイオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０１３ｃｍ−２である。イオン注入のマスクには、ＣＶＤにより形成したＳｉＯ２膜（厚さ５μｍ）を用いた。イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。アニールの後、温度１１５０℃で２時間のウェット酸化によって熱酸化膜を形成し、さらにＣＶＤによってＳｉＯ２膜を堆積させ、合計２μｍの酸化膜５８を形成した。
次に、基板５１の下面にコレクタ電極５９を形成する。ベースのコンタクト領域５７にベース電極５９を形成する。また、エミッタ領域５５にＮｉを蒸着してエミッタ電極６９を形成する。次に１０００℃、２０分間の熱処理を行ってそれぞれオーミック接合を形成した。最後にベース電極５９及びエミッタ電極６９をＴｉ／Ａｕ電極７０で覆って各電極端子を形成した。接合部の大きさは３．２ｍｍ×３．２ｍｍである。なお、この実施例ではＡｌイオン注入によってガードリング５６を形成したが、Ｂ（硼素）イオン注入を用いた場合でも同様の効果がある。また、ｎｐｎバイポーラトランジスタ５０においては、基板５１、バッファ層５２、ドリフト層５３、ｐ型成長層５４及びｎ型成長層５５のそれぞれの接合面（図中水平方向に広がる面）は、すべて（０００−１）カーボン面２から８度のオフ角をもつ面２ａに平行になっている。
作製したｎｐｎバイポーラトランジスタ５０の耐圧は１４００Ｖである。オン抵抗は８．０ｍΩｃｍ２であり、最大電流増幅率は約１２であった。このｎｐｎバイポーラトランジスタ５０にベース電流０．６Ａ、コレクタ電流７Ａ（コレクタ電流密度１００Ａ／ｃｍ２）を１時間通電し、通電前後の室温でのコレクタ特性をカーブトレーサで測定した。本実施例のｎｐｎバイポーラトランジスタ５０では、通電開始直後と１時間通電後ともオン抵抗は８．０ｍΩｃｍ２であり、順方向電圧の変化はほとんどなかった。比較例のｎｐｎバイポーラトランジスタについても同様に、コレクタ電流密度１００Ａ／ｃｍ２で通電して試験した。比較用のｎｐｎバイポーラトランジスタの室温でのオン抵抗は、通電開始直後では８．０ｍΩｃｍ２であったのが、１時間の通電後は１５．０ｍΩｃｍ２と非常に大きくなった。また、比較例のｎｐｎバイポーラトランジスタの室温での最大電流増幅率は、通電初期は約１２であったものが、１時間通電後は約６と小さくなってしまった。これに対し、本実施例のｎｐｎバイポーラトランジスタの最大電流増幅率は通電開始直後と１時間通電後とでほとんど変化がなく約１２であった。以上のように本実施例のｎｐｎバイポーラトランジスタ５０は１時間の通電試験後でもほとんど順方向電圧劣化は生じていなかった。
《第３実施例》
第３実施例は、本発明のバイポーラ半導体素子のＩＧＢＴ（インシュレーテッド・ゲート・バイポーラトランジスタ）に関するものである。図５は本実施例のＩＧＢＴ６０の断面図である。本実施例では、面方位が図６における（０００−１）カーボン面２から３．５度のオフ角θの面２ａを有するｎ型の６Ｈ型ＳｉＣを用いた基板６１（以下Ｃ面基板と呼ぶ）上に、膜厚の時間（ｈ）当たりの増加速度が１５μｍ／ｈで、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に詳しく説明するようにＩＧＢＴ６０を作製した。ｐ層とｎ層の主たる接合面（図中水平方向に広がる面）は、｛０００１｝面となっている。本実施例のＩＧＢＴと比較するための比較用ＩＧＢＴを以下のように作製する。面方位が図７における（０００１）シリコン面１から３．５度のオフ角θの面１ａをもつｎ型の６Ｈ型ＳｉＣを用いた基板（以下、Ｓｉ面基板と呼ぶ）上に、５μｍ／ｈの成膜速度で、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層を順次形成する。
基板６１は、改良レーリー法によって成長したインゴットを（０００−１）カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。カソードとなる基板６１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０１８ｃｍ−３である。この上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を連続的にエピタキシャル成長した。ｐ型ＳｉＣ層は図５のバッファ層６２とドリフト層６３となる。バッファ層６２はアクセプタ密度１×１０１７ｃｍ−３、膜厚は３μｍである。ドリフト層６３はアクセプタ密度約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ドリフト層６３の上に形成されるｎ型成長層６４はドナー密度２×１０１７ｃｍ−３、膜厚は２μｍである。ｎ型成長層６４の上に形成されるｐ型成長層６５はアクセプタ密度約１×１０１８ｃｍ−３、膜厚は０．７５μｍである。バッファ層６２、ドリフト層６３，ｎ型成長層６４、及びｐ型成長層６５の成膜条件は下記の通りである。
本実施例のＩＧＢＴを作製するときの処理条件を以下に詳しく説明する。材料ガスとして、シラン（ＳｉＨ４）及びプロパン（Ｃ３Ｈ８）を用いる。ドーパントガスとして窒素（Ｎ２）及びトリメチルアルミニウム｛Ａｌ（ＣＨ３）３｝ を用いる。またキャリアガスとして水素（Ｈ２）を用いる。各ガスの流量は、ｓｃｃｍ（standard cc per minute）又は、ｓｌｍ（standard liter minute）で表す。圧力は、ｋＰａ（kilo pascal）で表す。以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。基板６１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
基板６１のＣ面にバッファ層６２を形成する工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（３ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は１２分である。
ドリフト層６３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（０．１５ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６０分である。
ｎ型成長層６４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（９ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は８分である。
ｐ型成長層６５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３分である。
上記の処理により、本実施例のｐｉｎ接合ダイオード用のＳｉＣエピタキシャルウェーハができる。
次に比較用のＩＧＢＴを作製するときの処理条件を説明する。基板のＳｉ面に形成する各層の構成は図５に示す本実施例の構成と実質的に同じであるので、同じ符号を用いて説明する。基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
基板のＳｉ面にバッファ層６２を形成する工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、トリメチルアルミニウム（１ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３６分である。
ドリフト層６３を形成する工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、トリメチルアルミニウム（０．０５ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は１８０分である。
ｎ型成長層６４の形成工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、窒素（３ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は２４分である。
ｐ型成長層６５の形成工程では、シラン（１０ｓｃｃｍ）、プロパン（３ｓｃｃｍ）、トリメチルアルミニウム（１０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は９分である。
上記の処理により、比較用のｐｉｎ接合ダイオード用のＳｉＣエピタキシャルウェーハができる。本実施例のＳｉＣエピタキシャルウェーハと、比較用のＳｉＣエピタキシャルウェーハのそれぞれに以下に説明する加工を施すことにより図に示す本実施例のＩＧＢＴ及び同様の構成を有する比較用のＩＧＢＴが出来上がる。
このようにして作製したＳｉＣエピタキシャルウェーハから図５に示す構造のＩＧＢＴ６０を作製する。
まず、フォトリソグラフ法を用いて、ｐ＋成長層６５の中央部をＲＩＥでエッチングして孔６６ａを設け、窒素をイオン注入することにより、コレクタとなるコンタクト領域６６を形成する。
ゲート領域を形成するために、ＲＩＥによりｐ＋成長層６５とｎ＋成長層６４をエッチングして孔６８ａ（図５では２つ）をあける。次に孔６８ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ２膜を堆積させ絶縁膜６７を形成する。
基板６１のコレクタ領域にＮｉを蒸着しコレクタ端子６９とする。またコンタクト領域６６にエミッタ電極６９を蒸着する。次に熱処理を行ってそれぞれオーミック接合を形成する。さらに、酸化膜６７の上にＭｏ電極を形成しゲート電極６８とする。
完成した本実施例のＩＧＢＴと、比較用のＩＧＢＴの耐電圧は９００Ｖである。オン抵抗は１１ｍΩｃｍ２であり、コレクタエミッタ間電圧は−１４Ｖである。両ＩＧＢＴに−４０Ｖのゲート電圧を印加し、コレクタ電流１．４Ａを１時間通電し、通電開始時と１時間通電後の室温でのコレクタ特性をカーブトレーサで測定した。本実施例のＩＧＢＴでは、通電直後と１時間通電後のコレクタ−エミッタ間電圧はともに−１４Ｖであり、ほとんど変化がなく、従ってほとんど劣化していないことが判った。Ｓｉ面基板を用いた比較用ＩＧＢＴでは、通電直後のコレクタ−エミッタ電圧は−１４Ｖだったのに対し、１時間通電後のコレクタ−エミッタ電圧は−２９Ｖと大きくなった。
劣化の状態を調べるために、通電後のＩＧＢＴの電極６８、６９を除去し、ＳｉＣのフォトルミネッセンス発光を調べた。通電後のＳｉ面基板を用いたＩＧＢＴには、積層欠陥を示す発光が多数見られたが、Ｃ面基板を用いたＩＧＢＴでは、積層欠陥の発光は見られなかった。
以上、本発明のバイポーラ半導体素子を３つの実施例に基づき具体的に説明したが、本発明は上記各実施例に限定されるものではなく、ＳＩＡＦＥＴ、ＳＩＪＦＥＴ、サイリスタ、ＧＴＯ、ＭＣＴ（Mos Controlled Thyristor）、ＳｉＣＧＴ（SiC Commutated Gate Thyristor）、ＥＳＴ（Emitter Switched Thyristor）、ＢＲＴ（Base Resistance Controlled Thyristor）などの各種の４Ｈ−ＳｉＣバイポーラ半導体素子にも応用可能である。当然ながら、反対極性の素子（例えばｎｐｎトランジスタに対するｐｎｐトランジスタ）などの各種の４Ｈ−ＳｉＣバイポーラ素子にも変形応用可能であり、６Ｈ−ＳｉＣなどの多の結晶構造を用いたＳｉＣバイポーラ素子に適用できるものである。
本発明のＳｉＣバイポーラトランジスタ半導体素子は、長時間使用しても経時変化が少なく、特に経時変化によるオン抵抗、順方向電圧又は、コレクタエミッタ電圧の増大が極めて小さいので、バイポーラ半導体素子の内部損失が使用中に増大することがなく、バイポーラ半導体素子の信頼性を高くする上で有用である。
本発明の第１実施例のｐｎ（ｐｉｎ）ダイオードの断面図である。 本発明の第１実施例のｐｉｎダイオードの通電開始時と１時間通電後の電流電圧特性を示す図である。 本発明の第１実施例のｐｉｎダイオードと、比較するために作ったＳｉ面基板を用いたｐｉｎダイオードとの、通電開始直後の劣化前と、１時間通電した後の劣化後の電流電圧特性を示す図である。 本発明の第２実施例のｎｐｎバイポーラトランジスタの断面図である。 本発明の第３実施例のＩＧＢＴの断面図である。 本発明のバイポーラ半導体素子の基板を構成する炭化珪素の結晶を示す斜視図である。 従来のバイポーラ半導体素子の基板を構成する炭化珪素の結晶を示す斜視図である。
符号の説明
１ （０００１）シリコン面
２ （０００−１）カーボン面
２０ ｐｎ（ｐｉｎ）ダイオード
２１ 基板
２２ ｎ型バッファ層
２３ ｎ型ドリフト層
２４ ｐ型接合層
２５ ｐ＋型コンタクト層
２６ ｐ型ＪＴＥ
２７ 酸化膜
２８ オーミック電極
２９ オーミック電極
２９ａ Ｔｉ層
２９ｂ Ａｌ層
３０ 酸化膜
５０ ｎｐｎバイポーラトランジスタ
５１ 基板
５２ ｎ型バッファ層
５３ ｎ型ドリフト層
５４ ｐ型成長層
５５ ｎ型成長層
５６ ガードリング
５７ ベースのコンタクト領域
５８ 酸化膜
５９ａ Ｎｉ電極
５９ｂ Ｔｉ／Ａｕ電極
６０ ＩＧＢＴ
６１ ｎ＋基板
６２ ｐ＋バッファ層
６３ ｐ−ドリフト層
６４ ｎ＋成長層
６５ ｐ＋成長層
６６ コンタクト領域
６７ 酸化膜
６８ Ｍｏ電極
６９ Ｎｉ電極

Claims (12)

  1. 炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した基板、及び
    前記基板の前記所定のオフ角を有する面を結晶の成長面として、前記成長面に第１又は第２の導電型の炭化珪素の半導体により、所定の形成速度で形成した少なくとも１つのドリフト層、
    を有するバイポーラ半導体素子。
  2. 炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した基板、
    前記基板の前記所定のオフ角を有する面を結晶の成長面として、前記成長面に第１の導電型の炭化珪素のエピタキシャル成長法により、所定の成膜速度で形成したドリフト層、及び
    前記ドリフト層の上に形成した、第１又は第２の導電型の炭化珪素の半導体の少なくとも１つの層
    を有するバイポーラ半導体素子。
  3. 炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した、カソードとなる基板、
    前記基板の前記所定のオフ角を有する面を結晶の成長面として、前記成長面に第１の導電型の炭化珪素のエピタキシャル成長法により、所定の成膜速度で形成したドリフト層、及び
    前記ドリフト層の上に形成した、アノードとなる第２の導電型の炭化珪素の半導体層
    を有するバイポーラ半導体素子。
  4. 炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した、コレクタとなる基板、
    前記所定のオフ角を有する面を結晶の成長面として、前記成長面に第１の導電型の炭化珪素のエピタキシャル成長法により、所定の成膜速度で形成したドリフト層、
    前記ドリフト層の上に形成した第２の導電型のベース層、及び
    前記ベース層の一部分に形成した第１の導電型のエミッタ層
    を有するバイポーラ半導体素子。
  5. 炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶の（０００−１）カーボン面に対して所定のオフ角を有する面を形成した、コレクタとなる基板、
    前記所定のオフ角を有する面を結晶の成長面として、前記成長面に炭化珪素のエピタキシャル成長法により、所定の成膜速度で形成した第２の導電型のドリフト層、
    前記ドリフト層の上に形成した第１の導電型の成長層、
    前記第１の導電型の成長層の上に形成した第２の導電型のエミッタ層、
    前記第２の導電型のエミッタ層に形成した貫通孔を経て、前記第１の導電型の成長層にイオン注入をして形成した、コンタクト領域、及び
    前記第１の導電型の成長層と前記第２の導電型のエミッタ層に絶縁膜を介して形成したゲート電極
    を有するバイポーラ半導体素子。
  6. 前記オフ角が２度以上１０度以下であることを特徴とする請求項１から５のいずれかに記載のバイポーラ半導体素子。
  7. 前記ドリフト層となる炭化珪素のエピタキシャル成長による膜を、膜厚の時間ｈ当たりの増加速度が１０μｍ／ｈ以上である成膜速度で形成したことを特徴とする請求項２から５のいずれかに記載のバイポーラ半導体素子。
  8. 前記基板と前記ドリフト層との間にバッファ層を有することを特徴とする請求項１から５のいずれかに記載のバイポーラ半導体素子。
  9. 炭素（カーボン）と珪素の化合物である炭化珪素を基材とする第１の導電型の炭化珪素半導体の結晶を、前記結晶の（０００−１）カーボン面に対して所定の角度を有する面で切断して基板を形成する工程、
    前記基板の前記所定の角度を有する面を結晶の成長面として、前記成長面に第１の導電型の炭化珪素のエピタキシャル成長法により、所定の成膜速度でドリフト層を形成する工程、及び
    前記ドリフト層の上に、第１又は第２の導電型の炭化珪素の半導体の少なくとも１つの層を形成する工程、
    を有するバイポーラ半導体素子の製造方法。
  10. 前記所定の角度が２度以上１０度以下であることを特徴とする請求項９記載のバイポーラ半導体素子の製造方法。
  11. 前記ドリフト層の成膜工程における膜厚の時間ｈ当たりの増加速度が１０μｍ／ｈ以上であることを特徴とする請求項９記載のバイポーラ半導体素子の製造方法。
  12. 前記基板と前記ドリフト層との間にバッファ層を形成する工程を更に有する請求項９記載のバイポーラ半導体素子の製造方法。
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