KR20060123409A - 탄화규소 반도체 소자 및 그 제조 방법 - Google Patents

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요시타카 스가와라
가츠노리 아사노
히데카즈 츠치다
이사호 가마타
도시유키 미야나기
도모노리 나카무라
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간사이 덴료쿠 가부시키가이샤
자이단호징 덴료쿠추오켄큐쇼
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Abstract

탄화규소 반도체를 이용한 바이폴라 반도체 소자의 시간 경과 변화에 의한 순방향 전압의 증대를 방지하기 위해서, 탄화규소 반도체의 결정의 (000-1)카본면에 대한 오프각(θ)이 8도인 면을 결정의 성장면으로 하고, 이 성장면에 버퍼층, 드리프트층 및 다른 p형 및 n형 반도체층을 시간(h) 당 막두께의 증가 속도가 종래의 3배 이상인 10㎛/h의 막형성 속도로 막형성한다. 막형성 속도를 빠르게 하기 위해서 원료 가스의 실란, 프로판 및 도펀트 가스의 유량을 대폭 늘린다.

Description

탄화규소 반도체 소자 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 대전류를 제어하기에 적합한 탄화규소 바이폴라 반도체 소자에 관한 것이다.
탄화규소(SiC) 등의 와이드 갭 반도체 재료는 실리콘(Si)에 비해서 절연 파괴 전계 강도가 약 10배 높다는 등의 뛰어난 특성을 갖고 있고, 높은 내역전압 특성을 갖는 고내압 바이폴라 파워 반도체 소자에 바람직한 재료로서 주목받고 있다.
pin 다이오드, 바이폴라 트랜지스터, GTO, GCT 등의 바이폴라 반도체 소자는 쇼트키 다이오드나 MOSFET 등의 유니폴라 반도체 소자에 비해서 빌트 인 전압이 높지만, 소수 캐리어의 주입에 의한 드리프트층의 전도도 변조에 의해 온 저항이 대폭 작아진다는 특징이 있다. 따라서, 전력 용도 등의 고전압 대전류 영역에서는 손실을 작게 하기 위해 바이폴라 반도체 소자가 사용되고 있다. SiC로 이들의 바이폴라 반도체 소자를 구성하면, Si의 소자에 비해서 훨씬 뛰어난 성능을 실현할 수 있다. 예컨대, SiC로 구성한 10kV의 고내압 pin 다이오드의 순방향 전압은 Si의 pin 다이오드의 약 1/3이다. SiC의 pin 다이오드의 오프 시의 동작 속도를 나타내는 역회복 시간은 Si의 pin 다이오드의 약 1/20 이하로 고속이다. 또한, SiC 의 pin 다이오드의 전력 손실은 Si의 pin 다이오드의 약 1/5 이하로 에너지 절약화에 크게 공헌할 수 있다. SiC의 pin 다이오드 이외에도 SiC의 npn 트랜지스터나 SiC의 SIAFET, SiC의 SIJFET 등이 개발되어 동일한 전력 손실 저감 효과가 보고되고 있다(예컨대 비특허문헌 1). 이밖에, 드리프트층으로서 반대 극성의 p형 반도체층을 이용한 SiC의 GTO 등도 개발되고 있다(예컨대 비특허문헌 2).
SiC의 결정의 집합면의 {0001}면에는 도 7의 SiC의 결정의 사시도에 도시하는 바와 같이, 개별면의 (0001)실리콘면(1)과 (000-1)카본면(2)이 존재한다. 괄호 내의「-」는 마이너스 기호이고 이것을 극성이라고 한다. (0001)실리콘면(1)은 결정이 실리콘(Si)으로 종단된 면이다. (000-1)카본면(2)은 결정이 카본(C)으로 종단된 면이다. n형의 도펀트인 질소(N)는 주로 카본(C)을 치환하는 형태로 SiC의 결정 중에 주입된다. 실리콘으로 종단되어 있는 (0001)실리콘면(1)은 카본으로 종단되어 있는 (000-1)카본면(2)과 비교하여, 표면에 나타나 있는 카본의 양이 적다. 그 때문에, 카본의 질소(N)로의 치환이 억제되어 고순도의 에피텍셜층이 얻어진다. 이로부터, SiC의 에피텍셜 성장에 관한 연구 보고는 거의가 (0001)실리콘면(1)에 관한 것이다.
SiC의 에피텍셜 성장으로는 성장 속도나 에피텍셜층의 순도를 제어하기 쉬운 화학 기상 퇴적법(CVD법)이 이용된다. 그러나, CVD법에서는 캐리어 가스로 수소를 사용하고 있기 때문에, 성장 중에 성장 표면으로부터 카본(C)의 이탈이 일어나 성장 속도가 억제된다. 그 때문에, 통상의 성장 속도는 5~10㎛/h가 된다.
SiC로 상기의 종래의 바이폴라 반도체 소자를 제작할 때에는, 예컨대 (0001) 실리콘면(1)으로부터의 오프각(θ)이 8도인 면(1a)을 갖도록 형성한 n형의 4H-SiC를 기판에 이용한다. 4H형의「4」는 원자 적층이 4층 주기가 되는 결정 구조를 나타내고,「H」는 육방정을 나타낸다. 이 기판 위에 전압 인가 시에서의 전계를 완화하기 위한 SiC의 드리프트층을 CVD법을 이용하여 5~10㎛/h의 성장 속도로 에피텍셜 성장시켜 형성한다.
비특허문헌 1 : 마쯔나미 히로유키 편저, 「반도체 SiC 기술과 응용」, 218-221페이지, 닛칸고교신문사 간행
비특허문헌 2 : A. K. Agarwal et. a1, Materials Science Forum Volume 389-393, 2000년, 1349-1352페이지
이렇게 하여 얻어진 종래의 바이폴라 반도체 소자에는, 매트리얼즈 사이언스 포럼 볼륨 389-393(2002) 제1259-1264페이지 [Materials Science Forum Vols. 389-393(2000) pp.1259-1264]에서 보고되어 있는 바와 같이, 신제품의 바이폴라 반도체 소자에 통전을 개시하고 나서 통전 시간(사용 시간)이 증가함에 따라 순방향 전압이 증대하는 시간 경과 변화의 현상이 있다. 이 현상을「순방향 전압 열화」라고 한다. 신품의 바이폴라 반도체 소자에 순방향으로, 전류 밀도 100A/㎠에서 1시간 통전했을 때, 통전 개시 직후와 1시간 통전 후의 전류 밀도 100A/㎠에서의「순방향 전압차(△Vf)」로 순방향 전압 열화의 정도를 나타낸다.
순방향 전압 열화 현상은, 기판으로부터 드리프트층에 전파하는 기저면(basal plane) 전위(轉位)라 불리는 선형상의 결함이 원인으로 일어난다. 이 기저면 전위를 기점으로 하여 적층 결함이라 불리는 면형상의 결함이 드리프트층 중에 발생하고, 드리프트층이 고저항층이 되며, 그 결과 전류가 흐르기 어렵게 된다.
종래의 pin 다이오드의 경우, 사용 개시의 초기에는 순방향 전류 밀도 100A/㎠에서의 순방향 전압이 3.5V였던 것이, 전류 밀도 100A/㎠에서 1시간 통전한 후에는 20V로 증대하고, 순방향 전압차(△Vf)는 16.5V 정도가 된다. 그 결과 소자 내부에서의 전력 손실이 현저히 증대하고, 소자 내부에서의 발열에 의해 소자가 파괴되는 경우가 생긴다. SiC 바이폴라 소자는 Si 소자에 비교해서 매우 뛰어난 초기 특성을 갖고 있음에도 불구하고, 이 순방향 전압 열화 때문에 신뢰성이 현저히 낮다. 그 때문에, 장시간 운전 가능하고 전력 손실이 적으며 또한 신뢰성이 높은 인버터 등의 전력 변환 장치를 실현하는 것이 곤란하였다.
본 발명은 순방향 전압 열화를 나타내는 순방향 전압차(△Vf)가 1.OV 이하인 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 하고 있다.
본 발명의 바이폴라 반도체 소자는, 탄소(카본)와 규소의 화합물인 탄화규소를 기재(基材)로 하는 제1 도전형의 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한 기판을 갖는다. 또한 이 바이폴라 반도체 소자는, 상기 기판의 상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 또는 제2 도전형의 탄화규소의 반도체에 의해 소정의 형성 속도로 형성한 적어도 1개의 드리프트층을 갖는다.
본 발명에 의하면, 제1 및 제2 도전형의 탄화규소의 반도체층을 상기한 바와 같이 형성함으로써 기저면 전위가 적은 반도체층이 얻어진다. 그 결과 순방향 전압 열화가 적은 긴 수명의 pn 접합 다이오드가 얻어진다.
본 발명의 다른 관점의 바이폴라 반도체 소자는, 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형의 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한 기판을 갖는다. 또한 이 바이폴라 반도체 소자는 상기 기판의 상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 도전형의 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 형성한 드리프트층 및 상기 드리프트층의 위에 형성한, 제1 또는 제2 도전형의 탄화규소의 반도체층의 적어도 1개의 층을 갖는다.
본 발명에 의하면, 제1 및 제2 도전형 탄화규소의 반도체층을 상기한 바와 같이 형성으로써 기저면 전위가 적은 반도체층이 얻어진다. 그 결과 순방향 전압 열화가 적은 긴 수명의 바이폴라 트랜지스터가 얻어진다.
본 발명의 다른 관점의 바이폴라 반도체 소자는 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한, 캐소드가 되는 기판을 갖는다. 또한 이 바이폴라 반도체 소자는 상기 기판의 상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 도전형 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 형성한 드리프트층 및 상기 드리프트층의 위에 형성한, 애노드가 되는 제2 도전형의 탄화규소의 반도체층을 갖는다.
본 발명에 의하면, 제1 및 제2 도전형의 탄화규소의 반도체층을 상기한 바와 같이 형성함으로써, 기저면 전위가 적은 반도체층이 얻어진다. 그 결과 순방향 전압 열화가 적은 긴 수명의 IGBT가 얻어진다.
본 발명의 다른 관점의 바이폴라 반도체 소자는, 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한, 컬렉터가 되는 기판을 갖는다. 또한 이 바이폴라 반도체 소자는 상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 도전형의 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 형성한 드리프트층, 상기 드리프트층의 위에 형성한 제2 도전형 베이스층 및 상기 베이스층의 일부분에 형성한 제1 도전형의 에미터층을 갖는다.
본 발명에 의하면, 제1 및 제2 도전형의 탄화규소의 반도체층을 상기한 바와 같이 형성함으로써, 기저면 전위가 적은 반도체층이 얻어진다. 그 결과 순방향 전압 열화가 적은 긴 수명의 npn 트랜지스터가 얻어진다.
본 발명의 다른 관점의 바이폴라 반도체 소자는 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형의 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한, 컬렉터가 되는 기판을 갖는다. 또한 이 바이폴라 반도체 소자는 상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 형성한 제2 도전형 드리프트층, 상기 드리프트층의 위에 형성한 제1 도전형 성장층을 갖는다. 또한 이 바이폴라 반도체 소자는 상기 제1 도전형의 성장층의 위에 형성한 제2 도전형의 에미터층, 상기 제2 도전형의 에미터층에 형성한 관통 구멍을 거쳐 상기 제1 도전형의 성장층에 이온 주입을 하여 형성한, 컨텍트 영역 및 상기 제1 도전형의 성장층과 상기 제2 도전형의 에미터층에 절연막을 통해 형성한 게이트전극을 갖는다.
본 발명에 의하면, 제1 및 제2 도전형의 탄화규소의 반도체층을 상기한 바와 같이 형성함으로써, 기저면 전위가 적은 반도체층이 얻어진다. 그 결과 순방향 전압 열화가 적은 긴 수명의 FET가 얻어진다.
본 발명의 바이폴라 반도체 소자의 제조방법은, 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형의 탄화규소 반도체의 결정을 상기 결정의 (000-1)카본면에 대하여 소정의 각도를 갖는 면으로 절단하여 기판을 형성하는 공정, 상기 기판의 상기 소정의 각도를 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 도전형의 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 드리프트층을 형성하는 공정 및 상기 드리프트층의 위에 제1 또는 제2 도전형의 탄화규소의 반도체층의 적어도 1개의 층을 형성하는 공정을 갖는다.
상기 오프각은 2도 이상 10도 이하이고, 상기 드리프트층이 되는 탄화규소의 에피텍셜 성장에 의한 막형성 속도는 막두께의 시간(h) 당 증가 속도가 10㎛/h 이상이다.
본 발명에 의하면, 성장 표면의 과포화도를 낮추어 기저면 전위가 기판으로부터 에피텍셜막으로 전파하는 것을 억제할 수 있고, 결과적으로 순방향 전압 열화를 막을 수 있다.
본 발명에 의하면, 반도체층 내에서 기저면 전위의 전파가 억제되기 때문에, 순방향 전압 열화를 방지할 수 있다. 즉 순방향 전압 열화를 나타내는 순방향 전압차(△Vf)를 1.0V 이하로 억제할 수 있어, 신뢰성이 높은 바이폴라 소자를 작성할 수 있다. 이러한 신뢰성이 높은 바이폴라 소자를 이용하면, 손실이 적고 장시간 운전 가능한 신뢰성이 높은 인버터 등의 전력 변환 장치를 실현할 수 있다.
도 1은 본 발명의 제1 실시예의 pn(pin) 다이오드의 단면도이다.
도 2는 본 발명의 제1 실시예의 pin 다이오드의 통전 개시 시와 1시간 통전 후의 전류 전압 특성을 도시하는 도면이다.
도 3은 본 발명의 제1 실시예의 pin 다이오드와, 비교하기 위해 만든 Si면 기판을 이용한 pin 다이오드와의, 통전 개시 직후의 열화 전과 1시간 통전한 후의 열화 후의 전류 전압 특성을 도시하는 도면이다.
도 4는 본 발명의 제2 실시예의 npn 바이폴라 트랜지스터의 단면도이다.
도 5는 본 발명의 제3 실시예의 IGBT의 단면도이다.
도 6은 본 발명의 바이폴라 반도체 소자의 기판을 구성하는 탄화규소의 결정을 도시하는 사시도이다.
도 7은 종래의 바이폴라 반도체 소자의 기판을 구성하는 탄화규소의 결정을 도시하는 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : (0001)실리콘면
2 : (000-1)카본면
21 : 기판
22 : 버퍼층
23 : 드리프트층
24 : p형 접합층
25 : p+형 컨택트층
26 : JTE
27 : 열산화막
28 : 캐소드 전극
29 : 애노드 전극
29a : Ti층
29b : Al층
50 : npn 바이폴라 트랜지스터
51 : 기판
52 : 버퍼층
53 : 드리프트층
54 : p형 성장층
55 : n형 성장층
56 : 가드링
57 : 베이스의 컨택트 영역
58 : 산화막
59 : 컬렉터 전극
60 : IGBT
61 : 기판
62 : 버퍼층
63 : 드리프트층
64 : n형 성장층
65 : p형 성장층
66 : 컨택트 영역
66a : 구멍
67 : 절연막
68 : 게이트 전극
68a : 구멍
69 : 컬렉터 단자
70 : pin 접합 다이오드
73 : 베이스 전극
74 : 에미터 전극
75 : 전극 단자
76 : 전극 단자
79 : 에미터 전극
이하, 본 발명의 최선의 실시형태에 관해서 상세히 설명한다. 결정의 격자 방위 및 격자면에 관한 설명에서, 격자 방위 및 격자면을 해당 기술분야에서는 잘 알려져 있는 이하의 기호로 표시한다. 즉, 개별면은 (), 집합면은 {}으로 표시하고, 그 안에 각각의 숫자를 넣어 각 면을 표시한다. 또한, 마이너스 지수에 대해서는, 결정학 상“_"(바)를 숫자의 위에 붙이게 되어 있지만, 특허청이 사용하고 있는 소프트웨어에서는 숫자의 위에 바를 붙이는 것이 불가능하기 때문에, 본 명세서에서는 숫자의 앞에 마이너스 기호를 붙여 표시하는 것으로 한다.
순방향 열화 현상을 억제하기 위해서는 상기와 같이 기판으로부터 드리프트층으로 기저면 전위의 전파를 억제할 필요가 있다.
SiC로 드리프트층을 형성하는 방법으로서, 예컨대 매트리얼즈 사이언스 앤드 엔지니어링 R20(1997) 제125-166페이지 [Materials Science and Engineering, R20(1997) 125-166]에서 보고되어 있는 바와 같이, 통상 에피텍셜 성장법이 사용되고 있다. 에피텍셜 성장법의 성장 모드에는 크게 나누어 스텝 플로우 성장과 이차원 핵생성 성장의 두 개의 모드가 있다.
스텝 플로우 성장은 결정의 성장축에 수직한 {O001}면에 평행한 방향의 성장이고, {0001}면에 평행한 결정의 정보를 넘겨받기 쉽다. 이차원 핵생성 성장은{O001}면에 수직한 방향의 성장이고, {O001}면과 수직한 방향의 결정의 정보를 넘겨받기 쉽지만, 결정의 성장에서는 결함의 발생원도 된다.
이 때문에, 통상의 에피텍셜 성장에서는 양질의 에피텍셜막을 얻기 위해서, 어느 정도 스텝 플로우 성장이 진행하도록 성장 조건이 설정된다.
기저면 전위는 {O001}면에 평행하게 존재하는 전위이고, 전위는 스텝 플로우 성장과 같은 방향으로 전파한다. 따라서, 기저면 전위의 전파를 억제하기 위해서는 이차원 핵생성이 일어나지 않을 정도로 스텝 플로우 성장을 억제할 필요가 있다.
성장이 스텝 플로우가 될지 이차원 핵생성이 될지는 결정의 표면에서의 과포화도가 크게 관계하고 있다. 과포화도가 일정 값(임계 과포화도)을 넘으면 이차원핵생성이 되고, 그 값 이하이면 스텝 플로우 성장이 된다. 따라서, 임계 과포화도가 큰 경우에는 이차원 핵생성이 일어나기 어렵다.
임계 과포화도를 크게 하기 위해서는 원료 가스의 공급량을 늘리는 등으로 성장 속도를 높이거나, 결정의 오프각을 작게 하여 결정면에 존재하는 스텝(계단)의 테라스(평면부)의 폭을 넓히는 방법이 취해진다.
도 6에 도시하는 SiC의 결정에서, (000-1)카본면(2)은 (0001)실리콘면(1)보다 표면 에너지가 1자릿수 작고, 임계 과포화도의 값이 1자릿수에서 2자릿수 작아진다. 그 결과, 과포화도가 상대적으로 상당히 작아진다.
(000-1)카본면(2)에서는 단일의 Si-C층을 1분자층으로 하는, 1분자층의 높이의 스텝(도시 생략)이 비교적 많지만, (0001)실리콘면(1)에서는 2 혹은 4분자층의 높이의 스텝이 관측된다. 이것은, (000-1)카본면(2)의 테라스의 폭이 (0001)실리콘면(1)의 테라스 폭의 반 정도로 좁아지는 것을 나타내고 있고, 이로부터 (000-1)카본면(2)의 임계 과포화도는 (0001)실리콘면(1)의 임계 과포화도보다 작아진다.
(000-1)카본면(2)의 임계 과포화도는 성장 속도에 크게 의존하고, 그 의존도는 스텝의 테라스 폭에 대한 의존도보다도 크다. 따라서 성장 속도를 빠르게 함으 로써 상대적으로 (000-1)카본면(2)의 임계 과포화도를 크게 할 수 있다. 이에 따라 이차원 핵생성 성장을 억제하고 또한 기저면 전위의 전파도 억제할 수 있는 스텝 플로우 성장을 달성할 수 있다.
본 발명의 실시형태에서는, SiC 바이폴라 반도체 소자를 구성하는 n형층 및 p형층 등의 반도체층을, SiC 결정의 (000-1)카본면(2)에 대하여 소정의 오프각(θ)을 갖는 면(2a)에 형성한다. 오프각(θ)은 2도 내지 10도의 범위에서, 반도체 소자의 종류에 따라서 최적의 각도를 결정한다. 발명자들의 실험에 의하면, 예컨대 pin 다이오드에서는 오프각(θ)을 약 8도로 하면 좋은 결과가 얻어졌다. 또한 IGBT에서는 오프각(θ)을 3.5도로 하면 좋은 결과가 얻어졌다. 또한, 상기 반도체층의 성장 속도를 통상보다 빠르게 한다. 성장 속도는 박막의 1시간(h) 당 증가량이 10㎛/h 이상이 되도록 하는 것이 바람직하다. 막형성 조건에 의해서는 3㎛/h 이상의 막형성 속도로도 본 발명의 효과를 얻을 수 있다. 성장 속도를 증가시키기 위해서는 막형성 처리 중의 재료 가스의 공급량을 대폭 늘린다.
이하, 본 발명의 바람직한 실시예를 도 1 내지 도 6을 참조하여 설명한다.
(제1 실시예)
도 1은 본 발명의 바이폴라 반도체 소자의 제1 실시예인 pn(pin) 접합 다이오드의 단면도이다. 본 실시예에서는 면 방위가 (000-1)카본면으로부터 8도의 오프각을 갖는 n형(제1 도전형)의 4H형 SiC를 이용한 기판(21)의 면(이하 C면이라고 함) 위에, 이하에 설명하는 반도체층을 형성한다. 4H형의 "H"는 육방정, "4"는 원자 적층이 4층 주기가 되는 결정 구조를 의미한다. 기판(21)의 C면은 도 6의 SiC 결정의 (000-1)카본면(2)으로부터 각도θ(8도)의 오프각을 갖는 면(2a)이다. 각 층의 막형성 속도는 막두께의 시간(h) 당 증가 속도가 종래보다는 고속인, 15㎛/h 이다. 그리고, 다음에 자세히 설명하는 바와 같이, n형(제1 도전형) 4H-SiC 및 p형(제2 도전형) 4H-SiC를 순차 에피텍셜 성장시켜 에피텍셜 pin 접합 다이오드(70)를 제작한다. p형층과 i층(절연층)의 주된 접합면 및 i층과 n형층의 주된 접합면(도 1에서 수평 방향으로 넓어지는 면)은 {0001}면으로 되어 있다.
상기 본 실시예의 에피텍셜 pin 접합 다이오드(70)와 비교를 하기 위한, 비교용 pin 접합 다이오드로서 이하의 것을 제작하였다. 즉, 도 7에 도시하는 (0001)실리콘면(1)으로부터 8도의 오프각(θ)을 갖는 n형의 4H형 SiC를 이용한 기판의 면(1a)(이하, Si면이라 함) 위에, 막두께의 시간(h) 당 증가 속도가 5㎛/h인 성장 속도로 n형 4H-SiC 및 p형 4H-SiC를 순차 에피텍셜 성장시켜 비교용 pin 접합 다이오드를 제작한다. 5㎛/h의 막형성 속도는 pin 다이오드의 제작 공정에서는 일반적인 속도이다. 본 실시예의 pin 접합 다이오드와 비교용 pin 접합 다이오드의 접합부의 사이즈 및 형상은 동일하다.
n형의 기판(21)은 개량 레일리법에 의해서 성장시킨 잉곳을 오프각(θ)을 8도로 하여 슬라이스하고 경면 연마함으로써 제작하였다. 홀 효과 측정법에 의해서 구한 기판(21)의 캐리어 밀도는 8×1018㎝-3, 두께는 400㎛이다. 캐소드가 되는 기판(21)의 위에 CVD법에 의해서 질소 도핑 n형 SiC층(n형 성장층)과 알루미늄 도핑 p형 SiC층(p형 성장층)을 순차 에피텍셜 성장으로 형성한다. n형 성장층에 의해, 도 1에 도시하는 n형의 버퍼층(22)과 n형의 드리프트층(23)을 형성한다. 버퍼층(22)은 도너 밀도 7×1017㎝-3, 막두께는 10㎛이다. 버퍼층(22)은 반드시 필요한 것은 아니고 이것을 형성하지 않는 경우도 있다. 드리프트층(23)은 도너 밀도 약 5×1015㎝-3, 막두께는 40㎛이다. 드리프트층(23) 위에 p형 성장층에 의해 애노드가 되는 p형 접합층(24)과 p+형 컨택트층(25)을 순차 형성한다. p형 접합층(24)은 억셉터 밀도 5×1017㎝-3, 막두께는 1.5㎛이다. p+형 컨택트층(25)은 억셉터 밀도 약 1×1018㎝-3, 막두께는 0.5㎛이다. 기판(21)의 C면 위에 순차 형성하는 버퍼층(22), 드리프트층(23), p형 접합층(24) 및 p+형 컨택트층(25)의 처리 조건은 이하와 같다.
본 실시예의 pin 접합 다이오드(70)를 제작할 때의 처리 조건을 이하에 상세히 설명한다. 재료 가스로서, 실란(SiH4) 및 프로판(C3H8)을 이용한다. 도펀트 가스로서 질소(N2) 및 트리메틸알루미늄(Al(CH3)3)을 이용한다. 또한 캐리어 가스로서 수소(H2)를 이용한다. 각 가스의 유량은 sccm(standard cc per minute) 또는, slm(standard liter minute)로 나타낸다. 압력은 kPa(kilo pascal)로 나타낸다. 이하의 설명에서, 각 가스의 명칭 뒤에 붙인 괄호 내의 수치는 유량을 나타낸다. 기판(21)의 온도는 1550℃로 유지되어 있고, 처리 챔버 내의 압력은 5.6kPa로 유지되어 있다.
기판(21)의 C면에 버퍼층(22)을 형성하는 공정에서는 실란(30sccm), 프로판(12sccm), 질소(30sccm) 및 수소(10slm)를 공급한다. 처리 시간은 40분이다.
드리프트층(23)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 질소(0.2sccm) 및 수소(10slm)를 공급한다. 처리 시간은 160분이다.
p형 접합층(24)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 트리메틸알루미늄(15sccm) 및 수소(10slm)를 공급한다. 처리 시간은 6분이다.
p+형 컨택트층(25)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 트리메틸알루미늄(30sccm) 및 수소(10slm)를 공급한다. 처리 시간은 2분이다.
상기의 처리에 의해, 본 실시예의 pin 접합 다이오드용 SiC 에피텍셜 웨이퍼가 생긴다.
다음에 비교용 pin 다이오드를 제작할 때의 처리 조건을 설명한다. 기판의 Si면에 형성하는 각 층의 구성은 도 1에 도시하는 본 실시예의 구성과 실질적으로 동일하기 때문에, 동일한 부호를 이용하여 설명한다. 기판의 온도는 1550℃로 유지되어 있고, 처리 챔버 내의 압력은 5.6kPa로 유지되어 있다.
기판의 Si면에 버퍼층(22)을 형성하는 공정에서는 실란(10sccm), 프로판(3sccm), 질소(10sccm) 및 수소(10slm)를 공급한다. 처리 시간은 120분이다.
드리프트층(23)을 형성하는 공정에서는 실란(10sccm), 프로판(3sccm), 질소(0.07sccm) 및 수소(10slm)를 공급한다. 처리 시간은 480분이다.
p형 접합층(24)의 형성 공정에서는 실란(10sccm), 프로판(3sccm), 트리메틸알루미늄(5sccm) 및 수소(10slm)를 공급한다. 처리 시간은 18분이다.
p+형 컨택트층(25)의 형성 공정에서는 실란(10sccm), 프로판(3sccm), 트리메틸알루미늄(10sccm) 및 수소(10slm)를 공급한다. 처리 시간은 6분이다.
상기의 처리에 의해, 비교용 pin 접합 다이오드용의 SiC 에피텍셜 웨이퍼가 생긴다.
본 실시예의 pin 접합 다이오드용의 SiC 에피텍셜 웨이퍼와, 비교용 pin 접합 다이오드용 SiC 에피텍셜 웨이퍼의 각각의 처리 조건을 비교하면, 본 실시의 처리 조건에서는 재료 가스 및 도펀트 가스의 유량이, 종래의 처리 조건에서의 각각의 유량의 3배 이상이다. 또한, 처리 시간에 관해서도 본 실시예의 각 층의 처리 시간은 비교용의 처리 시간의 3분의 1 이하이다. 이상과 같이, 본 실시예에서는 처리 시간을 짧게 하여 막형성 속도를 높게 하고 있는 점에 특징이 있다.
본 실시예의 SiC 에피텍셜 웨이퍼와, 비교용의 SiC 에피텍셜 웨이퍼의 각각에 이하에 설명하는 가공을 실시함으로써 도면에 도시하는 본 실시예의 pin 접합 다이오드(70) 및 동일한 구성을 갖는 비교용 pin 접합 다이오드가 완성된다.
우선 반응성 이온 에칭(RIE)에 의해 SiC 에피텍셜 웨이퍼의 양단부를 제거하여 메사 구조로 가공한다. RIE의 에칭 가스에는 CF4(4불화탄소)와 02를 이용하여, 플라즈마 처리 장치에 의해 압력 5Pa, 고주파 전력 260W의 조건으로 깊이 약 2.5㎛까지 에칭하였다. 이때의 마스크 재료로서 CVD에 의해서 퇴적한 SiO2막(두께 1O ㎛)을 이용하였다.
다음에, 에칭에 의해 형성한 메사 바닥부에서의 전계 집중을 완화하기 위해 서, 메사 바닥부에 폭 250㎛, 깊이 0.7㎛의 p형 JTE(junction termination extension)(26)를 설치하였다. JTE(26)는 Al 이온 주입에 의해 형성하였다. Al 이온 주입의 에너지는 30~450keV 사이에서 6단계로 바뀌고, 토탈 도즈량은 1.2×1013㎝-2이다. JTE(26) 형성 시에는 JTE(26)의 주입층이 박스 프로파일이 되도록 설계하였다. 이온 주입은 모두 실온에서 행하고, 이온 주입의 마스크에는 그라파이트(두께 5㎛)를 이용하였다. 주입 이온의 활성화를 위한 열처리를 아르곤 가스 분위기 중에서 1700℃, 3분의 조건으로 행하였다. 어닐 후에 온도 1200℃, 3시간의 습식 산화에 의해 보호막으로서의 열산화막(27)을 형성하였다. 열산화막(27) 위에 폴리이미드 수지의 보호 필름(30)을 형성하여 완성한다.
다음에, 기판(21)의 하면에 Ni(두께 350㎚)를 형성하여 캐소드 전극(28)으로 한다. p+형 컨택트층(25) 위에 Ti(티탄 : 두께 350㎚)와 Al(알루미늄 : 두께 100㎚)의 막을 각각 증착하여 애노드 전극(29)으로 한다. 애노드 전극(29)은 Ti층(29a)과 Al층(29b)으로 구성되어 있다. 마지막에 1000℃에서 20분간의 열처리를 행하여, 캐소드 전극(28) 및 애노드 전극(29)을 각각 오믹 전극으로 한다. pn 접합의 사이즈는 직경이 2.6㎜φ이고 거의 원형이다. 한편, 이 실시예에서는 알루미늄 이온 주입에 의해서 p형 JTE(26)를 형성하였지만, 붕소(B)의 이온 주입을 이용한 경우에서도 동일한 효과가 있다. 또한, pin 접합 다이오드(70)에서는, 버퍼층(22), 드리프트층(23), p형 접합층(24) 및 p+ 컨택트층(25)의 각각의 접합면(도면 중 수평 방향으로 넓어지는 면)은, 모두 (000-1)카본면(2)으로부터 8도의 오프각을 갖는 면(2a)(도 6)에 평행으로 되어 있다.
본 실시예의 pin 접합 다이오드(70)의 내전압은 3500V이고, 온 전압은 3.6V이다. 상기의 pin 접합 다이오드(70)에 순방향으로 전류 밀도 100A/㎠에서 1시간 통전하고, 통전 개시 직후와 1시간 통전 후의 실온에서의 전류 전압 특성을 커브 트레이서로 측정하였다.
도 2는 본 실시예의 면 방위가 (000-1)카본면(2)으로부터 8도의 오프각(θ)을 갖는 n형의 4H형 SiC 기판(C면)(21)의 면(2a) 위에 형성한 pin 접합 다이오드(70)의 실온에서의 순방향의 전류 전압 특성을 나타내는 그래프이다.
순방향 전류 밀도 100A/㎠에서의 통전 개시 직후와 1시간 통전 후의 순방향전압차(△Vf)는 O.1V 이하에서 거의 차이가 없었기 때문에, 도 2의 그래프에서는 전류 전압 특성이 1개의 곡선으로 나타나고 있다. 이 결과로부터 알 수 있듯이, 본 실시예의 pin 접합 다이오드(70)는 1시간의 통전 후에도 거의 열화되지 않고 있었다.
도 3은 본 실시예의 pin 접합 다이오드(70)와 비교하기 위해서 제작한, 동일한 사이즈의 비교용 pin 접합 다이오드를, 본 실시예의 것과 동일한 조건으로 측정한 전류 전압 특성을 나타내는 그래프이다. 도 3에서, 실선의 곡선은 비교용 pin 접합 다이오드의 사용 개시 직후(열화 전)의 전류 전압 특성을 나타낸다. 점선의 곡선은, 1시간 사용 후(열화 후)의 전류 전압 특성을 나타낸다. 도 3에서 알 수 있듯이, 순방향 전류 밀도 100A/㎠(전류값은 5.5A)에서의 순방향 전압차(△Vf)는 16.0V이었다. 상기 통전 시험을 행한 다이오드를 해당 기술 분야에서는 결함을 조 사하는 수단으로서 기지(旣知)의 포토루미네선스 발광을 조사한 바, Si면을 이용한 비교용 pin 접합 다이오드에는 적층 결함을 나타내는 422㎚ 발광이 다수 발견되었다. 그것에 대하여, 본 실시예의 C면을 이용한 pin 접합 다이오드(70)에서는 적층 결함의 발광은 발견되지 않았다.
이상과 같이, 본 실시예의 SiC의 pin 접합 다이오드에서는 순방향 전압 열화가 거의 생기지 않기 때문에, 장시간의 사용이 가능해져 수명이 길어진다. 순방향의 전압 열화에 의한 온 저항의 증가가 없기 때문에, 내부 손실도 증가하지 않고, 안정된 특성을 장시간 유지할 수 있는 신뢰성이 높은 pin 접합 다이오드가 얻어진다.
<제2 실시예>
도 4는 본 발명의 바이폴라 반도체 소자의 제2 실시예인, npn 바이폴라 트랜지스터(50)의 단면도이다. 본 실시예에서도 도 6에 도시하는 바와 같이, 면 방위가 (000-1)카본면(2)으로부터 8도의 오프각(θ)의 면(2a)(이하, C면이라 함)을 갖는 n형의 4H형 SiC의 기판을 이용한다. 이 기판 위에 시간(h) 당 막두께의 증가 속도를 15㎛/h로 하여, n형 4H-SiC, p형 4H-SiC, n형 4H-SiC를 이 순서로 연속적으로 에피텍셜 성장시켜 npn 바이폴라 트랜지스터(50)를 제작하였다.
또한 비교용 npn 바이폴라 트랜지스터의 기판으로서, 도 7에 도시하는 (0001)실리콘면(1)으로부터 8도의 오프각(θ)의 면(1a)(이하, Si면이라 함)을 갖는 n형의 4H형 SiC를 이용하였다. 이 기판 위에 시간(h) 당 막두께의 증가 속도를 5㎛/h로 하여 각 층을 동일하게 막형성하였다. p층과 n층의 주된 접합면(도면 중 수평 방향으로 넓어지는 면)은 {OOO1}면으로 되어 있다.
기판(51)은 개량 레일리법에 의해서 성장한 잉곳을 오프각(θ)이 8도가 되도록 슬라이스하고 경면 연마함으로써 제작하였다. 컬렉터가 되는 기판(51)은 n형이고, 홀 효과 측정법에 의해서 측정한 캐리어 밀도는 8×1018㎝-3, 기판(51)의 두께는 400㎛이다. 이 C면 위에 CVD법에 의해서 질소 도핑 n형 SiC층의 버퍼층(52)과 드리프트층(53)을 막형성한다. 드리프트층(53) 위에 알루미늄 도핑 p형 SiC의 p형 성장층(54) 및 질소 도핑 n형 SiC층의 n형 성장층(55)을 순서대로 에피텍셜 성장법으로 막형성하였다. 버퍼층(52)과 드리프트층(53)이 n형 컬렉터층이 된다. 버퍼층(52)은 도너 밀도 7×1O17㎝-3, 막두께는 10㎛이다. 드리프트층(53)은 도너 밀도 약 5×1O15㎝-3, 막두께는 15㎛이다. 또한, p형 베이스층이 되는 p형 성장층(54)은 억셉터 밀도 2×1017㎝-3, 막두께는 1㎛이다. n형 성장층(55)은 도너 밀도 약 7×1017㎝-3, 막두께는 O.75㎛이다. 버퍼층(52), 드리프트층(53), p형 성장층(54), n형 성장층(55)의 막형성 조건은 하기와 같다.
본 실시예의 npn 바이폴라 트랜지스터(50)를 제작할 때의 처리 조건을 이하에 자세하게 설명한다. 재료 가스로서 실란(SiH4) 및 프로판(C3H8)을 이용한다. 도펀트 가스로서 질소(N2) 및 트리메틸알루미늄{Al(CH3)3}을 이용한다. 또한 캐리어 가스로서 수소(H2)를 이용한다. 각 가스의 유량은 sccm(standard cc per minute) 또는 slm(standard liter minute)으로 나타낸다. 압력은 kPa(kilo pascal)로 나타낸다. 이하의 설명에서, 각 가스의 명칭 뒤에 붙인 괄호 내의 수치는 유량을 나타낸다. 기판(51)의 온도는 1550℃로 유지되어 있고, 처리 챔버 내의 압력은 5.6kPa로 유지되어 있다.
기판(51)의 C면에 버퍼층(52)을 형성하는 공정에서는 실란(30sccm), 프로판(12sccm), 질소(30sccm) 및 수소(10slm)를 공급한다. 처리 시간은 40분이다.
드리프트층(53)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 질소(0.2sccm) 및 수소(10slm)를 공급한다. 처리 시간은 60분이다.
p형 접합층(54)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 트리메틸알루미늄(6sccm) 및 수소(10slm)를 공급한다. 처리 시간은 4분이다.
n형 성장층(55)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 질소(30sccm) 및 수소(10slm)를 공급한다. 처리 시간은 3분이다.
상기의 처리에 의해, 본 실시예의 pin 접합 다이오드용 SiC 에피텍셜 웨이퍼가 생긴다.
다음에 비교용 npn 바이폴라 트랜지스터를 제작할 때의 처리 조건을 설명한다. 기판의 Si면에 형성하는 각 층의 구성은 도 4에 도시하는 본 실시예의 구성과 실질적으로 동일하기 때문에, 동일한 부호를 이용하여 설명한다. 기판의 온도는 1550℃로 유지되어 있고, 처리 챔버 내의 압력은 5.6kPa로 유지되어 있다.
기판의 Si면에 버퍼층(52)을 형성하는 공정에서는 실란(10sccm), 프로판(3sccm), 질소(10sccm) 및 수소(10slm)를 공급한다. 처리 시간은 120분이다.
드리프트층(53)을 형성하는 공정에서는 실란(10sccm), 프로판(3sccm), 질소(0.07sccm) 및 수소(10slm)를 공급한다. 처리 시간은 180분이다.
p형 성장층(54)의 형성 공정에서는 실란(10sccm), 프로판(3sccm), 트리메틸알루미늄(2sccm) 및 수소(10slm)를 공급한다. 처리 시간은 12분이다.
n형 성장층(55)의 형성 공정에서는 실란(10sccm), 프로판(3sccm), 질소(10sccm) 및 수소(10slm)를 공급한다. 처리 시간은 9분이다.
상기의 처리에 의해, 비교용 SiC 에피텍셜 웨이퍼가 생긴다. 본 실시예의 SiC 에피텍셜 웨이퍼와, 비교용 SiC 에피텍셜 웨이퍼의 각각에 이하에 설명하는 가공을 실시함으로써 도 4에 도시하는 본 실시예의 npn 바이폴라 트랜지스터(50) 및 동일한 구성을 갖는 비교용 npn 바이폴라 트랜지스터가 완성된다.
우선, 반응성 이온 에칭(RIE)에 의해 n형 성장층(55)을 폭 10㎛, 깊이 0.75㎛, 피치 23㎛로 에칭하고, 에미터가 되는 n형 성장층(55)을 남긴다. RIE의 에칭 가스에는 CF4와 O2를 이용하고, 압력은 0.05Torr, 고주파 전력 260W의 조건으로 에칭하였다. 이때의 마스크 재료로서 CVD에 의해서 퇴적한 SiO2막(두께 10㎛)을 이용하였다.
다음에, 베이스 영역에서 소자 분리를 행하기 위해서 반응성 이온 에칭(RIE)에 의해 메사 구조로 한다. RIE의 에칭 가스에는 CF4와 O2를 이용하고, 압력은 0.05Torr, 고주파 전력 260W의 조건으로 깊이 약 1㎛까지 에칭하였다. 이때의 마스크 재료로서, CVD에 의해서 퇴적한 SiO2막(두께 10㎛)을 이용하였다.
본 실시예에서는, 베이스 단부에서의 전계 집중을 완화하기 위한 가드링(56)과, 베이스의 컨택트 영역(57)을 동일 프로세스의 Al(알루미늄) 이온 주입에 의해서 형성하였다. 베이스의 컨택트 영역(57)은 폭 3㎛이고 에미터와의 간격은 5㎛이며, p형 가드링(56)의 폭은 150㎛이다. 깊이는 모두 0.5㎛이다. p형 가드링(56) 혹은 베이스의 컨택트 영역(57) 형성 시의 Al 이온 주입의 에너지는 40~560keV이고, 토탈 도즈량은 1.O×1013㎝-2이다. 이온 주입의 마스크에는 CVD에 의해 형성한 SiO2막(두께 5㎛)을 이용하였다. 이온 주입은 모두 실온에서 행하고, 주입 이온 활성화를 위한 열처리는 온도 1600℃의 아르곤 가스 분위기 중에서 시간 5분의 조건으로 행하였다. 어닐의 후, 온도 1150℃에서 2시간의 습식 산화에 의해서 열산화막을 형성하고, 또한 CVD에 의해서 SiO2막을 퇴적시켜 합계 2㎛의 산화막(58)을 형성하였다.
다음에, 기판(51)의 하면에 컬렉터 전극(59)을 형성한다. 베이스의 컨택트 영역(57)에 베이스 전극(73)을 형성한다. 또한, n형 성장층(55)에 Ni를 증착하여 에미터 전극(74)을 형성한다. 다음에 1000℃, 20분간의 열처리를 행하여 각각 오믹 접합을 형성하였다. 마지막으로, 베이스 전극(73) 및 에미터 전극(74)을 Ti/Au 전극으로 덮어 각각 전극 단자(75 및 76)를 형성하였다. 접합부의 크기는 3.2㎜×3.2㎜이다. 한편, 이 실시예에서는 Al 이온 주입에 의해서 가드링(56)을 형성하였지만, B(붕소) 이온 주입을 이용한 경우에도 동일한 효과가 있다. 또한, npn 바이폴라 트랜지스터(50)에서는 기판(51), 버퍼층(52), 드리프트층(53), p형 성장층 (54) 및 n형 성장층(55)의 각각의 접합면(도면 중 수평 방향으로 넓어지는 면)은 모두 (000-1)카본면(2)으로부터 8도의 오프각을 갖는 면(2a)에 평행으로 되어 있다.
제작한 npn 바이폴라 트랜지스터(50)의 내압은 1400V였다. 온 저항은 8.0mΩ㎠이고, 최대 전류 증폭율은 약 12였다. 이 npn 바이폴라 트랜지스터(50)에 베이스 전류 0.6A, 컬렉터 전류 7A(컬렉터 전류 밀도 100A/㎠)를 1시간 통전하고, 통전 전후의 실온에서의 컬렉터 특성을 커브 트레이서로 측정하였다. 본 실시예의 npn 바이폴라 트랜지스터(50)에서는, 통전 개시 직후와 1시간 통전 후 모두 온 저항은 8.0mΩ㎠이고, 순방향 전압의 변화는 거의 없었다.
비교예의 npn 바이폴라 트랜지스터에 대해서도 마찬가지로, 컬렉터 전류 밀도 100A/㎠에서 통전하여 시험하였다. 비교용 npn 바이폴라 트랜지스터의 실온에서의 온 저항은, 통전 개시 직후에서는 8.0mΩ㎠이던 것이 1시간의 통전 후에는 15.0mΩ㎠로 매우 커졌다. 또한, 비교예의 npn 바이폴라 트랜지스터의 실온에서의 최대 전류 증폭율은 통전 초기에는 약 12였던 것이 1시간 통전 후에는 약 6으로 작아졌다.
이에 대해서, 본 실시예의 npn 바이폴라 트랜지스터의 최대 전류 증폭율은 통전 개시 직후와 1시간 통전 후에서 거의 변화가 없이 약 12였다. 이상과 같이 본 실시예의 npn 바이폴라 트랜지스터(50)는 1시간의 통전 시험 후에도 거의 순방향 전압 열화는 생기지 않았다.
(제3 실시예)
제3 실시예는 본 발명의 바이폴라 반도체 소자의 IGBT (인슐레이티드·게이트· 바이폴라 트랜지스터)에 관한 것이다. 도 5는 본 실시예의 IGBT(60)의 단면도이다. 본 실시예에서는 면 방위가 도 6에서의 (000-1)카본면(2)으로부터 3.5도의 오프각(θ)의 면(2a)을 갖는 n형의 6H형 SiC을 이용한 기판(61)(이하 C면 기판이라고 함)을 준비한다. 기판(61) 위에 막두께의 시간(h) 당 증가 속도가 15㎛/h이고, 3개의 층인 p형 6H-SiC층, n형 6H-SiC층, p형 6H-SiC층을 이 순서로 에피텍셜 성장시키고, 이하에 자세히 설명하는 바와 같이 IGBT(60)를 제작하였다. p층과 n층의 주된 접합면(도면 중 수평 방향으로 넓어지는 면)은 {O001}면으로 되어 있다.
본 실시예의 IGBT와 비교하기 위한 비교용 IGBT를 이하와 같이 제작한다. 면 방위가 도 7에서의 (0001)실리콘면(1)으로부터 3.5도의 오프각(θ)의 면(1a)을 갖는 n형의 6H형 SiC를 이용한 기판(이하, Si면 기판이라고 함)을 준비한다. 이 기판 위에 5㎛/h의 막형성 속도로 p형 6H-SiC층, n형 6H-SiC층 및 p형 6H-SiC층을 순차 형성한다.
기판(61)은 개량 레일리법에 의해서 성장한 잉곳을 (000-1)카본면으로부터 3.5도 경사진 면에서 슬라이스하고 경면 연마함으로써 제작하였다. 캐소드가 되는 기판(61)은 n형으로, 두께는 400㎛, 홀 효과 측정법에 의해서 구한 캐리어 밀도는 5×1018㎝-3이다. 이 위에, CVD법에 의해서 알루미늄 도핑 p형 SiC층, 질소 도핑 n형 SiC층, 알루미늄 도핑 p형 SiC 층의 3층을 연속적으로 에피텍셜 성장으로 형성 하였다. p형 SiC층은 도 5의 버퍼층(62)과 드리프트층(63)이 된다. 버퍼층(62)은 억셉터 밀도 1×1017㎝-3, 막두께는 3㎛이다. 드리프트층(63)은 억셉터 밀도 약 5×1015㎝-3, 막두께는 15㎛이다. 또한, 드리프트층(63)의 위에 형성되는 n형 성장층(64)은 도너 밀도 2×1017㎝-3, 막두께는 2㎛이다. n형 성장층(64)의 위에 형성되는 p형 성장층(65)은 억셉터 밀도 약 1×1018㎝-3, 막두께는 0.75㎛이다. 버퍼층(62), 드리프트층(63), n형 성장층(64) 및 p형 성장층(65)의 막형성 조건은 하기와 같다.
본 실시예의 IGBT를 제작할 때의 처리 조건을 이하에 자세히 설명한다. 재료 가스로서, 실란(SiH4) 및 프로판(C3H8)을 이용한다. 도펀트 가스로서 질소(N2) 및 트리메틸알루미늄{Al(CH3)3}을 이용한다. 또한 캐리어 가스로서 수소(H2)를 이용한다. 각 가스의 유량은 sccm(standard cc per minute) 또는 slm(standard liter minute)으로 나타낸다. 압력은 kPa(kilo pascal)로 나타낸다. 이하의 설명에서, 각 가스의 명칭 뒤에 붙인 괄호 내의 수치는 유량을 나타낸다. 기판(61)의 온도는 1550℃로 유지되어 있고, 처리 챔버 내의 압력은 5.6kPa로 유지되어 있다.
기판(61)의 C면에 버퍼층(62)을 형성하는 공정에서는, 실란(30sccm), 프로판(12sccm), 트리메틸알루미늄(3sccm) 및 수소(10slm)를 공급한다. 처리 시간은 12분이다.
드리프트층(63)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 트리메틸알루미늄(0.15sccm) 및 수소(10slm)를 공급한다. 처리 시간은 60분이다.
n형 성장층(64)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 질소(9sccm) 및 수소(10slm)를 공급한다. 처리 시간은 8분이다.
p형 성장층(65)의 형성 공정에서는 실란(30sccm), 프로판(12sccm), 트리메틸알루미늄(30sccm) 및 수소(10slm)를 공급한다. 처리 시간은 3분이다.
상기의 처리에 의해, 본 실시예의 pin 접합 다이오드용 SiC 에피텍셜 웨이퍼가 생긴다.
다음에 비교용의 IGBT를 제작할 때의 처리 조건을 설명한다. 기판의 Si면에 형성하는 각 층의 구성은 도 5에 도시하는 본 실시예의 구성과 실질적으로 동일하기 때문에, 동일한 부호를 이용하여 설명한다. 기판의 온도는 1550℃로 유지되어 있고, 처리 챔버 내의 압력은 5.6kPa로 유지되어 있다.
기판의 Si면에 버퍼층(62)을 형성하는 공정에서는 실란(10sccm), 프로판(3sccm), 트리메틸알루미늄(1sccm) 및 수소(10slm)를 공급한다. 처리 시간은 36분이다.
드리프트층(63)을 형성하는 공정에서는 실란(10sccm), 프로판(3sccm), 트리메틸알루미늄(0.05sccm) 및 수소(10slm)를 공급한다. 처리 시간은 180분이다.
n형 성장층(64)의 형성 공정에서는 실란(10sccm), 프로판(3sccm), 질소(3sccm) 및 수소(10slm)를 공급한다. 처리 시간은 24분이다.
p형 성장층(65)의 형성 공정에서는 실란(10sccm), 프로판(3sccm), 트리메틸알루미늄(10sccm) 및 수소(10slm)를 공급한다. 처리 시간은 9분이다.
상기의 처리에 의해, 비교용 pin 접합 다이오드용 SiC 에피텍셜 웨이퍼가 생 긴다. 본 실시예의 SiC 에피텍셜 웨이퍼와, 비교용의 SiC 에피텍셜 웨이퍼의 각각에 이하에 설명하는 가공을 실시함으로써 도면에 도시하는 본 실시예의 IGBT 및 동일한 구성을 갖는 비교용 IGBT가 완성된다.
이 SiC 에피텍셜 웨이퍼로부터 도 5에 도시하는 구조의 IGBT(60)를 제작하는 공정을 이하에 설명한다.
우선, 포트리소그래피법을 이용하여 p형 성장층(65)의 중앙부를 RIE로 에칭하여 구멍(66a)을 설치한다. 구멍(66a)의 바닥부의 n형 성장층(64)에 질소의 이온을 주입함으로써 컬렉터가 되는 컨택트 영역(66)을 형성한다.
게이트 영역을 형성하기 위해서 RIE에 의해 p형 성장층(65)과 n형 성장층(64)을 에칭하여 구멍(68a)(도 5에서는 2개)을 만든다. 다음에 구멍(68a)의 벽면에 MOS 구조를 형성하기 위해서 CVD에 의해 SiO2막을 퇴적시켜 절연막(67)을 형성한다.
기판(61)의 컬렉터 영역에 Ni를 증착하여 컬렉터 단자(69)로 한다. 또한, 컨택트 영역(66)에 에미터 전극(79)을 증착한다. 다음에 열처리를 행하여 각각 오믹 접합을 형성한다. 또한, 절연막(67) 위에 Mo 전극을 형성하여 게이트 전극(68)으로 한다.
완성된 본 실시예의 IGBT와, 비교용 IGBT의 내전압은 900V이다. 온 저항은 11mΩ㎠이고, 컬렉터 에미터간 전압은 -14V이다. 양 IGBT에 -40V의 게이트 전압을 인가하고, 컬렉터 전류 1.4A를 1시간 통전하며, 통전 개시 시와 1시간 통전 후의 실온에서의 컬렉터 특성을 커브 트레이서로 측정하였다. 본 실시예의 IGBT에서는 통전 직후와 1시간 통전 후의 컬렉터-에미터간 전압은 모두 -14V이고, 거의 변화가 없으며, 따라서 거의 열화되지 않는 것을 알 수 있었다. Si면 기판을 이용한 비교용 IGBT에서는, 통전 직후의 컬렉터-에미터 전압은 -14V인 데에 대하여, 1시간 통전 후의 컬렉터-에미터 전압은 -29V로 커졌다.
열화의 상태를 조사하기 위해서, 통전 후의 IGBT의 게이트 전극(68), 에미터 전극(79)을 제거하여 SiC의 포토루미네선스 발광을 조사하였다. 통전 후의 Si면 기판을 이용한 IGBT에는 적층 결함을 나타내는 발광이 다수 발견되었지만, C면 기판을 이용한 IGBT에서는 적층 결함의 발광은 발견되지 않았다.
이상, 본 발명의 바이폴라 반도체 소자를 3개의 실시예에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 각 실시예에 한정되는 것이 아니고, SIAFET, SIJFET, 사이리스터, GTO, MCT(Mos Controlled Thyristor), SiCGT(SiC Co㎜utated Gate Thyristor), EST(Emitter Switched Thyristor), BRT(Base Resistance Controlled Thyristor) 등의 각종 4H-SiC 바이폴라 반도체 소자에도 응용 가능하다. 당연히, 반대 극성의 소자(예컨대 npn 트랜지스터에 대한 pnp 트랜지스터) 등의 각종 4H-SiC 바이폴라 소자에도 변형 응용 가능하고, 6H-SiC 등의 많은 결정 구조를 이용한 SiC 바이폴라 소자에 적용할 수 있는 것이다.
본 발명은 장시간 사용해도 시간 경과 변화가 적은 SiC 바이폴라 반도체 소자에 이용 가능하다.

Claims (12)

  1. 탄소(카본)와 규소의 화합물인 탄화규소를 기재(基材)로 하는 제1 도전형의 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한 기판 및
    상기 기판의 상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 또는 제2 도전형의 탄화규소의 반도체에 의해 소정의 형성 속도로 형성한 적어도 1개의 드리프트층을 갖는 바이폴라 반도체 소자.
  2. 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형의 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한 기판,
    상기 기판의 상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 도전형의 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 형성한 드리프트층 및
    상기 드리프트층의 위에 형성한, 제1 또는 제2 도전형의 탄화규소의 반도체의 적어도 1개의 층을 갖는 바이폴라 반도체 소자.
  3. 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형의 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한, 캐소드가 되는 기판,
    상기 기판의 상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 도전형의 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 형성한 드리프트층 및
    상기 드리프트층의 위에 형성한, 애노드가 되는 제2 도전형의 탄화규소의 반도체층을 갖는 바이폴라 반도체 소자.
  4. 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형의 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한, 컬렉터가 되는 기판,
    상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 도전형의 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 형성한 드리프트층,
    상기 드리프트층의 위에 형성한 제2 도전형 베이스층 및
    상기 베이스층의 일부분에 형성한 제1 도전형의 에미터층을 갖는 바이폴라 반도체 소자.
  5. 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형의 탄화규소 반도체의 결정의 (000-1)카본면에 대하여 소정의 오프각을 갖는 면을 형성한, 컬렉터가 되는 기판,
    상기 소정의 오프각을 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 형성한 제2 도전형의 드리프트층,
    상기 드리프트층의 위에 형성한 제1 도전형의 성장층,
    상기 제1 도전형의 성장층 위에 형성한 제2 도전형의 에미터층,
    상기 제2 도전형의 에미터층에 형성한 관통 구멍을 거쳐 상기 제1 도전형의 성장층에 이온 주입을 하여 형성한, 컨택트 영역 및
    상기 제1 도전형의 성장층과 상기 제2 도전형의 에미터층에 절연막을 통해 형성한 게이트 전극을 갖는 바이폴라 반도체 소자.
  6. 청구항 1 내지 5 중 어느 한 항에 있어서, 상기 오프각이 2도 이상 10도 이하인 것을 특징으로 하는 바이폴라 반도체 소자.
  7. 청구항 2 내지 5 중 어느 한 항에 있어서, 상기 드리프트층이 되는 탄화규소의 에피텍셜 성장에 의한 막을 막두께의 시간(h) 당 증가 속도가 10㎛/h 이상인 막형성 속도로 형성한 것을 특징으로 하는 바이폴라 반도체 소자.
  8. 청구항 1 내지 5 중 어느 한 항에 있어서, 상기 기판과 상기 드리프트층 사이에 버퍼층을 갖는 것을 특징으로 하는 바이폴라 반도체 소자.
  9. 탄소(카본)와 규소의 화합물인 탄화규소를 기재로 하는 제1 도전형의 탄화규소 반도체의 결정을 상기 결정의 (000-1)카본면에 대하여 소정의 각도를 갖는 면으로 절단하여 기판을 형성하는 공정,
    상기 기판의 상기 소정의 각도를 갖는 면을 결정의 성장면으로 하여, 상기 성장면에 제1 도전형의 탄화규소의 에피텍셜 성장법에 의해 소정의 막형성 속도로 드리프트층을 형성하는 공정 및
    상기 드리프트층의 위에 제1 또는 제2 도전형의 탄화규소의 반도체의 적어도 1개의 층을 형성하는 공정을 갖는 바이폴라 반도체 소자의 제조방법.
  10. 청구항 9에 있어서, 상기 소정의 각도가 2도 이상 10도 이하인 것을 특징으로 하는 바이폴라 반도체 소자의 제조방법.
  11. 청구항 9에 있어서, 상기 드리프트층의 막형성 공정에서의 막두께의 시간(h) 당 증가 속도가 10㎛/h 이상인 것을 특징으로 하는 바이폴라 반도체 소자의 제조방법.
  12. 청구항 9에 있어서, 상기 기판과 상기 드리프트층 사이에 버퍼층을 형성하는 공정을 더 갖는 바이폴라 반도체 소자의 제조방법.
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