JP7486729B2 - 半導体装置 - Google Patents
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Description
しかしながら、前記IGBTは、少数キャリアが伝導に関与するバイポーラ動作の素子であるため、スイッチング速度がユニポーラ動作の素子に劣る問題がある。
該図1に示すように、MOSFET素子100では、第1導電型(n型)の半導体層101内に第2導電型(p+型)のソース領域102及びドレイン領域103が形成される。加えて、ドレイン領域103の周囲には、ドレイン領域103よりも不純物濃度が低い第2導電型(p-型)のドリフト層104が形成される。
また、ソース領域102及びドレイン領域103上には、これら領域とオーミック接触するソース電極105及びドレイン電極106がそれぞれ形成される。
また、半導体層101上には、ソース領域102及びドレイン領域103の間の位置にゲート絶縁膜107を介してゲート電極108が配され、MOSFET素子100では、ゲート電極108に対する電圧印加に伴い、ゲート電極108直下における半導体層101に極性が反転した反転層(チャネル領域)109がソース領域102-ドリフト層104間を掛け渡すように形成可能とされる。
そのため、ドリフト層を有する従来のMOSFET素子では、ドリフト抵抗に由来するオン抵抗と耐圧との関係が常にトレードオフの関係となり、低オン抵抗を求めると耐圧が低下し、高耐圧を求めるとオン抵抗が高くなる問題に付き纏われることとなる。
よって、現状を打破するためには、前記ドリフト層を持たない高耐圧向けの新たな半導体装置の開発が求められる。
なお、ここでいう耐圧とは、素子が誤動作や破壊を起こさない限界の電圧を意味する。
<1> p型及びn型のいずれかの導電型とされる第1導電型の第1半導体層と、前記第1半導体層と接するように配され、前記導電型が前記第1導電型と異なる第2導電型の半導体部とされるソース部と、前記ソース部とオーミック接触して配されるソース電極と、前記第1半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第1半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、前記反転層と接するように配される前記第1導電型の第2半導体層と、前記反転層から離間されるとともに前記第2半導体層とショットキー接触して配されるドレイン電極と、を有し、前記反転層-前記ドレイン電極間の最短距離である距離Ldgが、下記式(1)の条件を満たすることを特徴とする半導体装置。
<2> ソース部における不純物濃度が、第1半導体層における不純物濃度よりも1桁以上高い前記<1>に記載の半導体装置。
<3> ソース部が第1半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ゲート電極が前記第1半導体層の前記一の面上にゲート絶縁膜を介して配され、第2半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第1半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層として形成され、ドレイン電極が前記第2半導体層上に配される前記<1>から<2>のいずれかに記載の半導体装置。
<4> ソース部が一の面上にソース電極が配される層として形成され、第1半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、前記第1半導体層の前記積層面と反対側の面上に第2半導体層とドレイン電極とがこの順で配され、ゲート電極は、前記ゲート電極と前記第1半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される前記<1>から<2>のいずれかに記載の半導体装置。
<5> 第1半導体層と第2半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される前記<1>から<4>のいずれかに記載の半導体装置。
<6> 第1半導体層、第2半導体層及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される前記<1>から<5>のいずれかに記載の半導体装置。
<7> ワイドギャップ半導体形成材料がダイヤモンドである前記<6>に記載の半導体装置。
<8> ソース部がダイヤモンドで形成され、ホッピング伝導性を有する前記<7>に記載の半導体装置。
本発明の半導体装置は、第1半導体層、ソース部、ソース電極、第2半導体層、ドレイン電極及びゲート電極を有して構成される。
前記半導体装置では、従来のMOSFET素子100におけるドレイン領域103(図1参照)がなく、異なる原理で動作する。また、前記半導体装置では、従来のMOSFET素子100におけるドリフト層104(図1参照)を有さず、したがって、オン抵抗がドリフト抵抗の影響を受けない。
以下では、先に前記半導体装置の各部について説明し、次いで前記半導体装置の動作原理を実施形態の具体的な例示とともに図面を用いて詳細に説明する。
前記第1半導体層は、p型及びn型のいずれかの導電型とされる第1導電型の半導体層とされる。前記第1半導体層としては、p型不純物物質及びn型不純物物質のいずれかの不純物物質を導入することで、前記導電型とされる。
前記p型不純物物質としては、特に制限はなく公知のものが適用でき、代表的には、ボロンが挙げられる。また、前記n型不純物物質としても、特に制限はなく公知のものが適用でき、代表的には、リン又は窒素が挙げられる。
前記第1半導体層における不純物濃度としては、特に制限はないが、1×1011cm-3~1×1018cm-3程度が好ましい。
前記ワイドバンドギャップ半導体形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、炭化ケイ素(SiC)、窒化ガリウム(GaN)、ダイヤモンド等を挙げることができるが、中でも、ワイドギャップ特性に加え、融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性にも優れるダイヤモンドが好ましい。
また、前記第1半導体層の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。なお、前記第1半導体層が前記ダイヤモンドである場合には、特開2018-006572号公報に記載のプラズマ気相堆積法によりダイヤモンド基板上に形成する方法が好ましい。
なお、前記第1半導体層に後述の貫通孔を形成する場合、前記貫通孔の形成方法としては、特に制限はなく、公知のリソグラフィ加工法が挙げられる。
前記ソース部は、前記第1半導体層と接するように配され、前記導電型が前記第1導電型と異なる第2導電型の半導体部とされる。
前記ソース部の形成材料としては、前記第1半導体層の形成材料と同様の形成材料を挙げることができる。また、前記ソース部における前記不純物物質としては、前記第1半導体層と逆の極性のものを用いることができる。
前記ソース部における不純物濃度としては、特に制限はないが、前記第1半導体層における不純物濃度よりも1桁以上高いことが好ましく、具体的には、1×1019cm-3~1×1022cm-3程度が好ましい。前記ソース部における不純物濃度を前記第1半導体層よりも高くすると、前記ソース部における低抵抗化を図ることができる。
代表的な形成方法としては、公知のイオン注入法を挙げることができる。即ち、前記ソース部としては、公知のソース領域と同様、前記第1半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層として形成することができる。
また、イオン注入法が適用しづらい形成材料(前記ダイヤモンド等)で形成される場合には、前記第1半導体層の前記一の面上に積層される層として形成してもよく、この場合、特開2018-006572号公報に記載のプラズマ気相堆積法、リソグラフィ加工法により形成することができる。
また、前記ソース部としては、形成材料によらず、前記半導体装置の素子構造に応じて層状の形状をとり得る。
また、前記ソース部としては、前記ダイヤモンドで形成される場合、前記ソース部を低抵抗化する観点から、ホッピング伝導性を有することが好ましい。この前記ホッピング伝導性は、前記ダイヤモンドで形成される前記ソース部における不純物濃度を1×1019cm-3以上とすることで発現する。
前記ソース電極は、前記ソース部とオーミック接触して配される。
前記ソース電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
前記ソース電極の形成方法としては、特に制限はなく、公知の真空蒸着法、CVD法、ALD法等が挙げられる。
なお、前記ソース部を前記ダイヤモンドで形成する場合における前記ソース部及び前記ソース電極の形成方法としては、公知の形成方法から適宜選択することができ、例えば、特許第6341477号公報に記載の方法等を挙げることができる。
前記ゲート電極は、前記第1半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第1半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能とされる。
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ALD法、スパッタリング法、CVD法等が挙げられる。
参考文献1: T.Matsumoto et.al., "Inversion channel diamond metal oxide-semiconductor field-effect transistor with normally off characteristics", Scientific Reports, 6, 31585 (2016).
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、CVD法が挙げられる。
前記第2半導体層は、前記反転層と接するように配される前記第1導電型の半導体層とされる。
前記第2半導体層における不純物濃度としては、特に制限はないが、前記第1半導体層と同様、1×1011cm-3~1×1018cm-3程度の範囲から選択される不純物濃度であることが好ましい。前記第2半導体層では、不純物濃度が低すぎると、ショットキー接触の前記ドレイン電極から前記第2半導体層に生じる空乏層の幅が広くなり装置が大型化することがあり、不純物濃度が高すぎると、前記空乏層の幅が狭くなり加工しづらくなることがある。なお、前記空乏層については、図面を参照した第1実施形態についての説明とともに後述する。
前記第2半導体層の形成材料としては、前記第1半導体層の形成材料と同様の形成材料を挙げることができる。
前記第2半導体層は、同一導電型の前記第1半導体層から独立して不純物濃度を設定可能な層であるが、製造工程上、前記第1半導体層と不純物濃度が共通する前記第1半導体層内の一領域であることが好ましい。即ち、前記第1半導体層と前記第2半導体層とが一の層として同一の半導体材料及び不純物濃度で形成されることが好ましい。このように形成する場合、前記第1半導体層自身が前記第2半導体層を兼ね、前記第2半導体層を前記第1半導体層と別の半導体層として形成する製造工程を省略することができる。
前記第2半導体層を前記第1半導体層と別の半導体層として形成する場合の形成方法としては、特に制限はなく、公知の半導体層の形成方法、公知のリソグラフィ加工法を適用することができる。
前記ドレイン電極は、前記反転層から離間されるとともに前記第2半導体層とショットキー接触して配される。
前記半導体装置では、前記ソース部と前記ソース電極との間の接触をオーミック接触とし、前記第2半導体層(前記第2半導体層が前記第1半導体層自身で形成される場合、前記第1半導体層)と前記ドレイン電極との間の接触をショットキー接触とすることで、従来のMOSFET素子(例えば図1参照)と異なる原理で動作する。
また、前記ドレイン電極の形成方法としては、特に制限はなく、公知の真空蒸着法、CVD法、ALD法等が挙げられる。
第1実施形態に係る半導体装置を図2(a),(b)に示す。この第1実施形態に係る半導体装置は、平面型のMOSFET素子としての構成例を示すものである。なお、図2(a)は、平面型のMOSFET素子のオフ時の状態を示す断面図であり、図2(b)は、平面型のMOSFET素子のオン時の状態を示す断面図である。
一方、ショットキー接触のドレイン電極16は、ゲート電極18直下の第1半導体層11に形成される反転層19(図2(b)参照)から離間されて配される。なお、図中の「Ldg」は、反転層19-ドレイン電極16間の最短距離を示し、ドレイン電極16は、反転層19から距離Ldgだけ離間されている。
この距離Ldgは、実質的に、ゲート電極18と対向する側のドレイン電極16側面における第2半導体層13(第1半導体層11)との接触位置である第1接触位置と、ドレイン電極16と対向する側のゲート電極18側面におけるゲート絶縁膜17との接触位置を第2接触位置としたとき、前記第2接触位置と最短距離で対向する反転層19の対向位置との間の距離、つまり、ドレイン電極16-ゲート電極18間の距離とみることができ、設計上、距離Ldgをドレイン電極16-ゲート電極18間の距離として取り扱うこともできる。
第2半導体層13は、第1半導体層11自身の一領域とされ、一の層として第1半導体層11と同一の半導体材料及び不純物濃度で形成される。この第2半導体層13としては、ゲート電極18直下の第1半導体層11に形成される反転層19からドレイン電極16に至る最短経路上の領域を主領域とした第1半導体層11の一領域が相当し、この領域上にドレイン電極16が配される(図2(b)参照)。
この相違は、MOSFET素子10が従来のMOSFET素子100と異なる動作原理で動作することに基づく。以下、MOSFET素子10の動作原理について図3(a),(b)を参照しつつ説明する。
該図に示す通り、オフ時には、ドレイン電極16と第2半導体層13(第1半導体層11)とのショットキー接合により第1空乏層が形成され、また、ソース部12と第1半導体層11のpn接合により第1半導体層11に第2空乏層が形成される。これら第1,2空乏層同士は、接しておらず、第1半導体層11の中性領域によって隔離されて存在する。
ゲート電極18に電圧が印加されていない状態の場合、前記中性領域によって形成される下向きのバンドのたわみによって、ソース部12における正孔(図中、「+」で示す)の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極16に順方向電圧が印加されたとしても、ソース部12のp+層の価電子帯に存在する正孔が第1半導体層11のn層に流れ込み、電子(図中、「-」で示す)と再結合して消滅する。
よって、ソース部12における正孔は、ドレイン電極16に到達することができず、結果として、第1半導体層11は、多数キャリアである正孔に対して絶縁体として作用する。
該図に示す通り、ゲート電極18に電圧を印加してオン状態とすると、第1半導体層11層におけるゲート絶縁層17の直下位置に反転層19が形成され、前記中性領域が消失する。
この時、ドレイン電極16に順方向電圧が印加されると、ソース部12の価電子帯に存在する正孔が反転層19を介して第2半導体層13に流れ込み、第2半導体層13の内部電界により、ドレイン電極16に到達する。つまり、ドレイン電流が流れる。
また、この時、ドレイン電極16のショットキー接触によって第2半導体層13に形成された前記第1空乏層が反転層19に接することになるが、ドレイン電極16-ゲート電極18間の距離Ldgとしては、第2半導体層13(前記第1空乏層の形成領域)を介して反転層19-ドレイン電極16間にドレイン電流を流す観点から、下記式(1)の条件を満たすことが好ましい。
また、この下記式(1)の条件を満たす時、前記第1空乏層が完全に空乏化され、前記第1空乏層の形成領域である第2半導体層13が正孔に対して良導体となり、オン抵抗が著しく低下する。
したがって、図4に示すように、本発明の第1実施形態に係る半導体装置であるMOSFET素子10によると、オン抵抗を著しく低減することができる。なお、図4は、従来のMOSFETにおけるオン抵抗と、本発明のMOSFETにおけるオン抵抗とを比較説明するための説明図である。
したがって、図5に示すように、本発明の第1実施形態に係る半導体装置であるMOSFET素子10の素子構造によると、半導体材料がSi、4H-SiC、GaN、Ga2O3、ダイヤモンドのいずれであるかを問わず、同一の半導体材料で形成される半導体装置の低オン抵抗化及び高耐圧化を図ることができる。なお、図5は、ドリフト層を有する現状のMOSFETにおけるオン抵抗と耐圧との間の両対数グラフ上で直線状に示される特性の傾きと、本発明のMOSFETにおける前記特性の傾きとを比較説明するための説明図である。
次に、第2実施形態に係る半導体装置を図6に示す。この第2実施形態に係る半導体装置は、縦型のMOSFET素子としての構成例を示すものである。なお、図6は、縦型のMOSFET素子の素子構造を示す断面図である。
第2半導体層23a,bは、第1半導体層21自身の一領域とされ、一の層として第1半導体層21と同一の半導体材料及び不純物濃度で形成される。この第2半導体層23a,bとしては、第1半導体層21におけるゲート絶縁膜27との接触面近傍に形成される反転層29aからドレイン電極26aに至る最短経路上の領域を主領域とした第1半導体層21の一領域と、同じく反転層29bからドレイン電極26bに至る最短経路上の領域を主領域とした第1半導体層21の別領域とが相当し、これらの領域上にドレイン電極26a,26bが配される。
また、第1半導体層21の前記反対側の面上にドレイン電極26a,26bが配される。本例では、前述の通り、第1半導体層21自身が第2半導体層23a(23b)を兼ね、第2半導体層23a(23b)が反転層29a(29b)からドレイン電極26a(26b)に至る最短経路上の領域を主領域とした第1半導体層21の領域に相当することから、実質的に反転層29a(29b)の上端位置における第1半導体層21上に第2半導体層23a(23b)とドレイン電極26a(26b)とがこの順で配された構成とされる。
また、ゲート電極28が第1半導体層21及びソース部22との接触面がゲート絶縁膜27で被覆された状態で前記貫通孔内に配される。
なお、MOSFET素子20では、pチャネル型動作として説明を行ったが、MOSFET素子20におけるp型とn型との関係を反対としてnチャネル型動作の半導体装置とすることもできる。
次に、第3実施形態に係る半導体装置を図7に示す。この第3実施形態に係る半導体装置は、ダイヤモンド半導体を用いて形成された平面型のMOSFET素子としての構成例を示すものである。なお、図7は、ダイヤモンド半導体を用いて形成された平面型のMOSFET素子の素子構造を示す断面図である。
また、MOSFET素子30では、ソース部32が埋設層として形成されるMOSFET素子10(図2(a),(b)参照)と異なり、第1半導体層31の面上に積層される層として構成される。この層として形成されるソース部32は、プラズマ気相堆積法、リソグラフィ加工法等の公知の方法により形成することができる。
これ以外は、MOSFET素子10(図2(a),(b)参照)について説明した事項を適用することができる。
また、以下では、本発明の実施例を説明するが、本発明の技術的思想は、この実施例に限定されるものではない。
以下に示す製造方法により、半導体形成材料として前記ダイヤモンドを用いて、実施例1に係る半導体素子(平面型MOSFET素子)を製造した。この実施例1に係る半導体素子は、図7に示す平面型MOSFET素子30の構成に準じて製造される。
先ず、微傾斜のオフ角でオフされ、主面が{111}面とされる窒素ドープされたn型ダイヤモンド基板(ロシア国立超硬および新炭素材料技術研究所(TISNCM)製、Ib型基板)を用意し、この基板を前記第1半導体層とした。
成長条件は、水素ガス、メタンガス及びp型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を399sccm、前記メタンガスの流量を0.8sccm、前記トリメチルボロンの水素希釈ガス(前記トリメチルボロンの含有率;1体積%)の流量を0.8sccmとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置の成膜条件としてプラズマ投入電力を1,200W、圧力を50Torr及び成膜時間を0.16時間とする条件とした。
次いで、前記ソース部が形成された前記第1半導体層に対し、酸洗浄を行い、前記金属マスクパターンを除去した。
このゲート絶縁膜の形成時において、前記終端処理により前記炭素原子に結合させたOH基におけるHと、前記ゲート絶縁膜(前記Al2O3絶縁膜)におけるAlとが入れ替わる形となり、前記炭素原子とゲート絶縁膜との間で安定的な結合が形成される。これにより、欠陥が少ない状態で前記第1半導体層の表面上にゲート絶縁膜が形成されることとなる。
これにより、前記ソース電極及び前記ドレイン電極の各形成領域が露出された状態とされるとともに、前記第1半導体層上が前記ゲート絶縁膜で覆われた状態とされる。
これにより、前記積層電極による前記ソース電極、前記ドレイン電極及び前記ゲート電極が形成されるが各形成領域上に形成される。
以上により、前記ダイヤモンド半導体で形成された前記平面型MOSFET素子として、実施例1に係る半導体装置を製造した。
次に、実施例1に係る半導体装置のMOSFET動作を確認した。実施例1に係る半導体装置を上面から視たときの様子を図8に示す。なお、図8は、実施例1に係る半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を拡大して示す図である。
図8における前記光学顕微鏡像中に示すように、実施例1に係る半導体装置では、前記ソース電極-前記ドレイン電極間に線状に配される前記ゲート電極の線幅をゲート長Lgとし、前記ソース電極と前記ドレイン電極との間に挟まれる位置における前記ゲート電極の配線長さをゲート幅Wgとしたとき、ゲート長Lgが10μmとされ、ゲート幅Wgが100μmとされる。なお、実施例1に係る半導体装置では、ゲート長Lgが5μm、15μm、ゲート幅Wgが50μm、150μmとされる素子構造部も併設されている。また、距離Ldgが前記ドレイン電極-前記ゲート電極間の距離として5μmとされる。
該図9に示すように、ノーマリーオフの状態から前記ゲート電圧Vgの値を(負の方向に)大きくするとドレイン電流が流れる特性が確認され、実施例1に係る半導体装置は、MOSFET動作が可能とされる。
また、前記ゲート電極に印加する電圧Vgを0Vとしたときのドレイン電圧を-200V以上の大きさで印加したが絶縁破壊が生じなかった。
この実施例1に係る半導体装置の前記式(1)に関する設定条件は、図10中、グレー色表示される領域内にプロットされる条件(図中、「□」で示す)に該当し、前記式(1)の条件を満たす。
一方、実施例1に係る半導体装置の前記第2半導体層(第1半導体層自身)における不純物濃度を1×1014cm-3から2×1015cm-3に変更したこと以外は、同じ条件で製造した参考例に係る半導体装置では、前記式(1)に関する設定条件が、図10中、白色表示される領域内にプロットされる条件(図中、「■」で示す)に該当し、前記式(1)の条件を満たさない。
以上の通り、本発明に係る半導体装置を好適に前記MOSFET動作させるためには、前記式(1)の条件を満たす必要がある。
サイズの異なるマスクを用いて前記ドレイン電極-前記ゲート電極間の距離Ldgを5μmから2μmに変更したこと以外は、実施例1と同様にして、実施例2に係る半導体素子を製造した。
前記第1半導体層として、前記n型ダイヤモンド基板(ロシア国立超硬および新炭素材料技術研究所(TISNCM)製、Ib型基板)に代えて、以下のリンドープ層が形成された窒素ドープダイヤモンド基板を用いたこと、及び、サイズの異なるマスクを用いて前記ドレイン電極-前記ゲート電極間の距離Ldgを5μmから2μmに、ゲート長Lgを10μmから5μmに、ゲート幅Wgを100μmから150μmに変更したこと以外は、実施例1と同様にして、実施例3に係る半導体素子を製造した。
前記リンドープ層は、水素ガス、メタンガス及びn型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を996sccm、前記メタンガスの流量を4sccm、前記ホスフィンの水素希釈ガス(前記ホスフィンの含有率;1,000ppm)の流量を1sccmとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を3,600W、圧力条件を150Torr及び成膜時間を1時間とする成長条件で形成した。
前記OH基による終端処理の前処理として以下の水素終端処理を実施したこと、サイズの異なるマスクを用いて前記ドレイン電極-前記ゲート電極間の距離Ldgを2μmから5μmに、ゲート長Lgを5μmから15μmに変更したこと以外は、実施例3と同様にして、実施例4に係る半導体素子を製造した。
後続の前記OH基による終端処理では、前記水素を前記OH基で置換することとなる。表面の原子レベルの荒れにより、前記OH基に置換されなかった前記水素はそのまま残り、ダングリングボンドを終端するため、界面準位密度の低減に寄与する。
この結果は、次のように解釈することができる。
即ち、この結果は、従来のMOSFET素子におけるドレイン領域(図1中のドレイン領域103(p+型低抵抗領域)参照)における抵抗と、距離Ldgが2μmの領域(図7中の第2半導体層33参照)における抵抗とで、抵抗差がないことを意味する。これは、同時に、ドレイン電極(図7中のドレイン電極36参照)とのショットキー接合から反転層(図7中の反転層39参照)まで伸びる空乏層によって、距離Ldgが2μmの領域に内部電界が発生し、この内部電界によりゲート直下の反転層からキャリアが引き抜かれることで、本来高抵抗となる距離Ldgが2μmの領域の抵抗が無視できる状態となっていることを意味する。
つまり、本発明に係る半導体装置では、高オン抵抗のドリフト層(図1中のドリフト層104参照)を配することなく、低オン抵抗で動作が可能であることから、従来のMOSFET素子におけるオン抵抗と耐圧との関係がトレードオフの関係となる制約を受けずに、低いオン抵抗と高い耐圧とを両立させることができる。
即ち、距離Ldgがドレイン電極(図7中のドレイン電極36参照)から反転層(図7中の反転層39参照)に向けて伸びる空乏層の長さに対して長すぎる距離であると、オンするためのドレイン電圧が高くなり、ドレイン電流も急激に小さくなる。また、飽和領域に達する電圧も高くなる。
それゆえ、距離Ldgが5μmの図12(b)の測定結果(実施例4)では、0V~-30Vのオン電圧の範囲で、飽和領域が観測されなかったものと解される。
11,21,31 第1半導体層
12,22,32 ソース部
15,25,35,105 ソース電極
16,26a,26b,36,106 ドレイン電極
17,27,37,107 ゲート絶縁膜
18,28,38,108 ゲート電極
19,29a,29b,39,109 反転層
102 ソース領域
103 ドレイン領域
104 ドリフト層
Claims (8)
- p型及びn型のいずれかの導電型とされる第1導電型の第1半導体層と、
前記第1半導体層と接するように配され、前記導電型が前記第1導電型と異なる第2導電型の半導体部とされるソース部と、
前記ソース部とオーミック接触して配されるソース電極と、
前記第1半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第1半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、
前記反転層と接するように配される前記第1導電型の第2半導体層と、
前記反転層から離間されるとともに前記第2半導体層とショットキー接触して配されるドレイン電極と、
を有し、
前記反転層-前記ドレイン電極間の最短距離である距離Ldgが、下記式(1)の条件を満たすことを特徴とする半導体装置。
- ソース部における不純物濃度が、第1半導体層における不純物濃度よりも1桁以上高い請求項1に記載の半導体装置。
- ソース部が第1半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、
ゲート電極が前記第1半導体層の前記一の面上にゲート絶縁膜を介して配され、
第2半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第1半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層として形成され、
ドレイン電極が前記第2半導体層上に配される請求項1から2のいずれかに記載の半導体装置。 - ソース部が一の面上にソース電極が配される層として形成され、
第1半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、
前記第1半導体層の前記積層面と反対側の面上に第2半導体層とドレイン電極とがこの順で配され、
ゲート電極は、前記ゲート電極と前記第1半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される請求項1から2のいずれかに記載の半導体装置。 - 第1半導体層と第2半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される請求項1から4のいずれかに記載の半導体装置。
- 第1半導体層、第2半導体層及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される請求項1から5のいずれかに記載の半導体装置。
- ワイドギャップ半導体形成材料がダイヤモンドである請求項6に記載の半導体装置。
- ソース部がダイヤモンドで形成され、ホッピング伝導性を有する請求項7に記載の半導体装置。
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