JP3281843B2 - 半導体装置の動作方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ショットキ接触を
有する半導体装置の動作方法に関する。

【０００２】

【従来の技術】従来のＭＯＳＦＥＴ（金属酸化物半導体
電界効果トランジスタ）の製造の際には、半導体基板上
にゲート絶縁膜およびゲート電極が順に設けられる。そ
して、ゲート電極をマスクとしてイオン注入を行うこと
により、ゲート電極に対して自己整合的に位置合わせさ
れたソース領域およびドレイン領域が形成される。

【０００３】一方、磁気メモリであるハードディスクお
よびフロッピィディスクに代替可能な半導体メモリとし
て、ＥＰＲＯＭ（Erasable and Programmable Read Onl
y Memory）やＥＥＰＲＯＭ（Electrically Erasable an
d Programmable Read Only Memory ）等の不揮発性メモ
リが注目されている。

【０００４】ＥＰＲＯＭおよびＥＥＰＲＯＭのメモリセ
ルでは、浮遊ゲート電極にキャリアを蓄積し、キャリア
の有無によりデータの記憶を行うとともに、キャリアの
有無によるしきい値電圧の変化を検出することによりデ
ータの読み出しを行っている。特に、ＥＥＰＲＯＭに
は、メモリセルアレイの全体でデータの消去を行うかあ
るいはメモリセルアレイを任意のブロックに分けて各ブ
ロック単位でデータの消去を行うフラッシュＥＥＰＲＯ
Ｍがある。このフラッシュＥＥＰＲＯＭは、大容量化、
低消費電力化および高速化が可能で耐衝撃性に優れると
いう特徴を有することから、種々の携帯機器で使用され
ている。

【０００５】

【発明が解決しようとする課題】ＭＯＳＦＥＴの高集積
化および高速化を図るためには、ゲート長を短縮し、し
かもばらつきを小さく抑えて精度良く作製する必要があ
る。従来のＭＯＳＦＥＴの製造方法においては、ゲート
部分の精度はリソグラフィおよびエッチングの精度によ
り決定され、リソグラフィおよびエッチングの精度がそ
のままＭＯＳＦＥＴの電流電圧特性等の素子特性を決定
する。したがって、ＭＯＳＦＥＴの高集積化および高速
化を図るためには、リソグラフィおよびエッチングの精
度を向上させる必要がある。

【０００６】リソグラフィによる最小加工寸法を小さく
するためには、光源として波長の短い光を用い、かつ口
径の大きいレンズを使用して光源からの光の焦点を絞り
込まなければならない。現在、量産にはリソグラフィの
光源として紫外線が用いられている。半導体ウエハ上に
さらに微小なパターンを形成するためには、リソグラフ
ィの光源としてエキシマレーザやＸ線のように、より短
波長の光を用いる必要が生じつつある。

【０００７】しかし、波長が短くなるほど光は屈折しな
くなり、Ｘ線では、もはやレンズで光を屈折させて半導
体ウエハ上に縮小投影することが不可能となる。また、
光源の短波長化に伴い、十分な露光を行うためにはレジ
スト材料も化学的増感を行う必要が生じてくる。このよ
うな場合、材料の安定度および清浄度も懸念される。

【０００８】ドライエッチングの技術も向上しつつある
が、異方性エッチングの精度を向上させるためには、こ
れまで以上にエッチング室（エッチングチャンバ）内の
雰囲気を低圧化するとともに、プラズマをさらに高密度
化することが要求される。これらの技術の向上のために
は、ますます開発経費がかかることが予想される。

【０００９】一方、従来のフラッシュＥＥＰＲＯＭで
は、浮遊ゲート電極内にキャリアを注入する書き込み動
作および浮遊ゲート電極からキャリアを排出する消去動
作では、制御ゲート電極と基板との間に１０Ｖ以上の電
圧を印加する必要がある。浮遊ゲート電極内のキャリア
を長期間にわたって保持するためには、浮遊ゲート電極
を取り囲む酸化膜の厚さを８〜１０ｎｍ以下にすること
はできない。したがって、メモリセルの構造自体を変え
ない限り、メモリセル内での低電圧化は困難であると言
われている（ＮＩＫＫＥＩ ＭＩＣＲＯＤＥＶＩＣＥＳ
１９９７年１月号，２月号の特集記事参照）。

【００１０】本発明の目的は、コストの上昇を伴うこと
なく高集積化が可能でかつ高い精度で製造可能な半導体
装置の動作方法を提供することである。

【００１１】本発明の他の目的は、コストの上昇を伴う
ことなく高集積化が可能でかつ高い精度で製造可能な電
界効果トランジスタとして働く半導体装置の動作方法を
提供することである。

【００１２】本発明のさらに他の目的は、高い保持動作
を維持しつつ高速動作、低電圧化および低消費電力化が
可能な不揮発性メモリとして働く半導体装置の動作方法
を提供することである。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【課題を解決するための手段および発明の効果】 第１の
発明に係る半導体装置の動作方法は、半導体基板にソー
ス領域およびドレイン領域が形成され、ソース領域およ
びドレイン領域の少なくとも一方が半導体基板に対して
ショットキ接触する材料により形成された半導体装置の
動作方法であって、半導体基板と材料との界面に電界を
印加することにより界面に形成されるショットキ障壁の
厚みを変化させるものである。

【００３４】本発明に係る半導体装置の動作方法におい
ては、半導体基板と材料との界面に電界を印加すること
により、界面に形成されるショットキ障壁の厚みを変化
させることができる。それにより、ソース領域とドレイ
ン領域との間に流れる電流を制御することができる。

【００３５】この場合、ショットキ障壁の厚みは、半導
体基板の不純物濃度と界面に印加される電界強度とで定
まる。半導体基板の不純物濃度は高い精度で制御するこ
とができる。したがって、コストの上昇を伴うことなく
高集積化が可能でかつ高い精度で製造可能な半導体装置
が実現される。

【００３６】第２の発明に係る半導体装置の動作方法
は、一導電型の半導体からなる第１の層と第１の層に対
してショットキ接触する第２の層とを備えた半導体装置
の動作方法であって、第１の層と第２の層との界面に電
界を印加することにより界面に形成されるショットキ障
壁の厚みを変化させるものである。

【００３７】本発明に係る半導体装置の動作方法におい
ては、第１の層と第２の層との界面に電界を印加するこ
とにより、界面に形成されるショットキ障壁の厚みを変
化させることができる。それにより、第１の層と第２の
層との間に流れる電流を制御することができる。

【００３８】この場合、ショットキ障壁の厚みは、一導
電型の半導体の不純物濃度と界面に印加される電界強度
で定まる。一導電型の半導体の不純物濃度は高い精度で
制御することができる。したがって、コストの上昇を伴
うことなく高集積化が可能でかつ高い精度で製造可能な
半導体装置が実現される。

【００３９】

【００４０】

【００４１】第１の層と第２の層との界面に逆バイアス
を印加するとともに、逆バイアスにより界面に形成され
る電界の方向に対して０度よりも大きい角度をなす方向
の電界を電極部により印加することにより、第１の層と
第２の層との間に流れる電流を制御してもよい。

【００４２】この場合、逆バイアスにより界面を通過す
る電流を電極部により界面に形成される電界により制御
することができる。したがって、コストの上昇を伴うこ
となく高集積化が可能でかつ高精度で製造可能な電界効
果トランジスタが実現される。

【００４３】第１の層と第２の層との界面に逆バイアス
を印加するとともに、逆バイアスにより界面に形成され
る電界の方向に対して０度よりも大きい角度をなす方向
の電界を電極部により界面に印加することにより、第１
の層から電極部にキャリアを注入してもよい。

【００４４】この場合、第２の層から界面のショットキ
障壁を第１の層側に透過したキャリアは逆バイアスによ
り界面に形成される電界により急速に加速されてホット
キャリアとなる。それにより、第１の層から電極部にホ
ットキャリアが注入される。したがって、高い保持動作
を維持しつつ高速動作、低電圧化および低消費電力化が
可能な不揮発性メモリが実現される。

【００４５】

【発明の実施の形態】

（１）第１の実施例 図１は本発明の第１の実施例におけるＭＯＳＦＥＴの模
式的断面図である。

【００４６】図１において、ｐ型単結晶シリコン基板１
の表面に、不純物濃度１×１０¹⁵ｃｍ^-3のｎ型ウエル領
域２が形成されている。ｎ型ウエル領域２の表面には、
ｎ⁺層からなるドレイン領域４が形成されている。ま
た、ｎ型ウエル領域２上には、ＷＳｉ₂ からなる膜厚１
００ｎｍのソース領域３が形成されている。

【００４７】ｎ型ウエル領域２上およびソース領域３の
上面および側面には、ＳｉＯ₂ からなる膜厚１０ｎｍの
ゲート絶縁膜５を介してポリシリコンからなる膜厚１０
０ｎｍのゲート電極６が形成されている。

【００４８】なお、図１に破線で示すように、ｎ型ウエ
ル領域２とソース領域３との間にＳｉＯ₂ 等からなる膜
厚数Å〜１０Å程度の薄い酸化膜７を形成してもよい。
それにより、ｎ型ウエル領域２とソース領域３との界面
特性が向上する。

【００４９】ソース領域３には負のソース電位が印加さ
れ、ドレイン領域４には接地電位（０Ｖ）が印加され
る。これにより、ｎ型ウエル領域２とソース領域３との
界面２０１に逆バイアスが印加される。この逆バイアス
により界面２０１にかかる電界の方向は界面２０１にほ
ぼ垂直である。ゲート電極６にはゲート電位Ｖ_G が印加
される。これにより、界面２０１にゲート絶縁膜５を介
して電界が印加される。ゲート電位Ｖ_G により界面２０
１にかかる電界の方向は界面２０１にほぼ平行となる。

【００５０】図２は図１のＭＯＳＦＥＴのｎ型ウエル領
域２とソース領域３との界面２０１におけるエネルギー
バンド図である。図２において、Ｅ_C は伝導帯の下端の
エネルギーレベルを示し、Ｅ_V は価電子帯の上端のエネ
ルギーレベルを示し、Ｅ_F はフェルミ準位のエネルギー
レベルを示す。

【００５１】図２に示すように、ＷＳｉ₂ からなるソー
ス領域３はｎ型シリコンからなるｎ型ウエル領域２に対
してショットキ接触している。そのため、ｎ型ウエル領
域２とソース領域３との界面２０１（図１参照）には、
高さＨのショットキ障壁が形成される。ｎ型シリコンと
ＷＳｉ₂ とのショットキ障壁の高さＨは０．６５ｅＶで
ある。

【００５２】ショットキ障壁の厚みＷは、ゲート電極６
によりｎ型ウエル領域２とソース領域３との界面２０１
に電界を印加することにより変化させることができる。
ここで、ショットキ障壁の厚みＷは、界面からｎ型ウエ
ル領域２側において伝導帯下端のエネルギーレベルがシ
ョットキ障壁の高さＨ分低下する位置までの距離に相当
する。

【００５３】ゲート電極６に負のゲート電位Ｖ_G を印加
すると、図２（ａ）に示すように、ショットキ障壁の厚
みＷは厚くなる。この場合、ソース領域３からｎ型ウエ
ル領域２に向かって電子が透過（トンネリング）しにく
くなる。

【００５４】ゲート電極６に正のゲート電位Ｖ_G を印加
すると、図２（ｂ）に示すように、エネルギーバンドが
曲がり、ショットキ障壁の厚みＷが薄くなる。これによ
り、ソース領域３からｎ型ウエル領域２に向かって電子
が透過（トンネリング）しやすくなる。

【００５５】したがって、ゲート電極６に印加するゲー
ト電位Ｖ_G を制御することにより、ソース領域３とドレ
イン領域４との間に流れる電流を制御することができ、
ＭＯＳＦＥＴのオンオフまたはドレイン電流（チャネル
抵抗）を制御することが可能となる。

【００５６】この場合、ゲート長に相当するショットキ
障壁の厚みＷは、ｎ型ウエル領域２の不純物濃度とゲー
ト電位Ｖ_G とで定まる。不純物濃度は加工精度に比べて
精密に制御することができる。したがって、一定の性能
を有するＭＯＳＦＥＴを加工精度によらず高精度に製造
することができるとともに、集積度を容易に向上させる
ことが可能となる。

【００５７】（２）第２の実施例 図３は本発明の第２の実施例におけるＭＯＳＦＥＴの模
式的断面図である。

【００５８】図３において、ｐ型単結晶シリコン基板１
１の表面に、不純物濃度１×１０¹⁵ｃｍ^-3のｎ型ウエル
領域１２が形成されている。ｎ型ウエル領域１２上に
は、ＬＯＣＯＳ法（local oxidization of silicon）を
用いてフィールド酸化膜１７が形成されている。

【００５９】ｎ型ウエル領域１２上には、ＷＳｉ₂ から
なる膜厚５０ｎｍのソース領域１３が形成されている。
ソース領域１３の長さは例えば０．３μｍである。この
ソース領域１３のパターニングの際にｎ型ウエル領域１
２の中央部を深さ１０〜５０ｎｍまでエッチングするこ
とにより凹部１９が形成される。

【００６０】凹部１９内のｎ型ウエル領域１２の表面に
は、ｎ⁺ 層からなるドレイン領域１４が形成されてい
る。なお、ドレイン領域１４は、実際には、図３の断面
と異なる位置に存在する。本実施例では、共通のドレイ
ン領域１４を中心としてその両側に１対のＭＯＳＦＥＴ
１０ａ，１０ｂが形成されている。

【００６１】凹部１９の内面およびソース領域１３上に
は、ＳｉＯ₂ からなる膜厚１０ｎｍのゲート絶縁膜１５
が形成されている。ゲート絶縁膜１５上には、ポリシリ
コンからなる膜厚２００ｎｍのゲート電極１６が形成さ
れている。

【００６２】ＭＯＳＦＥＴ１０ａ，１０ｂの各々は、ｎ
型ウエル領域１２、ソース領域１３、ドレイン領域１
４、ゲート絶縁膜１５およびゲート電極１６により構成
される。ゲート電極１６上に順次配線層等からなる上部
構造（図示せず）を形成することにより集積回路が構成
される。

【００６３】ソース領域１３にはソース電位Ｖ_S が印加
され、ドレイン領域１４にはドレイン電位Ｖ_D が印加さ
れ、ゲート電極１６にはゲート電位Ｖ_G が印加される。
本実施例では、ドレイン電位Ｖ_D は接地電位であり、ソ
ース電位Ｖ_S は所定の負電位である。これにより、ｎ型
ウエル領域１２とソース領域１３との界面２０１に逆バ
イアスが印加される。

【００６４】本実施例のＭＯＳＦＥＴ１０ａ，１０ｂに
おいては、ゲート電極１６に印加するゲート電位Ｖ_G を
制御してｎ型ウエル領域１２とソース領域１３との界面
２０２にかかる電界を変化させることにより、界面２０
２でのショットキ障壁の厚みを変化させることができ
る。それにより、ソース領域１３とドレイン領域１４と
の間に流れる電流を制御することができ、ＭＯＳＦＥＴ
１０ａ，１０ｂのオンオフまたはドレイン電流（チャネ
ル抵抗）を制御することが可能となる。

【００６５】なお、ｎ型ウエル領域１２はそのままドレ
インとして働くが、ｎ型ウエル領域１２を一定電位（例
えば接地電位）に固定する場合、あるいはドレインから
電圧または電流を取り出す場合には、本実施例のよう
に、ｎ型ウエル領域１２内にｎ ⁺ 層からなるドレイン領
域１４を設けることが好ましい。

【００６６】（３）第３の実施例 図４は本発明の第３の実施例におけるＭＯＳＦＥＴの模
式的断面図である。

【００６７】図４において、ｐ型単結晶シリコン基板２
１の表面に、不純物濃度１×１０¹⁵ｃｍ^-3のｎ型ウエル
領域２２が形成されている。ｎ型ウエル領域２２上に
は、トレンチ法を用いて所定間隔を隔ててＳｉＯ₂ 等の
酸化膜からなる素子分離領域２７が形成されている。素
子分離領域２７間の中央部には、ストライプ状（ピラー
状）の素子分離領域２８が形成されている。

【００６８】これらの素子分離領域２７，２８は、ｎ型
ウエル領域２２をトレンチエッチングした後、ＣＶＤ法
を用いた酸化膜の堆積およびエッチバックにより同時に
または別々に形成される。

【００６９】素子分離領域２８の両側におけるｎ型ウエ
ル領域２２上に、ＷＳｉ₂ からなるソース領域２３が形
成されている。ソース領域２３の水平方向の長さは例え
ば０．１μｍである。このソース領域２３の形成の際に
は、ＷＳｉ₂ の堆積前に、膜厚１０ｎｍ程度のポリシリ
コン膜を堆積し、そのポリシリコン膜を１０ｎｍ程度ド
ライエッチングすることにより、素子分離領域２８の両
側面に薄いポリスペーサを形成してもよい。これによ
り、ソース領域２３のＷＳｉ₂ と素子分離領域２８の酸
化膜との密着性が増す。本実施例では、素子分離領域２
８を中心としてその両側に１対のＭＯＳＦＥＴ２０ａ，
２０ｂが形成されている。

【００７０】ソース領域２３の側方におけるｎ型ウエル
領域２２を深さ１０〜５０ｎｍ程度エッチングすること
により凹部２９が形成される。凹部２９内のｎ型ウエル
領域２２の表面には、ｎ⁺ 層からなるドレイン領域２４
が形成されている。なお、ドレイン領域２４は、実際に
は、図４の断面と異なる位置に存在する。

【００７１】凹部２９の内面およびソース領域２３上に
は、ＳｉＯ₂ からなる膜厚１０ｎｍのゲート絶縁膜２５
が形成されている。ゲート絶縁膜２５上には、ポリシリ
コンからなる膜厚２００ｎｍのゲート電極２６が形成さ
れている。

【００７２】ＭＯＳＦＥＴ２０ａ，２０ｂの各々は、ｎ
型ウエル領域２２、ソース領域２３、ドレイン領域２
４、ゲート絶縁膜２５およびゲート電極２６により構成
される。ゲート電極２６上に順次配線層等の上部構造
（図示せず）を形成することにより集積回路が構成され
る。

【００７３】ソース領域２３にはソース電位Ｖ_S が印加
され、ドレイン領域２４にはドレイン電位Ｖ_D が印加さ
れ、ゲート電極２６にはゲート電位Ｖ_G が印加される。
本実施例では、ドレイン電位Ｖ_D は接地電位であり、ソ
ース電位Ｖ_S は所定の負電位である。これにより、ｎ型
ウエル領域２２とソース領域２３との界面２０３に逆バ
イアスが印加される。

【００７４】本実施例のＭＯＳＦＥＴ２０ａ，２０ｂに
おいては、ゲート電極２６に印加するゲート電位Ｖ_G を
制御してｎ型ウエル領域２２とソース領域２３との界面
２０３にかかる電界を変化させることにより、界面２０
３でのショットキ障壁の厚みを変化させることができ
る。それにより、ソース領域２３とドレイン領域２４と
の間に流れる電流を制御することができ、ＭＯＳＦＥＴ
２０ａ，２０ｂのオンオフまたはドレイン電流（チャネ
ル抵抗）を制御することが可能となる。

【００７５】なお、ｎ型ウエル領域２２はそのままドレ
インとして働くが、ｎ型ウエル領域２２を一定電位（例
えば接地電位）に固定する場合、あるいはドレインから
電圧または電流を取り出す場合には、本実施例のよう
に、ｎ型ウエル領域２２内にｎ ⁺ 層からなるドレイン領
域２４を設けることが好ましい。

【００７６】（４）第４の実施例 図５は本発明の第４の実施例における不揮発性メモリの
模式的断面図である。

【００７７】図５において、ｐ型単結晶シリコン基板３
１の表面に、不純物濃度１×１０¹⁵ｃｍ^-3のｎ型ウエル
領域３２が形成されている。ｎ型ウエル領域３２の表面
には、ＷＳｉ₂ からなる膜厚２００ｎｍのソース領域３
３が埋め込まれている。また、ｎ型ウエル領域３２の表
面の他の位置には、ｎ⁺ 層からなるドレイン領域３４が
形成されている。

【００７８】ｎ型ウエル領域３２、ソース領域３３およ
びドレイン領域３４上には、ＳｉＯ ₂ からなる膜厚８ｎ
ｍの第１のゲート絶縁膜３５が形成されている。第１の
ゲート絶縁膜３５上には、ポリシリコンからなる膜厚２
５０ｎｍの浮遊ゲート電極３６が形成されている。

【００７９】浮遊ゲート電極３６上には、ＳｉＯ₂ から
なる膜厚８ｎｍの第２のゲート絶縁膜３７が形成されて
いる。さらに、第２のゲート絶縁膜３７上には、ポリシ
リコンからなる膜厚約２５０ｎｍの制御ゲート電極３８
が形成されている。

【００８０】ソース領域３３上にはソース電極３９が形
成され、ドレイン領域３４上にはドレイン電極４０が形
成されている。ソース電極３９はソース線（図示せず）
に接続され、ドレイン電極４０はビット線（図示せず）
に接続され、制御ゲート電極３８はワード線（図示せ
ず）に接続される。

【００８１】なお、ソース領域３３とｎ型ウエル領域３
２との界面２０４からドレイン領域３４までの距離Ｌ１
は５０ｎｍ以上に設定する。

【００８２】ソース電極３９にはソース電位Ｖ_S が印加
され、ドレイン電極４０にはドレイン電位Ｖ_D が印加さ
れ、制御ゲート電極３８には制御ゲート電位Ｖ_CGが印加
される。本実施例では、ソース電位Ｖ_S は所定の負電位
であり、ドレイン電位Ｖ_D は所定の正電位である。これ
により、ｎ型ウエル領域３２とソース領域３３との界面
２０４に逆バイアスが印加される。

【００８３】次に、図５の不揮発性メモリの書き込み動
作を図６のエネルギーバンド図を参照しながら説明す
る。ソース電極３９に−３Ｖを印加し、ドレイン電極４
０に＋３Ｖを印加し、制御ゲート電極３８に＋３Ｖを印
加する。なお、シリコン基板３１の電位は０Ｖに保持す
る。

【００８４】このように、制御ゲート電極３８に正電位
３〜６Ｖを印加すると、第１のゲート絶縁膜３５の近傍
における界面２０４のショットキ障壁の厚みが薄くな
り、ショットキ障壁に逆方向電流が流れる。界面２０４
に形成されるショットキ障壁に逆バイアス６Ｖを印加す
ると、ショットキ障壁を透過（トンネリング）した電子
が、ショットキ障壁近傍に生じる強い電界により、電子
の平均自由行程以下の短い距離で３．２ｅＶ以上まで加
速される。３．２ｅＶはｎ型ウエル領域３２の伝導帯か
ら見た第１のゲート絶縁膜３５の障壁の高さである。

【００８５】これにより、ショットキ障壁を透過した電
子のほとんど全てが第１のゲート絶縁膜３５の障壁を超
えるエネルギーを獲得してホットキャリアとなり、制御
ゲート電極３８に印加される正電位により、極めて高い
効率で浮遊ゲート電極３６に注入される。

【００８６】このように、ホットキャリアが極めて高い
効率で浮遊ゲート電極３６に注入されるので、高速な書
き込み動作が可能になる。

【００８７】この場合、電子のエネルギーはソース領域
３３とドレイン領域３４との間に印加する電圧で調整す
ることができ、電子がショットキ障壁を透過する確率は
制御ゲート電極３８に印加する制御ゲート電位Ｖ_CGによ
り調整することができる。したがって、ホットキャリア
を第１のゲート絶縁膜３５の障壁３．２ｅＶを僅かに越
えたエネルギーを得た時点で浮遊ゲート電極３６に注入
することができる。それにより、ＦＮトンネル電流（Fo
wler-Nordheim Tunnel Current）により電子を注入する
従来の方法に比べると、浮遊ゲート電極３６に注入され
た電子は従来の１／２〜１／３の低いエネルギーを有す
る。

【００８８】電圧を印加していないときのショットキ障
壁の厚みは、シリコン基板に接触させる金属の種類、シ
リコン基板の不純物の導電型（ｎ型またはｐ型）および
不純物濃度で決まる。不純物濃度は加工精度に比べて精
密に制御することができる。したがって、一定の性能を
有する不揮発性メモリを加工精度によらず高い精度で製
造することができるとともに、集積度を容易に向上させ
ることが可能となる。

【００８９】また、書き込み動作時に、チャージポンプ
を用いて１０〜２０Ｖの高電圧を発生する必要がなくな
り、低消費電力でコンパクトなメモリチップを作製する
ことが可能となる。

【００９０】ここで、図５の不揮発性メモリにおいて制
御ゲート電極３８に印加する制御ゲート電位Ｖ_CGを変化
させた場合のショットキ障壁の厚みの変化をシミュレー
タにより計算した。この計算では、ソース電位Ｖ_S を−
３Ｖとし、ドレイン電位Ｖ_Dを＋３Ｖとし、シリコン基
板３１の電位を０Ｖとし、制御ゲート電位Ｖ_CGを−３Ｖ
から＋６Ｖまで変化させた。ｎ型ウエル領域３２の不純
物濃度は１×１０¹⁵ｃｍ^-3とし、第１のゲート絶縁膜３
５の厚みは８ｎｍとした。その計算結果を表１に示す。

【００９１】

【表１】

【００９２】表１に示すように、制御ゲート電圧Ｖ_CGを
−３Ｖから＋６Ｖまで変化させると、ｎ型ウエル領域３
２とソース領域３３との界面２０４のショットキ障壁の
厚みは１７０ｎｍから１．６ｎｍまで変化した。このよ
うに、制御ゲート電位Ｖ_CGを変化させることにより界面
２０４のショットキ障壁の厚みを変化させることが可能
となる。

【００９３】次に、界面２０４のショットキ障壁を電子
または電流が流れる際の電気抵抗の変化とショットキ障
壁の厚みの変化との関係を文献データとの比較から導出
した。この計算では、ソース電位Ｖ_S を−１Ｖとし、ド
レイン電位Ｖ_D を０Ｖとし、シリコン基板３１の電位を
０Ｖとし、制御ゲート電位Ｖ_CGを０Ｖとした。また、ｎ
型ウエル領域３２の不純物濃度を１×１０²⁰ｃｍ^-3およ
び１×１０¹⁹ｃｍ^-3とし、第１のゲート絶縁膜３５の膜
厚を８ｎｍとした。

【００９４】ｎ型ウエル領域３２の不純物濃度が１×１
０²⁰ｃｍ^-3のときにはショットキ障壁の厚みは１．６ｎ
ｍとなった。一方、文献データによれば、ｎ型ウエル領
域の不純物濃度を１×１０²⁰ｃｍ^-3として、ＷＳｉ₂ ／
Ｓｉ界面のショットキ障壁に逆バイアスを印加して電子
をトンネルさせる場合の電気抵抗は１００Ω／μｍ²以
下と十分低くなっている。

【００９５】ｎ型ウエル領域３２の不純物濃度が１×１
０¹⁹ｃｍ^-3のときのショットキ障壁の厚みは４．８ｎｍ
となった。一方、文献データによれば、ｎ型ウエル領域
の不純物濃度を１×１０¹⁹ｃｍ^-3として、ＷＳｉ₂ ／Ｓ
ｉ界面のショットキ障壁に逆バイアスを印加して電子を
トンネルさせる場合の電気抵抗は１０⁹ Ω／μｍ² 以上
となっている。これらの結果を表２に示す。

【００９６】

【表２】

【００９７】表１および表２よりショットキ障壁の厚み
を媒介として制御ゲート電位Ｖ_CGとショットキ障壁の電
気抵抗との関係を求めた。この結果を表３に示す。

【００９８】

【表３】

【００９９】表３から、制御ゲート電位Ｖ_CGを−３Ｖか
ら６Ｖまで変化させると、第１のゲート絶縁膜３５の近
傍において電子がショットキ障壁をトンネリングする際
の電気抵抗が１×１０⁹ Ω／μｍ² 以上から１００Ω／
μｍ² 以下まで変化することがわかった。

【０１００】表３に示すように、制御ゲート電位Ｖ_CGが
６Ｖのときには、電子が第１のゲート絶縁膜３５の障壁
を越えて浮遊ゲート電極３６に注入される際に必要な
３．２ｅＶに加速されるまでに要する距離が２０ｎｍと
なっている。物質中で３ｅＶの電子の平均自由行程は１
０〜２０ｎｍであり、１ｅＶの電子の平均自由行程は約
１００ｎｍであるので、第１のゲート絶縁膜３５の近傍
で加速された電子はほとんど全て３．２ｅＶ以上まで加
速されると考えられる。

【０１０１】すなわち、制御ゲート電位Ｖ_CGが６Ｖのと
きには、平均自由工程以下の短距離で３．２ｅＶまで加
速される。したがって、第１のゲート絶縁膜３５の近傍
で加速された電子はほとんど全て３．２ｅＶ以上まで加
速されて非常に効率よく浮遊ゲート電極３６に注入され
ることになる。

【０１０２】本実施例では、電子の注入が起こる位置を
浮遊ゲート電極３６の一端部の近傍に設定しているの
で、浮遊ゲート電極３６の一端部から中央部および他端
部に向かって電子の注入が起こる。３．２ｅＶ以上に加
速された電子は、制御ゲート電極３８から受ける電界に
より浮遊ゲート電極３６の方向に僅かでも軌道を変えら
れれば浮遊ゲート電極３６に注入され、注入効率および
注入速度が増すことになる。

【０１０３】なお、ｎ型ウエル領域３２はそのままドレ
インとして働くが、ｎ型ウエル領域３２を一定電位に固
定する場合、あるいはドレインから電圧または電流を取
り出す場合には、本実施例のように、ｎ型ウエル領域３
２の表面にｎ⁺ 層からなるドレイン領域３４を設けるこ
とが好ましい。

【０１０４】（５）第５の実施例 図７は本発明の第５の実施例における不揮発性メモリセ
ルの模式的断面図である。

【０１０５】図７において、ｐ型単結晶シリコン基板４
１の表面に、不純物濃度１×１０¹⁵ｃｍ^-3のｎ型ウエル
領域４２が形成されている。ｎ型ウエル領域４２上には
ＬＯＣＯＳ法を用いてフィールド酸化膜４９が形成され
ている。ｎ型ウエル領域４２の中央部には、ｎ⁺ 層から
なるドレイン領域４４が形成される。

【０１０６】本実施例では、共通のドレイン領域４４を
中心としてその両側に１対のメモリセル４０ａ，４０ｂ
が形成されている。なお、ドレイン領域４４は、実際に
は、図７の断面とは異なる位置に存在する。

【０１０７】ドレイン領域４４の両側方におけるｎ型ウ
エル領域４２の表面には、ＷＳｉ₂からなる膜厚１００
ｎｍのソース領域４３が埋め込まれている。ｎ型ウエル
領域４２上およびソース領域４３上には、ＳｉＯ₂ から
なる膜厚１０ｎｍの第１のゲート絶縁膜４５が形成され
ている。第１のゲート絶縁膜４５上には、ポリシリコン
からなる膜厚１００ｎｍの浮遊ゲート電極４６が形成さ
れている。

【０１０８】浮遊ゲート電極４６および第１のゲート絶
縁膜４５上には、ＳｉＯ₂ からなる膜厚１０ｎｍの第２
のゲート絶縁膜４７が形成されている。さらに、第２の
ゲート絶縁膜４７上には、ポリシリコンからなる膜厚約
３００ｎｍの制御ゲート電極４８が形成されている。

【０１０９】メモリセル４０ａ，４０ｂの各々は、ｎ型
ウエル領域４２、ソース領域４３、ドレイン領域４４、
第１のゲート絶縁膜４５、浮遊ゲート電極４６、第２の
ゲート絶縁膜４７および制御ゲート電極４８により構成
される。制御ゲート電極４８上に順次配線層等からなる
上部構造（図示せず）を形成することにより集積回路が
構成される。

【０１１０】なお、ソース領域４３とｎ型ウエル領域４
２との界面２０５からドレイン領域４４に向かって浮遊
ゲート電極４６の端部までの距離Ｌ２は５０ｎｍ以上に
設定される。

【０１１１】ソース領域４３にはソース電位Ｖ_S が印加
され、ドレイン領域４４にはドレイン電位Ｖ_D が印加さ
れ、制御ゲート電極４８には制御ゲート電位Ｖ_CGが印加
される。本実施例では、ソース電位Ｖ_S は所定の負電位
であり、ドレイン電位Ｖ_D は所定の正電位である。これ
により、ｎ型ウエル領域４２とソース領域４３との界面
２０５に逆バイアスが印加される。

【０１１２】次に、図７のメモリセル４０ａ，４０ｂの
書き込み動作を説明する。ソース領域４３に−３Ｖを印
加し、ドレイン領域４４に＋２Ｖを印加し、制御ゲート
電極４８に＋３Ｖを印加する。

【０１１３】それにより、第１のゲート絶縁膜４５の近
傍における界面２０５のショットキ障壁の厚みが薄くな
り、ショットキ障壁に逆方向電流が流れる。このとき、
ショットキ障壁を透過した電子は、ソース領域４３とド
レイン領域４４との間にかかる電界により急激に加速さ
れてホットキャリアになり、浮遊ゲート電極４６に注入
される。

【０１１４】したがって、書き込み動作時に、チャージ
ポンプを用いて１０〜２０Ｖの高電圧を発生する必要が
なくなり、低消費電力でコンパクトなメモリチップを作
製することが可能となる。

【０１１５】なお、ｎ型ウエル領域４２はそのままドレ
インとして働くが、ｎ型ウエル領域４２を一定電位に固
定する場合、あるいはドレインから電圧または電流を取
り出す場合には、本実施例のように、ｎ型ウエル領域４
２内にｎ⁺ 層からなるドレイン領域４３を設ける。

【０１１６】（６）第６の実施例 図８は本発明の第６の実施例における不揮発性メモリの
模式的断面図である。

【０１１７】図８において、ｐ型単結晶シリコン基板５
１の表面に、ｎ⁺ 層からなるドレイン領域５２が形成さ
れている。ドレイン領域５２上には、ｎ^- 層５３が形成
されている。ｎ^- 層５３上には、ＷＳｉ₂ からなるソー
ス領域５４が形成されている。

【０１１８】ｎ^- 層５３およびソース領域５４の両側面
には、ＳｉＯ₂ からなる第１のゲート絶縁膜５５を介し
てポリシリコンからなる浮遊ゲート電極５６ａ，５６ｂ
がそれぞれ形成されている。浮遊ゲート電極５６ａ，５
６ｂの上面および側面には、ＳｉＯ₂ からなる第２のゲ
ート絶縁膜５７を介してポリシリコンからなる制御ゲー
ト電極５８ａ，５８ｂがそれぞれ形成されている。

【０１１９】本実施例では、共通のｎ^- 層５３およびソ
ース領域５４を中心としてその両側にメモリセル５０
ａ，５０ｂが形成されている。メモリセル５０ａ，５０
ｂの各々は、ドレイン領域５２、ｎ^- 層５３、ソース領
域５４、第１のゲート絶縁膜５５、浮遊ゲート電極５６
ａ，５６ｂ、第２のゲート絶縁膜５７および制御ゲート
電極５８ａ，５８ｂにより構成される。

【０１２０】なお、ｎ^- 層５３とソース領域５４との界
面２０６からドレイン領域５２に向かって浮遊ゲート電
極５６ａ，５６ｂの端部までの距離Ｌ３は５０ｎｍ以上
に設定される。

【０１２１】ソース領域５４にはソース電位Ｖ_S が印加
され、ドレイン領域５２にはドレイン電位Ｖ_D が印加さ
れ、制御ゲート電極５８ａ，５８ｂには制御ゲート電位
Ｖ_CGが印加される。本実施例では、ソース電位Ｖ_S は所
定の負電位であり、ドレイン電位Ｖ_D は所定の正電位で
ある。これにより、ｎ^- 層５３とソース領域５４との界
面２０６に逆バイアスが印加される。

【０１２２】次に、図８のメモリセル５０ａの書き込み
動作を説明する。ソース領域５４に−３Ｖを印加し、ド
レイン領域５２に＋２Ｖを印加し、制御ゲート電極５８
ａに＋３Ｖを印加する。

【０１２３】それにより、制御ゲート電極５８ａ側で、
第１のゲート絶縁膜５５の近傍における界面２０６のシ
ョットキ障壁の厚みが薄くなり、ショットキ障壁に逆方
向電流が流れる。このとき、ショットキ障壁を透過した
電子は、ソース領域５４とドレイン領域５２との間にか
かる電界により急激に加速されてホットキャリアにな
り、浮遊ゲート電極５６ａに注入される。

【０１２４】したがって、書き込み動作時に、チャージ
ポンプを用いて１０〜２０Ｖの高電圧を発生する必要が
なくなり、低消費電力でコンパクトなメモリチップを作
製することが可能となる。

【０１２５】（７）第７の実施例 図９は本発明の第７の実施例における不揮発性メモリの
模式的断面図である。

【０１２６】図９において、ｐ型単結晶シリコン基板６
１の表面に、ｎ⁺ 層からなるドレイン領域６２が形成さ
れている。ドレイン領域６２上には、凹形のｎ^- 層６３
が形成されている。ｎ^- 層６３上には、ＷＳｉ₂ からな
るＴ字型のソース領域６４が形成されている。

【０１２７】ｎ^- 層６３およびソース領域６４の両側面
には、ＳｉＯ₂ からなる第１のゲート絶縁膜６５を介し
てポリシリコンからなる浮遊ゲート電極６６ａ，６６ｂ
がそれぞれ形成されている。浮遊ゲート電極６６ａ，６
６ｂの上面および側面には、ＳｉＯ₂ からなる第２のゲ
ート絶縁膜６７を介してポリシリコンからなる制御ゲー
ト電極６８ａ，６８ｂがそれぞれ形成されている。

【０１２８】本実施例では、共通のｎ^- 層６３およびソ
ース領域６４を中心としてその両側にメモリセル６０
ａ，６０ｂが形成されている。メモリセル６０ａ，６０
ｂの各々は、ドレイン領域６２、ｎ^- 層６３、ソース領
域６４、第１のゲート絶縁膜６５、浮遊ゲート電極６６
ａ，６６ｂ、第２のゲート絶縁膜６７および制御ゲート
電極６８ａ，６８ｂにより構成される。

【０１２９】なお、ｎ^- 層６３とソース領域６４との界
面２０７からドレイン領域６２に向かって浮遊ゲート電
極６６ａ，６６ｂの端部までの距離Ｌ４は５０ｎｍ以上
に設定される。

【０１３０】ソース領域６４にはソース電位Ｖ_S が印加
され、ドレイン領域６２にはドレイン電位Ｖ_D が印加さ
れ、制御ゲート電極６８ａ，６８ｂには制御ゲート電位
Ｖ_CGが印加される。本実施例では、ソース電位Ｖ_S は所
定の負電位であり、ドレイン電位Ｖ_D は所定の正電位で
ある。これにより、ｎ^- 層６３とソース領域６４との界
面２０７に逆バイアスが印加される。

【０１３１】次に、図９のメモリセル６０ａの書き込み
動作を説明する。ソース領域６４に−３Ｖを印加し、ド
レイン領域６２に＋２Ｖを印加し、制御ゲート電極６８
ａに＋３Ｖを印加する。

【０１３２】それにより、制御ゲート電極６８ａ側で、
第１のゲート絶縁膜６５の近傍における界面２０７のシ
ョットキ障壁の厚みが薄くなり、ショットキ障壁に逆方
向電流が流れる。このとき、ショットキ障壁を透過した
電子は、ソース領域６４とドレイン領域６２との間にか
かる電界により急激に加速されてホットキャリアにな
り、浮遊ゲート電極６６ａに注入される。

【０１３３】この場合、界面２０７の一部が浮遊ゲート
電極６６ａの側面に対して９０°よりも小さい角度をな
しているので、電子が浮遊ゲート電極６６ａに所定の角
度で注入される。そのため、電子の注入効率が高くな
る。

【０１３４】図１０〜図１２は図９の不揮発性メモリの
主としてソース領域６４の形成方法を示す工程断面図で
ある。

【０１３５】まず、図１０（ａ）に示すように、ｐ型単
結晶シリコン基板６１上にＳｉＮ膜７０を形成し、パタ
ーニングによりＳｉＮ膜７０に開口部７１を形成する。
次に、図１０（ｂ）に示すように、全面にＳｉＯ₂ 膜７
２を形成する。そして、図１０（ｃ）に示すように、Ｓ
ｉＯ₂ 膜７２をエッチングし、開口部７１内のＳｉＮ膜
７０の側面にＳｉＯ₂ スペーサ７２ａを形成する。

【０１３６】次に、図１１（ｄ）に示すように、ＳｉＮ
膜７０およびＳｉＯ₂ スペーサ７２ａをマスクとしてｐ
型単結晶シリコン基板６１をエッチングし、凹部７３を
形成する。さらに、図１１（ｅ）に示すように、開口部
７１内のＳｉＯ₂ スペーサ７２ａをウエットエッチング
により除去する。その後、図１１（ｆ）に示すように、
凹部７３および開口部７１内にＷＳｉ₂ からなるソース
領域６４を形成する。

【０１３７】次に、図１２（ｇ）に示すように、ソース
領域６４をマスクとしてシリコン基板６１をエッチング
する。

【０１３８】（８）第８の実施例 図１３は本発明の第８の実施例における不揮発性メモリ
の模式的断面図である。

【０１３９】図１３において、ｐ型単結晶シリコン基板
８１の表面に、ｎ⁺ 層からなるドレイン領域８２が形成
されている。ドレイン領域８２上には、凹状に湾曲した
上面を有するｎ^- 層８３が形成されている。ｎ^- 層８３
上には、凸状に湾曲した下面を有するＷＳｉ₂ からなる
ソース領域８４が形成されている。

【０１４０】ｎ^- 層８３およびソース領域８４の両側面
には、ＳｉＯ₂ からなる第１のゲート絶縁膜８５を介し
てポリシリコンからなる浮遊ゲート電極８６ａ，８６ｂ
がそれぞれ形成されている。浮遊ゲート電極８６ａ，８
６ｂの上面および側面には、ＳｉＯ₂ からなる第２のゲ
ート絶縁膜８７を介してポリシリコンからなる制御ゲー
ト電極８８ａ，８８ｂがそれぞれ形成されている。

【０１４１】本実施例では、共通のｎ^- 層８３およびソ
ース領域８４を中心としてその両側にメモリセル８０
ａ，８０ｂが形成されている。メモリセル８０ａ，８０
ｂの各々は、ドレイン領域８２、ｎ^- 層８３、ソース領
域８４、第１のゲート絶縁膜８５、浮遊ゲート電極８６
ａ，８６ｂ、第２のゲート絶縁膜８７および制御ゲート
電極８８ａ，８８ｂにより構成される。

【０１４２】ソース領域８４にはソース電位Ｖ_S が印加
され、ドレイン領域８２にはドレイン電位Ｖ_D が印加さ
れ、制御ゲート電極８８ａ，８８ｂには制御ゲート電位
Ｖ_CGが印加される。本実施例では、ソース電位Ｖ_S は所
定の負電位であり、ドレイン電位Ｖ_D は所定の正電位で
ある。これにより、ｎ^- 層８３とソース領域８４との界
面２０８に逆バイアスが印加される。

【０１４３】次に、図１３のメモリセル８０ａの書き込
み動作を説明する。ソース領域８４に−３Ｖを印加し、
ドレイン領域８２に＋２Ｖを印加し、制御ゲート電極８
８ａに＋３Ｖを印加する。

【０１４４】それにより、制御ゲート電極８８ａ側で、
第１のゲート絶縁膜８５の近傍における界面２０８のシ
ョットキ障壁の厚みが薄くなり、ショットキ障壁に逆方
向電流が流れる。このとき、ショットキ障壁を透過した
電子は、ソース領域８４とドレイン領域８２との間にか
かる電界により急激に加速されてホットキャリアにな
り、浮遊ゲート電極８６ａに注入される。

【０１４５】この場合、界面２０８の一部が浮遊ゲート
電極８６ａの側面に対して９０°よりも小さい角度をな
しているので、電子が浮遊ゲート電極８６ａに所定の角
度で注入される。そのため、電子の注入効率が高くな
る。

【０１４６】図１４は図１３の不揮発性メモリにおける
主としてソース領域８４の形成方法を示す模式的工程断
面図である。

【０１４７】まず、図１４（ａ）に示すように、ｐ型単
結晶シリコン基板８１上にＳｉＮ膜９０を形成し、パタ
ーニングによりＳｉＮ膜９０に開口部９１を形成する。
そして、図１４（ｂ）に示すように、ＳｉＮ膜９０をマ
スクとしてｐ型単結晶シリコン基板８１を半球状にウエ
ットエッチングし、湾曲した凹部９２を形成する。

【０１４８】さらに、図１４（ｃ）に示すように、凹部
９２および開口部９１内にＷＳｉ₂からなるソース領域
８４を形成する。その後、図１４（ｄ）に示すように、
ソース領域８４をマスクとしてシリコン基板８１をエッ
チングする。

【０１４９】（９）第９の実施例 図１５は本発明の第９の実施例における不揮発性メモリ
の模式的断面図である。

【０１５０】図１５において、ｐ型単結晶シリコン基板
１０１の表面に、ｎ型ウエル領域１０２が形成されてい
る。ｎ型ウエル領域１０２の表面に、ＷＳｉ₂ からなる
ソース領域１０３が埋め込まれている。ソース領域１０
３の一方の側面は、ｎ型ウエル領域１０２の表面に対し
て９０°よりも小さい角度をなしている。また、ｎ型ウ
エル領域１０２の他の位置に、ｎ⁺ 層からなるドレイン
領域１０４が形成されている。

【０１５１】ｎ型ウエル領域１０２、ソース領域１０３
およびドレイン領域１０４上には、ＳｉＯ₂ からなる膜
厚８ｎｍの第１のゲート絶縁膜１０５を介してポリシリ
コンからなる膜厚２５０ｎｍの浮遊ゲート電極１０６が
形成されている。浮遊ゲート電極１０６上には、ＳｉＯ
₂ からなる膜厚８ｎｍの第２のゲート絶縁膜１０７を介
してポリシリコンからなる膜厚２５０ｎｍの制御ゲート
電極１０８が形成されている。

【０１５２】ソース領域１０３上にソース電極１０９が
形成され、ドレイン領域１０４上にドレイン電極１１０
が形成されている。

【０１５３】ソース電極１０９にはソース電位Ｖ_S が印
加され、ドレイン電極１１０にはドレイン電位Ｖ_D が印
加され、制御ゲート電極１０８には制御ゲート電位Ｖ_CG
が印加される。本実施例では、ソース電位Ｖ_S は所定の
負電位であり、ドレイン電位Ｖ_D は所定の正電位であ
る。これにより、ｎ型ウエル領域１０２とソース領域１
０３との界面２０９に逆バイアスが印加される。

【０１５４】次に、図１５の不揮発性メモリの書き込み
動作を説明する。ソース領域１０３に−３Ｖを印加し、
ドレイン領域１０４に＋２Ｖを印加し、制御ゲート電極
１０８に＋３Ｖを印加する。

【０１５５】それにより、第１のゲート絶縁膜１０５の
近傍における界面２０９のショットキ障壁の厚みが薄く
なり、ショットキ障壁に逆方向電流が流れる。このと
き、ショットキ障壁を透過した電子は、ソース領域１０
３とドレイン領域１０４との間にかかる電界により急激
に加速されてホットキャリアになり、浮遊ゲート電極１
０６に注入される。

【０１５６】この場合、界面２０７が浮遊ゲート電極１
０６の下面に対して９０°よりも小さい角度をなしてい
るので、電子が浮遊ゲート電極１０６に所定の角度で注
入される。そのため、電子の注入効率が高くなる。

【０１５７】（１０）第１０の実施例 図１６は本発明の第１０の実施例における不揮発性メモ
リの模式的断面図である。

【０１５８】図１６の不揮発性メモリが図８の不揮発性
メモリと異なるのは次の点である。ｐ型単結晶シリコン
基板５１の表面に、ｎ⁺ 層からなるドレイン領域５２
ａ，５２ｂが所定間隔を隔てて形成されている。ドレイ
ン領域５２ａ，５２ｂ間のシリコン基板５１上にはｐ^-
層５９が形成され、ｐ^- 層５９上にｎ^- 層５３およびＷ
Ｓｉ₂ からなるソース領域５４が順に形成されている。

【０１５９】ｐ^- 層５９、ｎ^- 層５３およびソース領域
５４の両側面には第１のゲート絶縁膜５５を介して浮遊
ゲート電極５６ａ，５６ｂがそれぞれ形成され、浮遊ゲ
ート電極５６ａ，５６ｂの上面および側面に第２のゲー
ト絶縁膜５７を介して制御ゲート電極５８ａ，５８ｂが
それぞれ形成されている。

【０１６０】本実施例では、共通のｐ^- 層５９、ｎ^- 層
５３およびソース領域５４を中心としてその両側にメモ
リセル５０ａ，５０ｂが形成されている。メモリセル５
０ａは、シリコン基板５１、ドレイン領域５２ａ、ｐ^-
層５９、ｎ^- 層５３、ソース領域５４、第１のゲート絶
縁膜５５、浮遊ゲート電極５６ａ、第２のゲート絶縁膜
５７および制御ゲート電極５８ａにより構成される。メ
モリセル５０ｂは、シリコン基板５１、ドレイン領域５
２ｂ、ｐ^- 層５９、ｎ^- 層５３、ソース領域５４、第１
のゲート絶縁膜５５、浮遊ゲート電極５６ｂ、第２のゲ
ート絶縁膜５７および制御ゲート電極５８ｂにより構成
される。

【０１６１】メモリセル５０ａの読み出し動作時には、
ソース領域５４に正のソース電位Ｖ _s （例えば＋３
Ｖ）、制御ゲート電極５８ａに正の制御ゲート電位Ｖ_CG
（例えば＋３Ｖ）を印加し、ドレイン領域５２ａを接地
する。すると、浮遊ゲート電極５６ａに電子が蓄積され
ていない場合には、第１のゲート絶縁膜５５との界面近
傍におけるｐ^- 層５９にｎ型チャネルが形成され、ソー
ス領域５４とドレイン領域５２ａとの間に電流が流れ
る。逆に、浮遊ゲート電極５６ａに電子が蓄積されてい
る場合には、ｐ^- 層５９にｎ型チャネルが形成されず、
ソース領域５４とドレイン領域５２ａとの間に電流が流
れない。

【０１６２】このように、本実施例の不揮発性メモリで
は、従来の不揮発性メモリと同様の動作で浮遊ゲート電
極５６ａ，５６ｂ内の電子の有無を判別することができ
る。

【０１６３】（１１）第１１の実施例 図１７は本発明の第１１の実施例における不揮発性メモ
リの模式的断面図である。

【０１６４】図１７の不揮発性メモリが図９の不揮発性
メモリと異なるのは次の点である。ｐ型単結晶シリコン
基板６１の表面に、ｎ⁺ 層からなるドレイン領域６２
ａ，６２ｂが所定間隔を隔てて形成されている。ドレイ
ン領域６２ａ，６２ｂ間のシリコン基板６１上にはｐ^-
層６９が形成され、ｐ^- 層６９上に凹形のｎ^- 層６３お
よびＷＳｉ₂ からなるＴ字形のソース領域６４が順に形
成されている。

【０１６５】ｐ^- 層６９、ｎ^- 層６３およびソース領域
６４の両側面には第１のゲート絶縁膜６５を介して浮遊
ゲート電極６６ａ，６６ｂがそれぞれ形成され、浮遊ゲ
ート電極６６ａ，６６ｂの上面および側面に第２のゲー
ト絶縁膜６７を介して制御ゲート電極６８ａ，６８ｂが
それぞれ形成されている。

【０１６６】本実施例では、共通のｐ^- 層６９、ｎ^- 層
６３およびソース領域６４を中心としてその両側にメモ
リセル６０ａ，６０ｂが形成されている。メモリセル６
０ａは、シリコン基板６１、ドレイン領域６２ａ、ｐ^-
層６９、ｎ^- 層６３、ソース領域６４、第１のゲート絶
縁膜６５、浮遊ゲート電極６６ａ、第２のゲート絶縁膜
６７および制御ゲート電極６８ａにより構成される。メ
モリセル６０ｂは、シリコン基板６１、ドレイン領域６
２ｂ、ｐ^- 層６９、ｎ^- 層６３、ソース領域６４、第１
のゲート絶縁膜６５、浮遊ゲート電極６６ｂ、第２のゲ
ート絶縁膜６７および制御ゲート電極６８ｂにより構成
される。

【０１６７】メモリセル６０ａの読み出し動作時には、
ソース領域６４に正のソース電位Ｖ _s （例えば＋３
Ｖ）、制御ゲート電極６８ａに正の制御ゲート電位Ｖ_CG
（例えば＋３Ｖ）を印加し、ドレイン領域６２ａを接地
する。すると、浮遊ゲート電極６６ａに電子が蓄積され
ていない場合には、第１のゲート絶縁膜６５との界面近
傍におけるｐ^- 層６９にｎ型チャネルが形成され、ソー
ス領域６４とドレイン領域６２ａとの間に電流が流れ
る。逆に、浮遊ゲート電極６６ａに電子が蓄積されてい
る場合には、ｐ^- 層６９にｎ型チャネルが形成されず、
ソース領域６４とドレイン領域６２ａとの間に電流が流
れない。

【０１６８】このように、本実施例の不揮発性メモリで
は、従来の不揮発性メモリと同様の動作で浮遊ゲート電
極６６ａ，６６ｂ内の電子の有無を判別することができ
る。

【０１６９】（１２）第１２の実施例 図１８は本発明の第１２の実施例における不揮発性メモ
リの模式的断面図である。

【０１７０】図１８の不揮発性メモリが図１３の不揮発
性メモリと異なるのは次の点である。ｐ型単結晶シリコ
ン基板８１の表面に、ｎ⁺ 層からなるドレイン領域８２
ａ，８２ｂが所定間隔を隔てて形成されている。ドレイ
ン領域８２ａ，８２ｂ間のシリコン基板８１上にはｐ^-
層８９が形成され、ｐ^- 層８９上に凹状に湾曲した上面
を有するｎ^- 層８３および凸状に湾曲した下面を有する
ＷＳｉ₂ からなるソース領域８４が順に形成されてい
る。

【０１７１】ｐ^- 層８９、ｎ^- 層８３およびソース領域
８４の両側面には第１のゲート絶縁膜８５を介して浮遊
ゲート電極８６ａ，８６ｂがそれぞれ形成され、浮遊ゲ
ート電極８６ａ，８６ｂの上面および側面に第２のゲー
ト絶縁膜８７を介して制御ゲート電極８８ａ，８８ｂが
それぞれ形成されている。

【０１７２】本実施例では、共通のｐ^- 層８９、ｎ^- 層
８３およびソース領域８４を中心としてその両側にメモ
リセル８０ａ，８０ｂが形成されている。メモリセル８
０ａは、シリコン基板８１、ｐ^- 層８９、ドレイン領域
８２ａ、ｐ^- 層８９、ｎ^- 層８３、ソース領域８４、第
１のゲート絶縁膜８５、浮遊ゲート電極８６ａ、第２の
ゲート絶縁膜８７および制御ゲート電極８８ａにより構
成される。メモリセル８０ｂは、シリコン基板８１、ｐ
^- 層８９、ドレイン領域８２ｂ、ｎ^- 層８３、ソース領
域８４、第１のゲート絶縁膜８５、浮遊ゲート電極８６
ｂ、第２のゲート絶縁膜８７および制御ゲート電極８８
ｂにより構成される。

【０１７３】メモリセル８０ａの読み出し動作時には、
ソース領域８４に正のソース電位Ｖ _s （例えば＋３
Ｖ）、制御ゲート電極８８ａに正の制御ゲート電位Ｖ_CG
（例えば＋３Ｖ）を印加し、ドレイン領域８２ａを接地
する。すると、浮遊ゲート電極８６ａに電子が蓄積され
ていない場合には、第１のゲート絶縁膜８５との界面近
傍におけるｐ^- 層８９にｎ型チャネルが形成され、ソー
ス領域８４とドレイン領域８２ａとの間に電流が流れ
る。逆に、浮遊ゲート電極８６ａに電子が蓄積されてい
る場合には、ｐ^- 層８９にｎ型チャネルが形成されず、
ソース領域８４とドレイン領域８２ａとの間に電流が流
れない。

【０１７４】このように、本実施例の不揮発性メモリで
は、従来の不揮発性メモリと同様の動作で浮遊ゲート電
極８６ａ，８６ｂ内の電子の有無を判別することができ
る。

【０１７５】（１３）他の変形例 なお、第１〜第３の実施例では、ｐ型単結晶シリコン基
板１，２１，３１の表面のｎ型ウエル領域２，１２，２
２にＭＯＳＦＥＴを形成しているが、ｎ型単結晶シリコ
ン基板上にＭＯＳＦＥＴを形成してもよい。また、第
４、第５および第９の実施例では、ｐ型単結晶シリコン
基板３１，４１，１０１の表面のｎ型ウエル領域３２，
４２，１０２に不揮発性メモリを形成しているが、ｎ型
単結晶シリコン基板に不揮発性メモリを形成してもよ
い。

【０１７６】また、上記第１〜第１２の実施例におい
て、各層の導電型をそれぞれ逆にしてもよい。

【０１７７】上記第１〜第１２の実施例では、ソース領
域３，１３，２３，３３，４３，５４，６４，８４，１
０３の材料としてＷＳｉ₂ を用いているが、ＷＳｉ₂ の
代わりに、シリコンに対してショットキ障壁を形成する
他の材料を用いてもよい。例えば、ソース領域３，１
３，２３，３３，４３，５４，６４，８４，１０３の材
料として、Ｗ、Ｔｉ、Ｐｔ、Ａｕ等の金属、ＴｉＮ等の
金属窒化物、他の金属珪化物、ＴｉＮ上にＷを積層した
ような多層膜等を用いてもよい。

【０１７８】また、ゲート絶縁膜５，１５，２５、第１
のゲート絶縁膜３５，４５，５５，６５，８５，１０５
および第２のゲート絶縁膜３７，４７，６７，８７，１
０７の材料として、ＳｉＯ₂ の代わりに、ＳｉＯＮ、Ｓ
ｉＯＦ、ＳｉＮ等の他の酸化膜または窒化膜等を用いて
もよい。

【０１７９】さらに、ゲート電極６，１６，２６、浮遊
ゲート電極３６，４６，５６，６６，８６，１０６およ
び制御ゲート電極３８，４８，５８，６８，８８，１０
８の材料として、ポリシリコンの代わりに、タングステ
ンシリサイド、チタンシリサイド等のポリサイド等を用
いてもよい。

【０１８０】また、上記第１〜第１２の実施例において
は、ソース領域をシリコンに対してショットキ障壁を形
成する材料で形成しているが、ドレイン領域をシリコン
に対してショットキ障壁を形成する材料で形成してもよ
い。

【０１８１】上記第１〜第１２の実施例において、ｎ型
ウエル領域２，１２，２２，３２，４２，１０２および
ｎ^- 層５３，６３，８３が半導体基板または第１の層に
相当し、ソース領域３，１３，２３，３３，４３，５
４，６４，８４，１０３がソース領域または第２の層に
相当する。また、ゲート絶縁膜５，１５，２５が絶縁膜
に相当し、ゲート電極６，１６，２６が電極層に相当す
る。第１のゲート絶縁膜３５，４５，５５，６５，８
５，１０５が第１の絶縁膜に相当し、浮遊ゲート電極３
６，４６，５６，６６，８６，１０６が第１の電極層に
相当し、第２のゲート絶縁膜３７，４７，５７，６７，
８７，１０７が第２の絶縁膜に相当し、制御ゲート電極
３８，４８，５８，６８，８８，１０８が第２の電極層
に相当する。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＭＯＳＦＥＴの
模式的断面図である。

【図２】図１のＭＯＳＦＥＴにおけるエネルギーバンド
図である。

【図３】本発明の第２の実施例におけるＭＯＳＦＥＴの
模式的断面図である。

【図４】本発明の第３の実施例におけるＭＯＳＦＥＴの
模式的断面図である。

【図５】本発明の第４の実施例におけるＭＯＳＦＥＴの
模式的断面図である。

【図６】図５の不揮発性メモリにおけるエネルギーバン
ド図である。

【図７】本発明の第５の実施例における不揮発性メモリ
の模式的断面図である。

【図８】本発明の第６の実施例における不揮発性メモリ
の模式的断面図である。

【図９】本発明の第７の実施例における不揮発性メモリ
の模式的断面図である。

【図１０】図９の不揮発性メモリの主としてソース領域
の形成方法を示す模式的工程断面図である。

【図１１】図９の不揮発性メモリの主としてソース領域
の形成方法を示す模式的工程断面図である。

【図１２】図９の不揮発性メモリの主としてソース領域
の形成方法を示す模式的工程断面図である。

【図１３】本発明の第８の実施例における不揮発性メモ
リの模式的断面図である。

【図１４】図１３の不揮発性メモリの主としてソース領
域の形成方法を示す模式的工程断面図である。

【図１５】本発明の第９の実施例における不揮発性メモ
リの模式的断面図である。

【図１６】本発明の第１０の実施例における不揮発性メ
モリの模式的断面図である。

【図１７】本発明の第１１の実施例における不揮発性メ
モリの模式的断面図である。

【図１８】本発明の第１２の実施例における不揮発性メ
モリの模式的断面図である。

【符号の説明】

１，１１，２１，３１，４１，５１，６１，８１，１０
１ ｐ型単結晶シリコン基板 ２，１２，２２，３２，４２，１０２ ｎ型ウエル領域 ３，１３，２３，３３，４３，５４，６４，８４，１０
３ ソース領域 ４，１４，２４，３４，４４，５２ａ，５２ｂ，６２
ａ，６２ｂ，８２ａ，８２ｂ，１０４ ドレイン領域 ５，１５，２５ ゲート絶縁膜 ６，１６，２６ ゲート電極 ３５，４５，５５，６５，８５，１０５ 第１のゲート
絶縁膜 ３６，４６，５６ａ，５６ｂ，６８ａ，６８ｂ，８８
ａ，８８ｂ，１０６ 浮遊ゲート電極 ３７，４７，５７，６７，８７，１０７ 第２のゲート
絶縁膜 ３８，４８，５８ａ，５８ｂ，６８ａ，６８ｂ，８８
ａ，８８ｂ，１０８ 制御ゲート電極 ５３，６３，８３ ｎ^- 層 ５９，６９，８９ ｐ^- 層 ２０１，２０２，２０３，２０４，２０５，２０６，２
０７，２０８，２０９界面

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 昭57−52168（ＪＰ，Ａ) 特開 昭56−155564（ＪＰ，Ａ) 特開 平２−188967（ＪＰ，Ａ) 特開 平４−91480（ＪＰ，Ａ) 特開 平７−66404（ＪＰ，Ａ) 特開 平３−3273（ＪＰ，Ａ) 特開 昭59−126674（ＪＰ，Ａ) 特開 昭63−226059（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 21/336 H01L 27/115 H01L 29/78 H01L 29/788 H01L 29/792

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板にソース領域およびドレイン
   領域が形成され、前記ソース領域および前記ドレイン領
   域の少なくとも一方が前記半導体基板に対してショット
   キ接触する材料により形成された半導体装置の動作方法
   であって、 前記半導体基板と前記材料との界面に電界を印加するこ
   とにより前記界面に形成されるショットキ障壁の厚みを
   変化させることを特徴とする半導体装置の動作方法。
2. 【請求項２】 一導電型の半導体からなる第１の層と前
   記第１の層に対してショットキ接触する第２の層とを備
   えた半導体装置の動作方法であって、 前記第１の層と前記第２の層との界面に電界を印加する
   ことにより前記界面に形成されるショットキ障壁の厚み
   を変化させることを特徴とする半導体装置の動作方法。
3. 【請求項３】 前記第１の層と前記第２の層との界面に
   逆バイアスを印加するとともに、前記逆バイアスにより
   前記界面に形成される電界の方向に対して０度よりも大
   きい角度をなす方向の電界を電極部により印加すること
   により、前記第１の層と前記第２の層との間に流れる電
   流を制御することを特徴とする請求項２記載の半導体装
   置の動作方法。
4. 【請求項４】 前記第１の層と前記第２の層との界面に
   逆バイアスを印加するとともに、前記逆バイアスにより
   前記界面に形成される電界の方向に対して０度よりも大
   きい角度をなす方向の電界を電極部により印加すること
   により、前記第１の層から前記電極部にキャリアを注入
   することを特徴とする請求項２記載の半導体装置の動作
   方法。