JP2003068888A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 過剰消去を抑制できる構造の不揮発性メモリ
トランジスタを持つ半導体記憶装置を提供する。 【解決手段】 不揮発性メモリトランジスタは、ｐ型シ
リコン基板１１と、この上に第１のゲート絶縁膜１２を
介して形成された浮遊ゲート１３、更にこの上に第２の
ゲート絶縁膜１４を介して形成された制御ゲート１５を
有し、ソース、ドレイン拡散層１６，１７を有する。浮
遊ゲート１３の側壁には、消去時に浮遊ゲート１３の電
子が量子力学的トンネリングにより絶縁膜に電界放出さ
れる過剰な消去を抑制するために、ＰｔＳｉ層１８ａ，
１８ｂを形成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲートと制
御ゲートの積層構造を有する不揮発性メモリトランジス
タを用いて構成される半導体記憶装置に関する。

【０００２】

【従来の技術】電気的書き換え可能なＥＥＰＲＯＭの不
揮発性メモリトランジスタとして、通常図１３に示すよ
うな、浮遊ゲート５と制御ゲート７が積層されたＭＯＳ
トランジスタ構造が用いられる。浮遊ゲート５は、シリ
コン基板１に第１のゲート絶縁膜（トンネル絶縁膜）４
を介して形成され、この上に第２のゲート絶縁膜６を介
して制御ゲート７が積層される。ゲートに自己整合的に
ソース、ドレイン拡散層２，３が形成される。

【０００３】このメモリトランジスタは、浮遊ゲート５
に電子を注入して蓄積したしきい値電圧の高い状態と、
浮遊ゲート５の電子を放出させたしきい値電圧の低い状
態を二値データとして不揮発に記憶する。例えば、しき
い値電圧の高い状態をデータ“０”、しきい値電圧の低
い状態をデータ“１”とする。しきい値電圧分布を複数
ステップに制御して、多値記憶を行うこともある。

【０００４】データの書き込み、消去動作は、次のよう
に行われる。ここで、“書き込み”とは、“１”状態の
メモリトランジスタを“０”データ状態にすることをい
い、“消去”とは、“０”データ状態のメモリトランジ
スタを“１”状態にすることを言うものとする。データ
の書き込みは、制御ゲート７に昇圧された正の書き込み
電圧を印加し、チャネル或いはドレインから浮遊ゲート
５に電子を注入することにより行われる。データ消去
は、制御ゲート７に負の消去電圧を与え、浮遊ゲート５
の電子をチャネル側に放出させることにより行われる。
負電圧を用いることなく、制御ゲート７を０Ｖとし、基
板１１側に正の消去電圧を与えて消去する方式もある。

【０００５】この様なメモリトランジスタでは、ＥＥＰ
ＲＯＭの大容量化、素子の微細化に伴い、消去動作にお
いて浮遊ゲート端部に電界が集中して“過剰な消去”が
発生することが問題になっている。ここで“過剰な消
去”とは、浮遊ゲートとチャネルとの間で流れる本来的
な消去電流に加えて、浮遊ゲート端部での量子力学的ト
ンネリング現象による電流が、浮遊ゲートからその周囲
の絶縁膜に流れることを言う。そのメカニズムを以下に
具体的に説明する。

【０００６】図１４は、制御ゲート７に負の高電圧を印
加した消去動作における、メモリトランジスタの電子エ
ネルギー分布を示している。図示のように、浮遊ゲート
５のソース、ドレイン側端部近傍の絶縁膜内には急峻な
エネルギー分布の勾配が発生する。３次元的に示した図
１４のエネルギー分布を、浮遊ゲート５の端部とこれに
接する絶縁膜に着目して二次元的に示すと、図１５のよ
うになり、浮遊ゲートに接する絶縁膜中に極めて大きな
電界となる電位バリアが形成される。このために、消去
動作時、浮遊ゲート５からゲート絶縁膜４を通してチャ
ネル側に放出される電子とは別に、浮遊ゲート５の端部
から量子力学的トンネリングによって絶縁膜中に電子が
放出されることになる。より具体的に、量子力学的トン
ネリングが生じるのは、図１３にＡ，Ｂで示したよう
に、浮遊ゲート５のソース、ドレイン側端部の下端エッ
ジであり、ここでいわゆる電子の電界放出が生じる。

【０００７】この様な浮遊ゲート端における過剰な消去
は、ゲート長とは殆ど関係がない。従って、ゲート長が
小さくなる程、全消去電流に占める過剰な消去電流の割
合が増えることになり、これは消去電圧パルスの時間制
御等によるデータ消去の制御性を低下させることにな
る。例えば、消去状態（データ“１”）のしきい値電圧
が低くなりすぎる、いわゆる“過消去”状態が容易に発
生したりする。しきい値電圧が正の範囲で二値記憶を行
う場合には、データ“１”のしきい値電圧が負になるよ
うな過消去状態が発生すると、ゲート電圧０Ｖでセル電
流が流れてしまい、不都合である。また、量子力学的ト
ンネリングにより浮遊ゲートから絶縁膜中に放出された
電子は、浮遊ゲート端の絶縁膜にトラップされ易く、メ
モリ動作の安定性を損なう原因ともなる。

【０００８】

【発明が解決しようとする課題】以上のように、積層ゲ
ート構造の不揮発性メモリトランジスタは、微細化に伴
って、量子力学的トンネリングにより過剰な消去が発生
するという問題がある。この発明は、過剰な消去を抑制
できる構造の不揮発性メモリトランジスタを持つ半導体
記憶装置を提供することを目的としている。

【０００９】

【課題を解決するための手段】この発明は、半導体基板
上に第１のゲート絶縁膜を介して浮遊ゲートが形成さ
れ、この浮遊ゲート上に第２のゲート絶縁膜を介して制
御ゲートが形成された不揮発性メモリトランジスタを有
する半導体記憶装置において、前記浮遊ゲートの側壁
に、浮遊ゲートの電荷の電界放出を抑制する電位バリア
形成層が形成されていることを特徴とする。

【００１０】この発明によると、浮遊ゲートの側壁に、
電界放出を抑制できる電位バリア形成層を形成すること
により、メモリトランジスタを微細化したときの消去動
作での過剰な消去を抑えることができる。

【００１１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１はこの発明の実施の形態
による不揮発性メモリトランジスタの構造を示してい
る。ｐ型シリコン基板１１に第１のゲート絶縁膜（トン
ネル絶縁膜）１２を介して浮遊ゲート１３が形成され、
この浮遊ゲート１３上に第２のゲート絶縁膜１４を介し
て制御ゲート１５が積層されている。制御ゲート１５に
自己整合された状態でソース、ドレイン拡散層１６，１
７が形成されている。

【００１２】この実施の形態のメモリトランジスタはｎ
チャネルであり、浮遊ゲート１３は、ｎ型多結晶シリコ
ンにより形成されている。浮遊ゲート１３のチャネル長
方向の両端部、即ちソース、ドレイン側の端部側壁に
は、浮遊ゲート１３との間で電子の電界放出を抑制する
ための電位バリアを形成する電位バリア形成層として、
浮遊ゲート１３より仕事関数の大きい白金シリサイド
（ＰｔＳｉ）層１８ａ，１８ｂが形成されている。図１
の例では、浮遊ゲート１３のみならず、制御ゲート１５
の周囲にもＰｔＳｉ層１８ｃが形成されているが、これ
はなくてもよい。また浮遊ゲート１３のチャネル幅方向
の端部側壁には、通常制御ゲート１５が第２のゲート絶
縁膜１４を介して対向する構造となる。そして消去のバ
イアス条件下では浮遊ゲートから制御ゲートに向かう電
界放出は発生しないので、この端部には電位バリア形成
層は必要がない。

【００１３】この様な構造にすると、制御ゲート１５に
負の高電圧を印加したデータ消去動作時の浮遊ゲート１
３からこれに接する絶縁層（図１では示されていない）
の範囲の電子エネルギー分布は、図１５に対応させて示
すと、図２のようになる。ｎ型多結晶シリコンからなる
浮遊ゲート１３とＰｔＳｉ層１８ａ，１８ｂの間には、
浮遊ゲート１３のバンドの曲がりにより、両者の仕事関
数の差に相当するφＢなる電位バリアが形成される。こ
の電位バリアは、消去動作時、浮遊ゲートの電子が絶縁
層側に電界放出されるのを抑制する。これにより、量子
力学的トンネリング現象による過剰消去を抑えることが
できる。

【００１４】この様なメモリトランジスタの具体的な製
造工程を、図３〜図８を参照して説明する。図３に示す
ように、シリコン基板１２に第１のゲート絶縁膜１２を
形成し、この上に浮遊ゲートとなるｎ型不純物がドープ
された多結晶シリコン膜１３０を堆積する。この多結晶
シリコン層１３０上に第２のゲート絶縁膜１４を形成
し、この上に制御ゲートとなる多結晶シリコン層１５０
を堆積する。

【００１５】第１のゲート絶縁膜１２は、トンネル絶縁
膜である。第２のゲート絶縁膜１４は、ＯＮＯ（Ｏｘｉ
ｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。多結晶
シリコン層１３０，１５０は、実際の工程ではそれぞれ
複数層の積層膜として形成されることが多い。また制御
ゲートとなる多結晶シリコン層１５０は、ワード線とし
てパターン形成されるために低抵抗が要求されることか
ら、実際には金属シリサイド等が積層された構造とされ
る。

【００１６】次に、図４に示すように、多結晶シリコン
層１５０，１３０をパターン形成して、浮遊ゲート１３
と制御ゲート１５の積層構造を得る。そして、砒素イオ
ン注入を行って、図５に示すように、ｎ⁺型ソース，ド
レイン拡散層１６，１７を形成する。次いで、図６に示
すように、Ｐｔ膜１８０を全面に形成する。そしてアニ
ールを行って、ＰｔとＳｉを反応させた後、未反応のＰ
ｔ膜をエッチング除去する。

【００１７】これにより、図７に示すように、浮遊ゲー
ト１３の側壁にＰｔＳｉ層１８ａ，１８ｂを形成するこ
とができる。この例では、制御ゲート１５の周囲、更に
ソース、ドレイン拡散層１６，１７の表面にもＰｔＳｉ
層１８ｃ，１８ｄ，１８ｅが同時に形成される場合を示
している。その後、図８に示すように、層間絶縁膜２０
を形成し、これにコンタクト孔を開口して、配線２１を
形成する。

【００１８】この様にして、簡単な工程で浮遊ゲートの
側壁に電位バリア形成層を形成することができる。この
実施の形態の製造方法の場合、ＰｔＳｉ層は、浮遊ゲー
ト１３の側壁に電位バリア形成層として形成されると同
時に、ソース、ドレイン拡散層１６，１７の表面及び制
御ゲート１５の表面にも形成され、これによりソース、
ドレイン及び制御ゲートの低抵抗化が図られることにな
る。

【００１９】この実施の形態によるメモリトランジスタ
のデータ消去特性のデバイスシミュレーション結果を、
図９に示す。図９には、浮遊ゲート側壁に電位バリア形
成層のない従来構造のメモリトランジスタの特性を併せ
て示している。図９は、ゲート長０．２μｍを仮定し
て、制御ゲートに負の消去電圧（−１９Ｖ）を印加した
ときの浮遊ゲートの電位変化を求めたものである。時間
軸上の１０^-07（ｓ）の時点が消去電圧パルスの立ち上
がりである。容量結合により浮遊ゲートの電位が約−１
２Ｖ程度まで下がると、浮遊ゲートとチャネル領域の間
の電界により、浮遊ゲートの電子がＦＮトンネリングに
よりチャネルに放出される消去動作が始まる。これによ
り、浮遊ゲートの電位は次第に上昇する。

【００２０】従来構造の場合（破線）、正常な消去電流
と同時に、浮遊ゲート端部での電界放出があるため、本
発明のメモリトランジスタの場合（実線）に比べて、浮
遊ゲートの電位上昇が大きくなっている。書き込み状態
（データ“０”状態）は、浮遊ゲートが過剰の電子を蓄
積したアキュムレート状態であり、消去動作によりその
過剰の蓄積電子が放出された熱平衡状態を越えて更に電
子が放出されると、浮遊ゲートの電位上昇は急激にな
る。これが破線で示す従来技術の場合の電位上昇カーブ
の○印部分の動作であり、これにより過消去が起こる。
この発明の場合は、電位バリア形成層の作用で過剰な消
去は抑制される。

【００２１】上記実施の形態においては、浮遊ゲートの
側壁に形成する電位バリア形成層として、ＰｔＳｉ層を
用いたが、他の物質を用いることもできる。浮遊ゲート
がｎ型の場合には、電位バリア形成層は、浮遊ゲートよ
り仕事関数が大きいものであればよく、例えばＰｔＳｉ
の他、Ｐｄ₂Ｓｉ等、その他の金属シリサイドを用いう
る。また、メモリトランジスタがｐチャネルであって、
浮遊ゲートにｐ型多結晶シリコン等の半導体を用いる場
合には、浮遊ゲートに蓄積或いは放出される電荷はホー
ルになるので、この場合には、電位バリア形成層とし
て、浮遊ゲートより仕事関数の小さい物質、例えばＥｒ
Ｓｉ₂，ＴａＳｉ₂等の金属シリサイドを用いればよい。

【００２２】また、浮遊ゲートが多結晶シリコン等の半
導体の場合、電位バリア形成層として、浮遊ゲートと逆
導電型の半導体を用いることができる。具体的に、図１
０は、ｎチャネルのメモリトランジスタの場合に、ｎ⁺
型多結晶シリコンからなる浮遊ゲート１３の側壁にｐ⁺
型多結晶シリコン層２８ａ，２８ｂを電位バリア形成層
として形成した例を示している。図１１は、ｐチャネル
のメモリトランジスタの場合であって、ｐ⁺型多結晶シ
リコンからなる浮遊ゲート１３の側壁にｎ⁺型多結晶シ
リコン層３８ａ，３８ｂを電位バリア形成層として形成
した例を示している。

【００２３】この様な浮遊ゲート内のｐｎ接合構造は、
例えば図１２に示すように、積層ゲートをパターン形成
した後、斜めイオン注入を行うことにより、容易に実現
することができる。図１０及び図１１のメモリトランジ
スタ構造の場合も、浮遊ゲートの側壁には、ｐｎ接合に
よるビルトインポテンシャルが形成され、消去動作時に
浮遊ゲートの電子或いはホールの量子力学的トンネリン
グによる放出を抑制する働きをする。従って、過剰な消
去が抑制される。

【００２４】

【発明の効果】以上述べたようにこの発明によれば、浮
遊ゲートと制御ゲートの積層構造からなる不揮発性メモ
リトランジスタにおいて、浮遊ゲートの側壁に、電界放
出を抑制できる電位バリアを形成する電位バリア形成層
を形成することにより、メモリトランジスタを微細化し
たときの消去動作での過剰な消去を抑えることができ
る。

【図面の簡単な説明】

【図１】この発明の実施の形態による不揮発性メモリト
ランジスタの構造を示す図である。

【図２】同メモリトランジスタの浮遊ゲート端部の消去
動作時の電子エネルギー分布を示す図である。

【図３】同メモリトランジスタの製造工程におけるゲー
ト電極材料積層工程を示す図である。

【図４】同メモリトランジスタの製造工程におけるゲー
トパターニング工程を示す図である。

【図５】同メモリトランジスタの製造工程におけるソー
ス、ドレイン形成工程を示す図である。

【図６】同メモリトランジスタの製造工程におけるＰｔ
膜形成工程を示す図である。

【図７】同メモリトランジスタの製造工程におけるＰｔ
Ｓｉ層形成工程を示す図である。

【図８】同メモリトランジスタの相関絶縁膜形成と配線
形成工程を示す図である。

【図９】同メモリトランジスタの消去特性のシミュレー
ション結果を示す図である。

【図１０】他の実施の形態のメモリトランジスタの構造
を示す図である。

【図１１】他の実施の形態のメモリトランジスタの構造
を示す図である。

【図１２】図１０のメモリトランジスタの電位バリア形
成層の形成工程を示す図である。

【図１３】従来の不揮発性メモリトランジスタの構造を
示す図である。

【図１４】同メモリトランジスタの消去時の電子エネル
ギー分布を示す図である。

【図１５】同エネルギー分布を浮遊端部について二次元
的に示す図である。

【符号の説明】

１１…ｐ型シリコン基板、１２…第１のゲート絶縁膜、
１３…浮遊ゲート、１４…第２のゲート絶縁膜、１５…
制御ゲート、１６，１７…ソース，ドレイン拡散層、１
８ａ，１８ｂ…ＰｔＳｉ層（電位バリア形成層）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１のゲート絶縁膜を介
   して浮遊ゲートが形成され、この浮遊ゲート上に第２の
   ゲート絶縁膜を介して制御ゲートが形成された不揮発性
   メモリトランジスタを有する半導体記憶装置において、 前記浮遊ゲートの側壁に、浮遊ゲートの電荷の電界放出
   を抑制する電位バリアを形成する電位バリア形成層が形
   成されていることを特徴とする半導体記憶装置。
2. 【請求項２】 前記浮遊ゲートがｎ型半導体であり、前
   記電位バリア形成層が前記浮遊ゲートより仕事関数の大
   きい物質層であることを特徴とする請求項１記載の半導
   体記憶装置。
3. 【請求項３】 前記電位バリア形成層が金属シリサイド
   であることを特徴とする請求項２記載の半導体記憶装
   置。
4. 【請求項４】 前記浮遊ゲートがｐ型半導体であり、前
   記電位バリア形成層が前記浮遊ゲートより仕事関数の小
   さい物質層であることを特徴とする請求項１記載の半導
   体記憶装置。
5. 【請求項５】 前記浮遊ゲートが半導体であり、前記電
   位バリア層が前記浮遊ゲートと逆導電型の半導体である
   ことを特徴とする請求項１記載の半導体記憶装置。