JP2882389B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し、特に高密度化に適する
不揮発性半導体記憶装置の構造とその製造方法に関す
る。
装置およびその製造方法に関し、特に高密度化に適する
不揮発性半導体記憶装置の構造とその製造方法に関す
る。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭやＥＰＲＯＭの
ような不揮発性半導体記憶装置では、その高集積化が最
も重要であり、その記憶素子（メモリセル）の微細化の
方法が種々に検討されている。近年、占有面積の小さな
メモリセルとして、埋込拡散層をビット線とし 各メモ
リセルがビット線とのコンタクト部を有しないメモリセ
ルすなわちコンタクトレス・セルが提案されている。
ような不揮発性半導体記憶装置では、その高集積化が最
も重要であり、その記憶素子（メモリセル）の微細化の
方法が種々に検討されている。近年、占有面積の小さな
メモリセルとして、埋込拡散層をビット線とし 各メモ
リセルがビット線とのコンタクト部を有しないメモリセ
ルすなわちコンタクトレス・セルが提案されている。
【０００３】例えば、インターナショナル エレクトロ
ン デバイス ミーティング（ＩＮＴＥＲＮＡＴＩＯＮ
ＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩ
ＮＧ）１９８６年５９２〜５９５頁のハイ デンシティ
コンタクトレス セルフアラインド ＥＰＲＯＭ セ
ル アレイ テクノロジ（ＨＩＧＨ ＤＥＮＳＩＴＹＣ
ＯＮＴＡＣＴＬＥＳＳ ＳＥＬＦ ＡＬＩＧＮＥＤ Ｅ
ＰＲＯＭ ＣＥＬＬＡＲＲＡＹ ＴＥＣＨＮＯＬＯＧ
Ｙ）と題する論文において、ビット線が拡散層で形成さ
れ、この拡散層の表面が熱酸化されることが示されてい
る。これは、仮想接地線構成（Ｖｅｒｔｕａｌ Ｇｒｏ
ｕｎｄ Ａｒｒａｙ：ＶＧＡ）のコンタクトレス・セル
に関するものである。この他にメモリセル内の一部でコ
ンタクトレス・セルになるものとしてＮＡＮＤ構成に関
するものがある。
ン デバイス ミーティング（ＩＮＴＥＲＮＡＴＩＯＮ
ＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩ
ＮＧ）１９８６年５９２〜５９５頁のハイ デンシティ
コンタクトレス セルフアラインド ＥＰＲＯＭ セ
ル アレイ テクノロジ（ＨＩＧＨ ＤＥＮＳＩＴＹＣ
ＯＮＴＡＣＴＬＥＳＳ ＳＥＬＦ ＡＬＩＧＮＥＤ Ｅ
ＰＲＯＭ ＣＥＬＬＡＲＲＡＹ ＴＥＣＨＮＯＬＯＧ
Ｙ）と題する論文において、ビット線が拡散層で形成さ
れ、この拡散層の表面が熱酸化されることが示されてい
る。これは、仮想接地線構成（Ｖｅｒｔｕａｌ Ｇｒｏ
ｕｎｄ Ａｒｒａｙ：ＶＧＡ）のコンタクトレス・セル
に関するものである。この他にメモリセル内の一部でコ
ンタクトレス・セルになるものとしてＮＡＮＤ構成に関
するものがある。
【０００４】さらに、メモリセルを微細化し不揮発性半
導体記憶装置の高密度化あるいは高集積化を容易にする
と共に、メモリセルの平坦化を図り配線の信頼性を向上
させる技術が、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，４１４，２
８７に記載されている。
導体記憶装置の高密度化あるいは高集積化を容易にする
と共に、メモリセルの平坦化を図り配線の信頼性を向上
させる技術が、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，４１４，２
８７に記載されている。
【０００５】以下、従来の技術として上記Ｕ．Ｓ．Ｐａ
ｔ．に記載されている技術を図７に基づいて説明する。
ここで、図７はメモリセル部の概略断面図である。
ｔ．に記載されている技術を図７に基づいて説明する。
ここで、図７はメモリセル部の概略断面図である。
【０００６】図７に示すように、導電型がＰ型のシリコ
ン基板１０１の表面に一定のピッチで溝が形成されてい
る。そして、この溝の凹部底面に導電型がＮ型の第１の
拡散層１０２が形成されている。さらに、上記溝の凸部
の上面にもＮ型の第２の拡散層１０３が形成されてい
る。
ン基板１０１の表面に一定のピッチで溝が形成されてい
る。そして、この溝の凹部底面に導電型がＮ型の第１の
拡散層１０２が形成されている。さらに、上記溝の凸部
の上面にもＮ型の第２の拡散層１０３が形成されてい
る。
【０００７】このような溝の表面には、全域にわたって
第１のゲート絶縁膜１０４が形成されている。そして、
上記第１の拡散層１０２と第２の拡散層１０３との間の
溝側壁上に、上記第１のゲート絶縁膜１０４を介して浮
遊ゲート電極１０５が形成されている。なお、この浮遊
ゲート電極１０５と第２の拡散層１０３間はオーバーラ
ップすることのないように形成されている。すなわち、
オフセット領域１０６が形成されている。
第１のゲート絶縁膜１０４が形成されている。そして、
上記第１の拡散層１０２と第２の拡散層１０３との間の
溝側壁上に、上記第１のゲート絶縁膜１０４を介して浮
遊ゲート電極１０５が形成されている。なお、この浮遊
ゲート電極１０５と第２の拡散層１０３間はオーバーラ
ップすることのないように形成されている。すなわち、
オフセット領域１０６が形成されている。
【０００８】そして、この浮遊ゲート電極１０５の表面
および第１のゲート絶縁膜１０４を被覆するように、第
２のゲート絶縁膜１０７が形成されている。さらに、溝
内に埋設され第２のゲート絶縁膜１０７を被覆する制御
ゲート電極１０８が形成されている。ここで、この制御
ゲート電極１０８は、メモリセルのワード線としても機
能する。
および第１のゲート絶縁膜１０４を被覆するように、第
２のゲート絶縁膜１０７が形成されている。さらに、溝
内に埋設され第２のゲート絶縁膜１０７を被覆する制御
ゲート電極１０８が形成されている。ここで、この制御
ゲート電極１０８は、メモリセルのワード線としても機
能する。
【０００９】このような構造のメモリセルでは、制御ゲ
ート電極１０８をゲート電極とし、第１のゲート絶縁膜
１０４と第２のゲート絶縁膜１０７の積層膜をゲート絶
縁膜とし、オフセット領域１０６をチャネル領域とする
選択ゲート用トランジスタが形成されることになる。
ート電極１０８をゲート電極とし、第１のゲート絶縁膜
１０４と第２のゲート絶縁膜１０７の積層膜をゲート絶
縁膜とし、オフセット領域１０６をチャネル領域とする
選択ゲート用トランジスタが形成されることになる。
【００１０】次に、このようなメモリセルの書込みおよ
び消去の動作について、表１に基づいて説明する。但
し、この表に記載されている数値は一例である。
び消去の動作について、表１に基づいて説明する。但
し、この表に記載されている数値は一例である。
【００１１】
【表１】
【００１２】書込み動作では、図７に示した第２の拡散
層１０３のドレインに６Ｖ程度の正の電圧が印加され
る。そして、第１の拡散層１０３のソースは接地電位に
固定される。このようにして、制御ゲート電極１０８に
１２Ｖ程度の高い正の電圧が印加され、ドレイン領域に
発生するチャネルホットエレクトロンが浮遊ゲート電極
１０５に書込まれる。
層１０３のドレインに６Ｖ程度の正の電圧が印加され
る。そして、第１の拡散層１０３のソースは接地電位に
固定される。このようにして、制御ゲート電極１０８に
１２Ｖ程度の高い正の電圧が印加され、ドレイン領域に
発生するチャネルホットエレクトロンが浮遊ゲート電極
１０５に書込まれる。
【００１３】このようなメモリセルの消去の動作には表
１に示すように３通りの方法がある。その第１の方法
は、ソース消去の方法である。この場合には、ソースに
１２Ｖ程度の高い正の電圧が印加される。そして、ドレ
インは浮遊状態にされ制御ゲートは接地電位に固定され
る。このようにして、浮遊ゲート電極１０５中の電子が
ソース側に放出されるようになる。
１に示すように３通りの方法がある。その第１の方法
は、ソース消去の方法である。この場合には、ソースに
１２Ｖ程度の高い正の電圧が印加される。そして、ドレ
インは浮遊状態にされ制御ゲートは接地電位に固定され
る。このようにして、浮遊ゲート電極１０５中の電子が
ソース側に放出されるようになる。
【００１４】その第２の方法は、ソース・ゲート消去の
方法である。この場合には、ソースに３Ｖ程度の低い正
の電圧が印加される。そして、ドレインは浮遊状態にさ
れ制御ゲートに負の電圧が印加される。この場合にも、
浮遊ゲート電極１０５中の電子はソース側に放出される
ようになる。
方法である。この場合には、ソースに３Ｖ程度の低い正
の電圧が印加される。そして、ドレインは浮遊状態にさ
れ制御ゲートに負の電圧が印加される。この場合にも、
浮遊ゲート電極１０５中の電子はソース側に放出される
ようになる。
【００１５】その第３の方法は、チャネル消去の方法で
ある。この場合には、ソースとドレインは接地電位に固
定される。そして、制御ゲートに−１２Ｖ程度と高い負
の電圧が印加される。この場合には、浮遊ゲート電極１
０５中の電子はチャネル領域に放出される。
ある。この場合には、ソースとドレインは接地電位に固
定される。そして、制御ゲートに−１２Ｖ程度と高い負
の電圧が印加される。この場合には、浮遊ゲート電極１
０５中の電子はチャネル領域に放出される。
【００１６】
【発明が解決しようとする課題】確かに、このようなメ
モリセルにおいては、浮遊ゲート型トランジスタは縦型
の構造に形成される。このために、メモリセルの微細化
が容易になり、不揮発性半導体記憶装置のさらなる高集
積化が可能になる。
モリセルにおいては、浮遊ゲート型トランジスタは縦型
の構造に形成される。このために、メモリセルの微細化
が容易になり、不揮発性半導体記憶装置のさらなる高集
積化が可能になる。
【００１７】しかし、この従来の構造では、メモリセル
が微細化してくると、情報電荷（電子）の消去と書込み
の動作において以下のような問題が生じる。
が微細化してくると、情報電荷（電子）の消去と書込み
の動作において以下のような問題が生じる。
【００１８】このような不揮発性メモリ素子の構造で
は、表１で示したように、（１）ソースの拡散層に正の
高い電圧を印加するソース消去法、（２）制御ゲートに
負の高い電圧を印加するソース・ゲート消去法あるいは
チャネル消去法、に大別される。第１の消去法の場合に
は、ソースの拡散層に１２Ｖ程度の電圧が印加されるた
め、拡散層の表面空乏層の電界強度は非常に高くなる。
このため、バンド間トンネリングにより電子・正孔対が
発生し、拡散層の表面部に多数の正孔が蓄積されるよう
になる。そして、この正孔は第１のゲート絶縁膜に注入
され、第１のゲート絶縁膜中に多数のトラップ準位が形
成されると共に、拡散層との界面に多数の界面準位が形
成されるようになる。このようにして、第１のゲート絶
縁膜の劣化が生じるため、このようなメモリセルの書込
み・消去の特性が悪くなる。また、浮遊ゲート電極に蓄
積された電荷の保持特性が悪くなる。
は、表１で示したように、（１）ソースの拡散層に正の
高い電圧を印加するソース消去法、（２）制御ゲートに
負の高い電圧を印加するソース・ゲート消去法あるいは
チャネル消去法、に大別される。第１の消去法の場合に
は、ソースの拡散層に１２Ｖ程度の電圧が印加されるた
め、拡散層の表面空乏層の電界強度は非常に高くなる。
このため、バンド間トンネリングにより電子・正孔対が
発生し、拡散層の表面部に多数の正孔が蓄積されるよう
になる。そして、この正孔は第１のゲート絶縁膜に注入
され、第１のゲート絶縁膜中に多数のトラップ準位が形
成されると共に、拡散層との界面に多数の界面準位が形
成されるようになる。このようにして、第１のゲート絶
縁膜の劣化が生じるため、このようなメモリセルの書込
み・消去の特性が悪くなる。また、浮遊ゲート電極に蓄
積された電荷の保持特性が悪くなる。
【００１９】また、第２の消去法では、制御ゲートに−
１２Ｖ程度の負電圧が使用される。このような高い負電
圧の使用のためには、半導体基板に三重構造のウェル
（以下、トリプルウェルという）が必要とされるように
なる。このために、不揮発性半導体記憶装置の製造の工
程数が増加するようになる。
１２Ｖ程度の負電圧が使用される。このような高い負電
圧の使用のためには、半導体基板に三重構造のウェル
（以下、トリプルウェルという）が必要とされるように
なる。このために、不揮発性半導体記憶装置の製造の工
程数が増加するようになる。
【００２０】情報電荷の書込み動作では、ドレインの拡
散層近傍で発生するホットエレクトロンが浮遊ゲート電
極に注入される。しかし、従来のメモリセルでは、オフ
セット領域１０６が存在するために、浮遊ゲート電極が
ホットエレクトロンの発生する領域から離れてしまう。
このため、浮遊ゲート電極へのホットエレクトロンの注
入効率が非常に悪くなり、情報電荷の書込み時間が長く
なる。そして、不揮発性半導体記憶装置の動作速度が低
下するようになる。
散層近傍で発生するホットエレクトロンが浮遊ゲート電
極に注入される。しかし、従来のメモリセルでは、オフ
セット領域１０６が存在するために、浮遊ゲート電極が
ホットエレクトロンの発生する領域から離れてしまう。
このため、浮遊ゲート電極へのホットエレクトロンの注
入効率が非常に悪くなり、情報電荷の書込み時間が長く
なる。そして、不揮発性半導体記憶装置の動作速度が低
下するようになる。
【００２１】本発明の目的は、不揮発性半導体記憶装置
の超微細化が容易で、且つ、その電気特性に優れる不揮
発性半導体記憶装置の構造およびその製造方法を提供す
ることにある。
の超微細化が容易で、且つ、その電気特性に優れる不揮
発性半導体記憶装置の構造およびその製造方法を提供す
ることにある。
【００２２】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、半導体基板表面から所定の深
さに形成された短冊状溝と、前記短冊状溝の底面に形成
された第１の拡散層と、前記短冊状溝間の半導体基板表
面に形成された第２の拡散層とを有し、前記短冊状溝の
所定の側壁上に第１のゲート絶縁膜を介して浮遊ゲート
電極が形成され、前記浮遊ゲート電極が前記半導体基板
表面より上部に突起状に突き出すように形成され、前記
浮遊ゲート電極上に第２のゲート絶縁膜を介して制御ゲ
ート電極が形成され、前記第１の拡散層をソースとし前
記第２の拡散層をドレインとする浮遊ゲート型トランジ
スタが形成されている。
発性半導体記憶装置では、半導体基板表面から所定の深
さに形成された短冊状溝と、前記短冊状溝の底面に形成
された第１の拡散層と、前記短冊状溝間の半導体基板表
面に形成された第２の拡散層とを有し、前記短冊状溝の
所定の側壁上に第１のゲート絶縁膜を介して浮遊ゲート
電極が形成され、前記浮遊ゲート電極が前記半導体基板
表面より上部に突起状に突き出すように形成され、前記
浮遊ゲート電極上に第２のゲート絶縁膜を介して制御ゲ
ート電極が形成され、前記第１の拡散層をソースとし前
記第２の拡散層をドレインとする浮遊ゲート型トランジ
スタが形成されている。
【００２３】あるいは、本発明の不揮発性半導体記憶装
置では、半導体基板表面から所定の深さに形成された第
１の短冊状溝と、前記第１の短冊状溝の底面から半導体
基板の内部に一定の深さに形成された第２の短冊状溝
と、前記第２の短冊状溝の底面に形成された第１の拡散
層と、前記第１の短冊状溝間の半導体基板表面に形成さ
れた第２の拡散層とを有し、前記第２の短冊状溝の幅は
前記第１の短冊状溝の幅より小さくなるように形成さ
れ、前記第１の短冊状溝の所定の側壁上に第１のゲート
絶縁膜を介して浮遊ゲート電極が形成され、前記浮遊ゲ
ート電極が前記半導体基板表面より上部に突起状に突き
出すように形成され、前記第２の短冊状溝の側壁にＭＩ
Ｓトランジスタのゲート絶縁膜が形成され、前記浮遊ゲ
ート電極上の第２のゲート絶縁膜と前記ゲート絶縁膜と
を被覆する制御ゲート電極が形成され、前記第１の拡散
層と第２の拡散層間に浮遊ゲート型トランジスタと前記
ＭＩＳトランジスタとが直列に配列されている。
置では、半導体基板表面から所定の深さに形成された第
１の短冊状溝と、前記第１の短冊状溝の底面から半導体
基板の内部に一定の深さに形成された第２の短冊状溝
と、前記第２の短冊状溝の底面に形成された第１の拡散
層と、前記第１の短冊状溝間の半導体基板表面に形成さ
れた第２の拡散層とを有し、前記第２の短冊状溝の幅は
前記第１の短冊状溝の幅より小さくなるように形成さ
れ、前記第１の短冊状溝の所定の側壁上に第１のゲート
絶縁膜を介して浮遊ゲート電極が形成され、前記浮遊ゲ
ート電極が前記半導体基板表面より上部に突起状に突き
出すように形成され、前記第２の短冊状溝の側壁にＭＩ
Ｓトランジスタのゲート絶縁膜が形成され、前記浮遊ゲ
ート電極上の第２のゲート絶縁膜と前記ゲート絶縁膜と
を被覆する制御ゲート電極が形成され、前記第１の拡散
層と第２の拡散層間に浮遊ゲート型トランジスタと前記
ＭＩＳトランジスタとが直列に配列されている。
【００２４】ここで、前記第２のゲート絶縁膜はシリコ
ン酸化膜とその上部に積層されたシリコン窒化膜との積
層絶縁膜で構成されている。
ン酸化膜とその上部に積層されたシリコン窒化膜との積
層絶縁膜で構成されている。
【００２５】あるいは、前記ゲート絶縁膜と前記第２の
ゲート絶縁膜とはシリコン酸化膜とその上部に積層され
たシリコン窒化膜との積層絶縁膜で構成されている。
ゲート絶縁膜とはシリコン酸化膜とその上部に積層され
たシリコン窒化膜との積層絶縁膜で構成されている。
【００２６】そして、不揮発性半導体記憶装置の情報書
込み動作において、前記第１の拡散層と第２の拡散層が
それぞれ接地電位および正の一定電圧に固定され、前記
制御ゲート電極に正の電圧が印加される。
込み動作において、前記第１の拡散層と第２の拡散層が
それぞれ接地電位および正の一定電圧に固定され、前記
制御ゲート電極に正の電圧が印加される。
【００２７】また、不揮発性半導体装置の情報消去の動
作において、前記第１の拡散層、第２の拡散層および半
導体基板が接地電位に固定され、前記制御ゲート電極に
正の電圧が印加され、前記浮遊ゲート電極の突起状に突
き出したところから前記制御ゲート電極に向かって電子
が放出するようになっている。
作において、前記第１の拡散層、第２の拡散層および半
導体基板が接地電位に固定され、前記制御ゲート電極に
正の電圧が印加され、前記浮遊ゲート電極の突起状に突
き出したところから前記制御ゲート電極に向かって電子
が放出するようになっている。
【００２８】本発明の不揮発性半導体記憶装置の製造方
法は、半導体基板表面上に２層に積層した短冊状の絶縁
膜を形成する工程と、前記絶縁膜をエッチングマスクに
して半導体基板表面をドライエッチングし短冊状溝を形
成する工程と、前記短冊状溝の側面に第１のゲート絶縁
膜を形成する工程と、全面に多結晶シリコン膜を堆積し
た後、異方性のドライエッチングを施し前記短冊状溝の
側壁部に多結晶シリコン膜を残す工程と、前記積層する
絶縁膜のうちの上部の絶縁膜を除去し前記多結晶シリコ
ン膜に突起部を形成する工程と、全面へのイオン注入と
熱処理とを施し前記短冊状溝の底面に第１の拡散層、前
記短冊状溝間の半導体基板表面に第２の拡散層をそれぞ
れ形成する工程と、全面に第２のゲート絶縁膜を堆積す
る工程と、前記第２のゲート絶縁膜上に制御ゲート電極
を形成し前記制御ゲート電極をエッチングマスクにして
前記側壁にある多結晶シリコン膜をパターニングし浮遊
ゲート電極を形成する工程とを含む。
法は、半導体基板表面上に２層に積層した短冊状の絶縁
膜を形成する工程と、前記絶縁膜をエッチングマスクに
して半導体基板表面をドライエッチングし短冊状溝を形
成する工程と、前記短冊状溝の側面に第１のゲート絶縁
膜を形成する工程と、全面に多結晶シリコン膜を堆積し
た後、異方性のドライエッチングを施し前記短冊状溝の
側壁部に多結晶シリコン膜を残す工程と、前記積層する
絶縁膜のうちの上部の絶縁膜を除去し前記多結晶シリコ
ン膜に突起部を形成する工程と、全面へのイオン注入と
熱処理とを施し前記短冊状溝の底面に第１の拡散層、前
記短冊状溝間の半導体基板表面に第２の拡散層をそれぞ
れ形成する工程と、全面に第２のゲート絶縁膜を堆積す
る工程と、前記第２のゲート絶縁膜上に制御ゲート電極
を形成し前記制御ゲート電極をエッチングマスクにして
前記側壁にある多結晶シリコン膜をパターニングし浮遊
ゲート電極を形成する工程とを含む。
【００２９】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、半導体基板表面上に２層に積層した短
冊状の絶縁膜を形成する工程と、前記絶縁膜をエッチン
グマスクにして半導体基板表面をドライエッチングし第
１の短冊状溝を形成する工程と、前記第１の短冊状溝の
側面に第１のゲート絶縁膜を形成する工程と、前記第１
のゲート絶縁膜上に多結晶シリコン膜を形成する工程
と、前記短冊状の絶縁膜と前記多結晶シリコン膜とをエ
ッチングマスクにして前記第１の短冊状溝の底部を再度
ドライエッチングし第２の短冊状溝を形成する工程と、
前記積層する絶縁膜のうちの上部の絶縁膜を除去し前記
多結晶シリコン膜に突起部を形成する工程と、全面への
イオン注入と熱処理とを施し前記第２の短冊状溝の底面
に第１の拡散層、前記第１の短冊状溝間の半導体基板表
面に第２の拡散層をそれぞれ形成する工程と、前記第２
の短冊状溝の側壁にゲート絶縁膜を形成し前記多結晶シ
リコン膜の表面に第２のゲート絶縁膜を堆積する工程
と、前記ゲート絶縁膜上と第２のゲート絶縁膜上に制御
ゲート電極を形成し前記制御ゲート電極をエッチングマ
スクにして前記側壁にある多結晶シリコン膜をパターニ
ングし浮遊ゲート電極を形成する工程とを含む。
置の製造方法は、半導体基板表面上に２層に積層した短
冊状の絶縁膜を形成する工程と、前記絶縁膜をエッチン
グマスクにして半導体基板表面をドライエッチングし第
１の短冊状溝を形成する工程と、前記第１の短冊状溝の
側面に第１のゲート絶縁膜を形成する工程と、前記第１
のゲート絶縁膜上に多結晶シリコン膜を形成する工程
と、前記短冊状の絶縁膜と前記多結晶シリコン膜とをエ
ッチングマスクにして前記第１の短冊状溝の底部を再度
ドライエッチングし第２の短冊状溝を形成する工程と、
前記積層する絶縁膜のうちの上部の絶縁膜を除去し前記
多結晶シリコン膜に突起部を形成する工程と、全面への
イオン注入と熱処理とを施し前記第２の短冊状溝の底面
に第１の拡散層、前記第１の短冊状溝間の半導体基板表
面に第２の拡散層をそれぞれ形成する工程と、前記第２
の短冊状溝の側壁にゲート絶縁膜を形成し前記多結晶シ
リコン膜の表面に第２のゲート絶縁膜を堆積する工程
と、前記ゲート絶縁膜上と第２のゲート絶縁膜上に制御
ゲート電極を形成し前記制御ゲート電極をエッチングマ
スクにして前記側壁にある多結晶シリコン膜をパターニ
ングし浮遊ゲート電極を形成する工程とを含む。
【００３０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１に基づいて説明する。図１（ａ）は本発明のメモ
リセル部の平面図であり、図１（ｂ）は図１（ａ）に記
すＡ−Ｂで切断した断面図である。
を図１に基づいて説明する。図１（ａ）は本発明のメモ
リセル部の平面図であり、図１（ｂ）は図１（ａ）に記
すＡ−Ｂで切断した断面図である。
【００３１】図１（ａ）に示すように、シリコン基板１
表面に形成された短冊状溝の底部に沿って、短冊状の第
１の拡散層２が設けられている。そして、シリコン基板
１の表面に第１の拡散層２と並行する第２の拡散層３が
設けられている。さらに、斜線で示す浮遊ゲート電極４
が形成され、この浮遊ゲート電極４上に設けられた制御
ゲート電極（ワード線）５がメモリセルの行方向に配設
されている。ここで、この制御ゲート電極５に直交する
方向すなわちメモリセルの列方向に、第２の拡散層３が
ビット線として配設されることになる。なお、このよう
な基本構造で、制御ゲート電極５上に絶縁膜を介して、
列方向にビット線用の金属配線層が形成されてもよい。
この場合には、金属配線層は一定間隔で第２の拡散層に
接続される。
表面に形成された短冊状溝の底部に沿って、短冊状の第
１の拡散層２が設けられている。そして、シリコン基板
１の表面に第１の拡散層２と並行する第２の拡散層３が
設けられている。さらに、斜線で示す浮遊ゲート電極４
が形成され、この浮遊ゲート電極４上に設けられた制御
ゲート電極（ワード線）５がメモリセルの行方向に配設
されている。ここで、この制御ゲート電極５に直交する
方向すなわちメモリセルの列方向に、第２の拡散層３が
ビット線として配設されることになる。なお、このよう
な基本構造で、制御ゲート電極５上に絶縁膜を介して、
列方向にビット線用の金属配線層が形成されてもよい。
この場合には、金属配線層は一定間隔で第２の拡散層に
接続される。
【００３２】ここで、第１の拡散層２はソースとなる
が、これも別の金属配線層に接続されるように形成され
てもよい。
が、これも別の金属配線層に接続されるように形成され
てもよい。
【００３３】このようなメモリセルの断面構造では、図
１（ｂ）に示すように、シリコン基板１表面の所定の領
域に短冊状溝６が形成される。そして、短冊状溝６の底
面に第１の拡散層２が形成される。さらに、短冊状溝６
の側面には第１のゲート絶縁膜７が形成されている。
１（ｂ）に示すように、シリコン基板１表面の所定の領
域に短冊状溝６が形成される。そして、短冊状溝６の底
面に第１の拡散層２が形成される。さらに、短冊状溝６
の側面には第１のゲート絶縁膜７が形成されている。
【００３４】そして、短冊状溝６の側壁に第１のゲート
絶縁膜７を介して浮遊ゲート電極４が形成されている。
さらには、この浮遊ゲート電極４の上部には図１（ｂ）
に示すような突起部４ａが形成されている。
絶縁膜７を介して浮遊ゲート電極４が形成されている。
さらには、この浮遊ゲート電極４の上部には図１（ｂ）
に示すような突起部４ａが形成されている。
【００３５】また、短冊状溝６の形成されていないシリ
コン基板１の表面には、短冊状溝６に自己整合的（セル
フアライン）に第２の拡散層３と拡散層上絶縁膜８とが
形成されている。
コン基板１の表面には、短冊状溝６に自己整合的（セル
フアライン）に第２の拡散層３と拡散層上絶縁膜８とが
形成されている。
【００３６】そして、上記の突起部４ａを有する浮遊ゲ
ート電極４の表面には第２のゲート絶縁膜９が形成さ
れ、この第２のゲート絶縁膜９上に制御ゲート電極５が
配設されるようになる。
ート電極４の表面には第２のゲート絶縁膜９が形成さ
れ、この第２のゲート絶縁膜９上に制御ゲート電極５が
配設されるようになる。
【００３７】次に、この第１の実施の形態での不揮発性
半導体記憶装置メモリセルの製造方法について説明す
る。図２は、このメモリセルの製造方法を説明する製造
工程順の断面図であり、図１（ｂ）の断面構造を示す。
半導体記憶装置メモリセルの製造方法について説明す
る。図２は、このメモリセルの製造方法を説明する製造
工程順の断面図であり、図１（ｂ）の断面構造を示す。
【００３８】はじめに、図２（ａ）に示すように、導電
型がＰ型のシリコン基板１の表面に拡散層上絶縁膜８と
保護絶縁膜１０とが積層して形成される。ここで、拡散
層上絶縁膜８は化学気相成長（ＣＶＤ）法あるいは熱酸
化で形成される膜厚１００ｎｍ程度のシリコン酸化膜で
ある。また、保護絶縁膜１０はＣＶＤ法で形成される膜
厚４０ｎｍ程度のシリコンオキシナイトライド膜であ
る。
型がＰ型のシリコン基板１の表面に拡散層上絶縁膜８と
保護絶縁膜１０とが積層して形成される。ここで、拡散
層上絶縁膜８は化学気相成長（ＣＶＤ）法あるいは熱酸
化で形成される膜厚１００ｎｍ程度のシリコン酸化膜で
ある。また、保護絶縁膜１０はＣＶＤ法で形成される膜
厚４０ｎｍ程度のシリコンオキシナイトライド膜であ
る。
【００３９】次に、拡散層上絶縁膜８と保護絶縁膜１０
との積層絶縁膜をエッチングマスクにして、シリコン基
板１の表面がドライエッチングされる。なお、この積層
絶縁膜は短冊状にパターニングされているため、このド
ライエッチングで短冊状溝６が形成されることになる。
ここで、短冊状溝６の幅は５００ｎｍ程度であり、その
深さは４５０ｎｍ程度になるように設定される。
との積層絶縁膜をエッチングマスクにして、シリコン基
板１の表面がドライエッチングされる。なお、この積層
絶縁膜は短冊状にパターニングされているため、このド
ライエッチングで短冊状溝６が形成されることになる。
ここで、短冊状溝６の幅は５００ｎｍ程度であり、その
深さは４５０ｎｍ程度になるように設定される。
【００４０】次に、この短冊状溝６の側面に第１のゲー
ト絶縁膜７が形成される。ここで、この第１のゲート絶
縁膜７は熱酸化で形成される膜厚３０ｎｍのシリコン酸
化膜である。
ト絶縁膜７が形成される。ここで、この第１のゲート絶
縁膜７は熱酸化で形成される膜厚３０ｎｍのシリコン酸
化膜である。
【００４１】次に、膜厚が１５０ｎｍ程度でリン不純物
を含有する多結晶シリコン膜がＣＶＤ法で堆積され、さ
らに、異方性のドライエッチングが施されて多結晶シリ
コン膜のエッチバックがなされる。このようにして、図
２（ｂ）に示すように、短冊状の浮遊ゲート電極４が、
短冊状溝６の側面の第１のゲート絶縁膜７、拡散層上絶
縁膜８および保護絶縁膜１０の側壁に沿って形成される
ようになる。
を含有する多結晶シリコン膜がＣＶＤ法で堆積され、さ
らに、異方性のドライエッチングが施されて多結晶シリ
コン膜のエッチバックがなされる。このようにして、図
２（ｂ）に示すように、短冊状の浮遊ゲート電極４が、
短冊状溝６の側面の第１のゲート絶縁膜７、拡散層上絶
縁膜８および保護絶縁膜１０の側壁に沿って形成される
ようになる。
【００４２】次に、図２（ｃ）に示すように保護絶縁膜
１０が選択的にエッチング除去される。ここで、このエ
ッチング除去はウェットエッチングで行われる。このエ
ッチングで、保護絶縁膜１０の側壁に形成されていた浮
遊ゲート電極４の側面が露出するようになる。このよう
にして、浮遊ゲート電極４の突起部４ａが形成されるよ
うになる。
１０が選択的にエッチング除去される。ここで、このエ
ッチング除去はウェットエッチングで行われる。このエ
ッチングで、保護絶縁膜１０の側壁に形成されていた浮
遊ゲート電極４の側面が露出するようになる。このよう
にして、浮遊ゲート電極４の突起部４ａが形成されるよ
うになる。
【００４３】次に、ヒ素不純物のイオン注入と熱処理と
がなされて、第１の拡散層２と第２の拡散層３とが形成
される。ここで、ヒ素イオンのドーズ量は１×１０15／
ｃｍ2 程度に設定される。また、注入エネルギーは１Ｍ
ｅＶ程度に設定される。
がなされて、第１の拡散層２と第２の拡散層３とが形成
される。ここで、ヒ素イオンのドーズ量は１×１０15／
ｃｍ2 程度に設定される。また、注入エネルギーは１Ｍ
ｅＶ程度に設定される。
【００４４】次に、図１（ｂ）で説明したように、短冊
状の浮遊ゲート電極４の表面に第２のゲート絶縁膜９が
形成される。ここで、第２のゲート絶縁膜９は、浮遊ゲ
ート電極４表面に被着する膜厚１０ｎｍのシリコン酸化
膜とその上部に積層された膜厚１０ｎｍのシリコン窒化
膜の積層膜で構成される。
状の浮遊ゲート電極４の表面に第２のゲート絶縁膜９が
形成される。ここで、第２のゲート絶縁膜９は、浮遊ゲ
ート電極４表面に被着する膜厚１０ｎｍのシリコン酸化
膜とその上部に積層された膜厚１０ｎｍのシリコン窒化
膜の積層膜で構成される。
【００４５】そして、タングステン・ポリサイド膜が堆
積され、フォトリソグラフィ技術とドライエッチング技
術とでこのタングステン・ポリサイド膜が微細加工され
て制御ゲート電極５が形成されるようになる。この微細
加工の工程において、同時に短冊状であった浮遊ゲート
電極４も制御ゲート電極５にセルフアラインにエッチン
グされて、完全に孤立する浮遊ゲート電極４が形成され
るようになる。
積され、フォトリソグラフィ技術とドライエッチング技
術とでこのタングステン・ポリサイド膜が微細加工され
て制御ゲート電極５が形成されるようになる。この微細
加工の工程において、同時に短冊状であった浮遊ゲート
電極４も制御ゲート電極５にセルフアラインにエッチン
グされて、完全に孤立する浮遊ゲート電極４が形成され
るようになる。
【００４６】このようにして、図１（ｂ）で説明した断
面構造のメモリセルが完成することになる。
面構造のメモリセルが完成することになる。
【００４７】次に、本発明のメモリセルの書込みおよび
消去の動作について、表２に基づいて説明する。但し、
この表に記載されている数値は一例である。
消去の動作について、表２に基づいて説明する。但し、
この表に記載されている数値は一例である。
【００４８】
【表２】
【００４９】書込み動作では、図１に示した第２の拡散
層３であるドレインに６Ｖ程度の正の電圧が印加され
る。そして、第１の拡散層２であるソースは接地電位に
固定される。このようにして、制御ゲート電極５に１２
Ｖ程度の高い正の電圧が印加され、ドレイン領域に発生
するチャネルホットエレクトロンが浮遊ゲート電極４に
書込まれる。
層３であるドレインに６Ｖ程度の正の電圧が印加され
る。そして、第１の拡散層２であるソースは接地電位に
固定される。このようにして、制御ゲート電極５に１２
Ｖ程度の高い正の電圧が印加され、ドレイン領域に発生
するチャネルホットエレクトロンが浮遊ゲート電極４に
書込まれる。
【００５０】また、メモリセルの消去の動作では、表２
に示すように制御ゲート電極５に２０Ｖ程度の高い正の
電圧が印加される。そして、第１の拡散層２および第２
の拡散層３は共に接地電位に固定される。なお、この場
合にはシリコン基板１も接地電位にされている。このよ
うにして、浮遊ゲート電極４中の電子が制御ゲート電極
５に放出される。
に示すように制御ゲート電極５に２０Ｖ程度の高い正の
電圧が印加される。そして、第１の拡散層２および第２
の拡散層３は共に接地電位に固定される。なお、この場
合にはシリコン基板１も接地電位にされている。このよ
うにして、浮遊ゲート電極４中の電子が制御ゲート電極
５に放出される。
【００５１】ここで、本発明では浮遊ゲート電極４の上
部に突起部４ａが特別に設けられている。このために、
消去時においてこの突起部４ａに電界が集中するように
なり、メモリセルの消去速度が大きくなる。
部に突起部４ａが特別に設けられている。このために、
消去時においてこの突起部４ａに電界が集中するように
なり、メモリセルの消去速度が大きくなる。
【００５２】このような動作上での効果について、図３
および図４に基づいて説明する。ここで、図３は書込み
の動作について従来の技術との比較の下に示している。
なお、書込み条件は、表１と表２で説明した通りで同一
条件になっている。
および図４に基づいて説明する。ここで、図３は書込み
の動作について従来の技術との比較の下に示している。
なお、書込み条件は、表１と表２で説明した通りで同一
条件になっている。
【００５３】図３から判るように、本発明では書き込み
時間が１０ｍｓｅｃで終了し浮遊ゲート型トランジスタ
として閾値が７Ｖ程度になる。これに対し、従来の技術
の場合には２倍以上の書き込み時間が必要になる。この
ように、本発明では、書込み動作が従来の技術の場合よ
り速くなる。これは、本発明では従来の技術と異なり、
浮遊ゲート電極４が第２の拡散層３すなわちドレインと
第１のゲート絶縁膜７を介してオーバーラップするよう
に形成されているためである。
時間が１０ｍｓｅｃで終了し浮遊ゲート型トランジスタ
として閾値が７Ｖ程度になる。これに対し、従来の技術
の場合には２倍以上の書き込み時間が必要になる。この
ように、本発明では、書込み動作が従来の技術の場合よ
り速くなる。これは、本発明では従来の技術と異なり、
浮遊ゲート電極４が第２の拡散層３すなわちドレインと
第１のゲート絶縁膜７を介してオーバーラップするよう
に形成されているためである。
【００５４】また、本発明では消去時間についても短縮
されるようになる。ここで、図４は消去の動作について
従来の技術との比較の下に示している。なお、消去の条
件は、本発明の効果を明確にするため、従来の技術の場
合も表２で示した本発明の場合と同一になるように設定
されている。すなわち、従来の技術の場合も消去のため
に電子は、浮遊ゲート電極から制御ゲート電極に放出さ
れる。
されるようになる。ここで、図４は消去の動作について
従来の技術との比較の下に示している。なお、消去の条
件は、本発明の効果を明確にするため、従来の技術の場
合も表２で示した本発明の場合と同一になるように設定
されている。すなわち、従来の技術の場合も消去のため
に電子は、浮遊ゲート電極から制御ゲート電極に放出さ
れる。
【００５５】図４から判るように、本発明では消去時間
が１ｍｓｅｃで終了し浮遊ゲート型トランジスタとして
閾値が１Ｖ程度になる。これに対し、従来の技術の場合
には２倍以上の消去時間が必要になる。このように、本
発明では、消去の動作も従来の技術の場合より速くな
る。これは、本発明では従来の技術と異なり、浮遊ゲー
ト電極４に突起部４ａが形成されており、この領域で電
界集中が生じ浮遊ゲート電極から制御ゲート電極に電子
が放出し易くなるからである。
が１ｍｓｅｃで終了し浮遊ゲート型トランジスタとして
閾値が１Ｖ程度になる。これに対し、従来の技術の場合
には２倍以上の消去時間が必要になる。このように、本
発明では、消去の動作も従来の技術の場合より速くな
る。これは、本発明では従来の技術と異なり、浮遊ゲー
ト電極４に突起部４ａが形成されており、この領域で電
界集中が生じ浮遊ゲート電極から制御ゲート電極に電子
が放出し易くなるからである。
【００５６】なお、本発明でのメモリセルの消去時間
は、表１で説明したような従来の技術の消去の場合に比
較し大幅に短縮するものである。
は、表１で説明したような従来の技術の消去の場合に比
較し大幅に短縮するものである。
【００５７】また、本発明では消去時の電子の放出は、
浮遊ゲート電極４から制御ゲート電極５へ第２のゲート
絶縁膜９を通して行われる。そして、この第２のゲート
絶縁膜９はシリコン酸化膜とシリコン窒化膜の積層膜で
構成されている。このため、消去あるいは書込みの繰り
返しに対して強くなる。これに対して、従来の技術の場
合には、電子の放出は浮遊ゲート電極からソースあるい
はチャネル領域は第１のゲート絶縁膜を通して行われ
る。そして、この第１のゲート絶縁膜はシリコン酸化膜
で構成される。このために、この場合には消去あるいは
書込みの繰り返しに対して弱くなる。
浮遊ゲート電極４から制御ゲート電極５へ第２のゲート
絶縁膜９を通して行われる。そして、この第２のゲート
絶縁膜９はシリコン酸化膜とシリコン窒化膜の積層膜で
構成されている。このため、消去あるいは書込みの繰り
返しに対して強くなる。これに対して、従来の技術の場
合には、電子の放出は浮遊ゲート電極からソースあるい
はチャネル領域は第１のゲート絶縁膜を通して行われ
る。そして、この第１のゲート絶縁膜はシリコン酸化膜
で構成される。このために、この場合には消去あるいは
書込みの繰り返しに対して弱くなる。
【００５８】また、本発明の場合には負電圧は使用され
ない。このために、トリプルウェルの形成は不要にな
り、工程数は短縮しチップサイズは小さくなる。
ない。このために、トリプルウェルの形成は不要にな
り、工程数は短縮しチップサイズは小さくなる。
【００５９】次に、本発明の第２の実施の形態を図５に
基づいて説明する。第２の実施の形態は、スプリット型
メモリセルに本発明を適用した場合である。図５はこの
メモリセルの断面図となっている。なお、第１の実施の
形態と同一なものは同一の符号で示されている。
基づいて説明する。第２の実施の形態は、スプリット型
メモリセルに本発明を適用した場合である。図５はこの
メモリセルの断面図となっている。なお、第１の実施の
形態と同一なものは同一の符号で示されている。
【００６０】ここで、スプリット型メモリセルとは、浮
遊ゲート型トランジスタにＭＩＳトランジスタが直列に
接続される構造のメモリセルである。通常、１個の浮遊
ゲート型トランジスタでメモリセルが構成される場合
に、消去動作において浮遊ゲート電極から電子が過剰に
放出されると、浮遊ゲート型トランジスタはデプレッシ
ョン型になり常時導通状態になる。このために、情報読
み出し時に誤動作が生じるようになる。これを防止する
方法として、スプリット型メモリセルが提案されてい
る。
遊ゲート型トランジスタにＭＩＳトランジスタが直列に
接続される構造のメモリセルである。通常、１個の浮遊
ゲート型トランジスタでメモリセルが構成される場合
に、消去動作において浮遊ゲート電極から電子が過剰に
放出されると、浮遊ゲート型トランジスタはデプレッシ
ョン型になり常時導通状態になる。このために、情報読
み出し時に誤動作が生じるようになる。これを防止する
方法として、スプリット型メモリセルが提案されてい
る。
【００６１】このようなメモリセルの断面構造では、図
５に示すように、シリコン基板１表面の所定の領域に第
１の短冊状溝１１が形成される。そして、第１の短冊状
溝１１の側壁には第１のゲート絶縁膜７が形成されてい
る。さらに、第１の短冊状溝１１の側壁に第１のゲート
絶縁膜７を介して浮遊ゲート電極４が形成されている。
さらには、この浮遊ゲート電極４の上部には、図５に示
すような突起部４ａが形成されている。
５に示すように、シリコン基板１表面の所定の領域に第
１の短冊状溝１１が形成される。そして、第１の短冊状
溝１１の側壁には第１のゲート絶縁膜７が形成されてい
る。さらに、第１の短冊状溝１１の側壁に第１のゲート
絶縁膜７を介して浮遊ゲート電極４が形成されている。
さらには、この浮遊ゲート電極４の上部には、図５に示
すような突起部４ａが形成されている。
【００６２】そして、図５に示すように、浮遊ゲート電
極４にセルフアラインに第２の短冊状溝１２が形成さ
れ、この第２の短冊状溝１２の底面に第１の拡散層２が
形成され、第１の短冊状溝１１の形成されていないシリ
コン基板１の表面には、第１の短冊状溝１１にセルフア
ラインに第２の拡散層３と拡散層上絶縁膜８とが形成さ
れている。
極４にセルフアラインに第２の短冊状溝１２が形成さ
れ、この第２の短冊状溝１２の底面に第１の拡散層２が
形成され、第１の短冊状溝１１の形成されていないシリ
コン基板１の表面には、第１の短冊状溝１１にセルフア
ラインに第２の拡散層３と拡散層上絶縁膜８とが形成さ
れている。
【００６３】そして、上記の突起部４ａを有する浮遊ゲ
ート電極４の表面および第２の短冊状溝１２の側面を被
覆するように第２のゲート絶縁膜９が形成され、この第
２のゲート絶縁膜９上に制御ゲート電極５が配設される
ようになる。
ート電極４の表面および第２の短冊状溝１２の側面を被
覆するように第２のゲート絶縁膜９が形成され、この第
２のゲート絶縁膜９上に制御ゲート電極５が配設される
ようになる。
【００６４】次に、この第２の実施の形態での不揮発性
半導体記憶装置メモリセルの製造方法について説明す
る。図６は、このメモリセルの製造方法を説明する製造
工程順の断面図である。
半導体記憶装置メモリセルの製造方法について説明す
る。図６は、このメモリセルの製造方法を説明する製造
工程順の断面図である。
【００６５】はじめに、第１の実施の形態で説明したの
と同様に、図６（ａ）に示すように、導電型がＰ型のシ
リコン基板１の表面に拡散層上絶縁膜８と保護絶縁膜１
０ａとが積層して形成される。ここで、拡散層上絶縁膜
８は膜厚２００ｎｍ程度のシリコン酸化膜であり、保護
絶縁膜１０ａは膜厚６０ｎｍ程度のシリコンオキシナイ
トライド膜である。
と同様に、図６（ａ）に示すように、導電型がＰ型のシ
リコン基板１の表面に拡散層上絶縁膜８と保護絶縁膜１
０ａとが積層して形成される。ここで、拡散層上絶縁膜
８は膜厚２００ｎｍ程度のシリコン酸化膜であり、保護
絶縁膜１０ａは膜厚６０ｎｍ程度のシリコンオキシナイ
トライド膜である。
【００６６】次に、拡散層上絶縁膜８と保護絶縁膜１０
ａとの積層絶縁膜をエッチングマスクにして、シリコン
基板１の表面がドライエッチングされる。このドライエ
ッチングで第１の短冊状溝１１が形成される。ここで、
第１の短冊状溝１１の幅は６００ｎｍ程度であり、その
深さは５００ｎｍ程度になるように設定される。
ａとの積層絶縁膜をエッチングマスクにして、シリコン
基板１の表面がドライエッチングされる。このドライエ
ッチングで第１の短冊状溝１１が形成される。ここで、
第１の短冊状溝１１の幅は６００ｎｍ程度であり、その
深さは５００ｎｍ程度になるように設定される。
【００６７】次に、この第１の短冊状溝１１の側面に第
１のゲート絶縁膜７が形成される。ここで、この第１の
ゲート絶縁膜７は熱酸化で形成される膜厚３０ｎｍのシ
リコン酸化膜である。
１のゲート絶縁膜７が形成される。ここで、この第１の
ゲート絶縁膜７は熱酸化で形成される膜厚３０ｎｍのシ
リコン酸化膜である。
【００６８】次に、膜厚が１５０ｎｍ程度出リン不純物
を含有する多結晶シリコン膜が堆積され、さらに、異方
性のドライエッチングが施されて多結晶シリコン膜のエ
ッチバックがなされる。このようにして、図６（ａ）に
示すように、短冊状の浮遊ゲート電極４が第１の短冊状
溝１１の側壁に沿って形成されるようになる。
を含有する多結晶シリコン膜が堆積され、さらに、異方
性のドライエッチングが施されて多結晶シリコン膜のエ
ッチバックがなされる。このようにして、図６（ａ）に
示すように、短冊状の浮遊ゲート電極４が第１の短冊状
溝１１の側壁に沿って形成されるようになる。
【００６９】次に、引き続いて短冊状の浮遊ゲート電極
４をエッチングマスクにしたシリコン基板のドライエッ
チングがなされ、第２の短冊状溝１２が形成される。
４をエッチングマスクにしたシリコン基板のドライエッ
チングがなされ、第２の短冊状溝１２が形成される。
【００７０】次に、第１の実施の形態と同様にして、図
６（ｂ）に示すように保護絶縁膜１０ａが選択的にエッ
チング除去される。そして、ヒ素不純物のイオン注入と
熱処理とがなされて、第１の拡散層２と第２の拡散層３
とが形成される。ここで、ヒ素イオンのドーズ量は１×
１０15／ｃｍ2 程度に設定される。
６（ｂ）に示すように保護絶縁膜１０ａが選択的にエッ
チング除去される。そして、ヒ素不純物のイオン注入と
熱処理とがなされて、第１の拡散層２と第２の拡散層３
とが形成される。ここで、ヒ素イオンのドーズ量は１×
１０15／ｃｍ2 程度に設定される。
【００７１】次に、図６（ｂ）に示すように、短冊状の
浮遊ゲート電極４の表面に第２のゲート絶縁膜９が形成
される。ここで、第２のゲート絶縁膜９は、浮遊ゲート
電極４表面に被着する膜厚５ｎｍのシリコン酸化膜とそ
の上部に積層された膜厚１０ｎｍのシリコンオキシナイ
トライド膜の積層膜で構成される。
浮遊ゲート電極４の表面に第２のゲート絶縁膜９が形成
される。ここで、第２のゲート絶縁膜９は、浮遊ゲート
電極４表面に被着する膜厚５ｎｍのシリコン酸化膜とそ
の上部に積層された膜厚１０ｎｍのシリコンオキシナイ
トライド膜の積層膜で構成される。
【００７２】そして、タングステン・ポリサイド膜が堆
積され、フォトリソグラフィ技術とドライエッチング技
術とでこのタングステン・ポリサイド膜が微細加工され
て、図５で説明した制御ゲート電極５が形成されるよう
になる。この微細加工の工程において、同時に短冊状で
あった浮遊ゲート電極４も制御ゲート電極５にセルフア
ラインにエッチングされて、完全に孤立する浮遊ゲート
電極４が形成されるようになる。このようにして、図５
で説明した断面構造のメモリセルが完成することにな
る。
積され、フォトリソグラフィ技術とドライエッチング技
術とでこのタングステン・ポリサイド膜が微細加工され
て、図５で説明した制御ゲート電極５が形成されるよう
になる。この微細加工の工程において、同時に短冊状で
あった浮遊ゲート電極４も制御ゲート電極５にセルフア
ラインにエッチングされて、完全に孤立する浮遊ゲート
電極４が形成されるようになる。このようにして、図５
で説明した断面構造のメモリセルが完成することにな
る。
【００７３】この第２の実施の形態で生じる効果は、第
１の実施の形態で説明したのと同様である。すなわち、
その第１の大きな効果は、メモリセルの書込みおよび消
去の動作速度が向上することである。
１の実施の形態で説明したのと同様である。すなわち、
その第１の大きな効果は、メモリセルの書込みおよび消
去の動作速度が向上することである。
【００７４】以上の実施の形態では浮遊ゲート型トラン
ジスタがＮチャネル型の場合について説明された。本発
明では浮遊ゲート型トランジスタがＰチャネル型でも同
様に形成できることに言及しておく。
ジスタがＮチャネル型の場合について説明された。本発
明では浮遊ゲート型トランジスタがＰチャネル型でも同
様に形成できることに言及しておく。
【００７５】
【発明の効果】以上に説明したように、本発明の不揮発
性半導体記憶装置のメモリセルでは、メモリセルの浮遊
ゲート電極がシリコン基板等の半導体基板の表面に形成
された溝の側壁上に第１のゲート絶縁膜を介して形成さ
れる。そして、この浮遊ゲート電極の上部に突起部が形
成され、この突起部および浮遊ゲート電極の表面を被覆
するように第２のゲート絶縁膜が形成されるようにな
る。さらには、この第２のゲート絶縁膜上に制御ゲート
電極が形成される。
性半導体記憶装置のメモリセルでは、メモリセルの浮遊
ゲート電極がシリコン基板等の半導体基板の表面に形成
された溝の側壁上に第１のゲート絶縁膜を介して形成さ
れる。そして、この浮遊ゲート電極の上部に突起部が形
成され、この突起部および浮遊ゲート電極の表面を被覆
するように第２のゲート絶縁膜が形成されるようにな
る。さらには、この第２のゲート絶縁膜上に制御ゲート
電極が形成される。
【００７６】このため、本発明によればメモリセルの超
微細化が実現され、不揮発性半導体記憶装置の高集積化
が非常に容易になる。あるいは、半導体記憶装置のチッ
プ面積が大幅に縮小できるようになり、その生産歩留ま
りが向上するようになる。
微細化が実現され、不揮発性半導体記憶装置の高集積化
が非常に容易になる。あるいは、半導体記憶装置のチッ
プ面積が大幅に縮小できるようになり、その生産歩留ま
りが向上するようになる。
【００７７】そして、メモリセルの情報電荷の消去の動
作では、浮遊ゲート電極の電子はこの突起部の第２のゲ
ート絶縁膜を通して制御ゲート電極に放出されるように
なる。また、従来の技術のようなバンド間トンネリング
により電子・正孔対が発生することがないため、メモリ
セルの消去の特性が非常に向上する。また、浮遊ゲート
電極に蓄積された電荷の保持特性が向上する。
作では、浮遊ゲート電極の電子はこの突起部の第２のゲ
ート絶縁膜を通して制御ゲート電極に放出されるように
なる。また、従来の技術のようなバンド間トンネリング
により電子・正孔対が発生することがないため、メモリ
セルの消去の特性が非常に向上する。また、浮遊ゲート
電極に蓄積された電荷の保持特性が向上する。
【００７８】情報電荷の書込み動作では、ドレインであ
る第２の拡散層近傍のチャネル領域の高電界によって加
速される電子が効率よく浮遊ゲート電極に注入される構
造になっている。このため、電子の注入効率が高く書込
み動作の速度が向上するようになる。
る第２の拡散層近傍のチャネル領域の高電界によって加
速される電子が効率よく浮遊ゲート電極に注入される構
造になっている。このため、電子の注入効率が高く書込
み動作の速度が向上するようになる。
【００７９】また、本発明ではメモリセルの動作で負電
圧は使用されない。このため、トリプルウェルは不要に
なり不揮発性半導体記憶装置の製造の工程数が減少する
ようになる。
圧は使用されない。このため、トリプルウェルは不要に
なり不揮発性半導体記憶装置の製造の工程数が減少する
ようになる。
【００８０】このようにして、メモリセルの超微細化が
容易で、且つ、その電気特性に優れる不揮発性半導体記
憶装置の開発が促進されるようになる。
容易で、且つ、その電気特性に優れる不揮発性半導体記
憶装置の開発が促進されるようになる。
【図１】本発明の第１の実施の形態を説明するメモリセ
ルの平面図と断面図である。
ルの平面図と断面図である。
【図２】上記メモリセルの製造工程順の断面図である。
【図３】上記メモリセルの書込み特性を説明するための
グラフである。
グラフである。
【図４】上記メモリセルの消去特性を説明するためのグ
ラフである。
ラフである。
【図５】本発明の第２の実施の形態を説明するためのメ
モリセルの断面図である。
モリセルの断面図である。
【図６】上記メモリセルの製造工程順の断面図である。
【図７】従来の技術を説明するためのメモリセルの断面
図である。
図である。
１，１０１ シリコン基板 ２，１０２ 第１の拡散層 ３，１０３ 第２の拡散層 ４，１０５ 浮遊ゲート電極 ４ａ 突起部 ５，１０８ 制御ゲート電極 ６ 短冊状溝 ７，１０４ 第１のゲート絶縁膜 ８ 拡散層上絶縁膜 ９，１０７ 第２のゲート絶縁膜 １０，１０ａ 保護絶縁膜 １１ 第１の短冊状溝 １２ 第２の短冊状溝 １０６ オフセット領域
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8274 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 半導体基板表面から所定の深さに形成さ
れた短冊状溝と、前記短冊状溝の底面に形成された第１
の拡散層と、前記短冊状溝間の半導体基板表面に形成さ
れた第２の拡散層とを有し、前記短冊状溝の所定の側壁
上に第１のゲート絶縁膜を介して浮遊ゲート電極が形成
され、前記浮遊ゲート電極が前記半導体基板表面より上
部に突起状に突き出すように形成され、前記浮遊ゲート
電極上に第２のゲート絶縁膜を介して制御ゲート電極が
形成され、前記第１の拡散層をソースとし前記第２の拡
散層をドレインとする浮遊ゲート型トランジスタが形成
されていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 半導体基板表面から所定の深さに形成さ
れた第１の短冊状溝と、前記第１の短冊状溝の底面から
半導体基板の内部に一定の深さに形成された第２の短冊
状溝と、前記第２の短冊状溝の底面に形成された第１の
拡散層と、前記第１の短冊状溝間の半導体基板表面に形
成された第２の拡散層とを有し、前記第２の短冊状溝の
幅は前記第１の短冊状溝の幅より小さくなるように形成
され、前記第１の短冊状溝の所定の側壁上に第１のゲー
ト絶縁膜を介して浮遊ゲート電極が形成され、前記浮遊
ゲート電極が前記半導体基板表面より上部に突起状に突
き出すように形成され、前記第２の短冊状溝の側壁にＭ
ＩＳトランジスタのゲート絶縁膜が形成され、前記浮遊
ゲート電極上の第２のゲート絶縁膜と前記ゲート絶縁膜
とを被覆する制御ゲート電極が形成され、前記第１の拡
散層と第２の拡散層間に浮遊ゲート型トランジスタと前
記ＭＩＳトランジスタとが直列に配列されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項３】 前記第２のゲート絶縁膜がシリコン酸化
膜とその上部に積層されたシリコン窒化膜との積層絶縁
膜で構成されていることを特徴とする請求項１記載の不
揮発性半導体記憶装置。 - 【請求項４】 前記ゲート絶縁膜と前記第２のゲート絶
縁膜とがシリコン酸化膜とその上部に積層されたシリコ
ン窒化膜との積層絶縁膜で構成されていることを特徴と
する請求項２記載の不揮発性半導体記憶装置。 - 【請求項５】 不揮発性半導体記憶装置の情報書き込み
動作において、前記第１の拡散層と第２の拡散層がそれ
ぞれ接地電位および正の一定電圧に固定され、前記制御
ゲート電極に正の電圧が印加されることを特徴とする請
求項１または請求項２記載の不揮発性半導体記憶装置。 - 【請求項６】 不揮発性半導体装置の情報消去の動作に
おいて、前記第１の拡散層、第２の拡散層および半導体
基板が接地電位に固定され、前記制御ゲート電極に正の
電圧が印加され、前記浮遊ゲート電極の突起状に突き出
したところから前記制御ゲート電極に向かって電子が放
出することを特徴とする請求項１、請求項２、請求項３
または請求項４記載の不揮発性半導体記憶装置。 - 【請求項７】 半導体基板表面上に２層に積層した短冊
状の絶縁膜を形成する工程と、前記絶縁膜をエッチング
マスクにして半導体基板表面をドライエッチングし短冊
状溝を形成する工程と、前記短冊状溝の側面に第１のゲ
ート絶縁膜を形成する工程と、全面に多結晶シリコン膜
を堆積した後、異方性のドライエッチングを施し前記短
冊状溝と前記絶縁膜の側壁部にのみ多結晶シリコン膜を
残す工程と、前記積層する絶縁膜のうちの上部の絶縁膜
を除去し前記多結晶シリコン膜に突起部を形成する工程
と、全面へのイオン注入と熱処理とを施し前記短冊状溝
の底面に第１の拡散層、前記短冊状溝間の半導体基板表
面に第２の拡散層をそれぞれ形成する工程と、全面に第
２のゲート絶縁膜を堆積する工程と、前記第２のゲート
絶縁膜上に制御ゲート電極を形成し前記制御ゲート電極
をエッチングマスクにして前記側壁にある多結晶シリコ
ン膜をパターニングし浮遊ゲート電極を形成する工程
と、を含むことを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項８】 半導体基板表面上に２層に積層した短冊
状の絶縁膜を形成する工程と、前記絶縁膜をエッチング
マスクにして半導体基板表面をドライエッチングし第１
の短冊状溝を形成する工程と、前記第１の短冊状溝の側
面に第１のゲート絶縁膜を形成し前記第１の短冊状溝と
前記絶縁膜の側壁部に多結晶シリコン膜を形成する工程
と、前記短冊状の絶縁膜と前記多結晶シリコン膜とをエ
ッチングマスクにして前記第１の短冊状溝の底部を再度
ドライエッチングし第２の短冊状溝を形成する工程と、
前記積層する絶縁膜のうちの上部の絶縁膜を除去し前記
多結晶シリコン膜に突起部を形成する工程と、全面への
イオン注入と熱処理とを施し前記第２の短冊状溝の底面
に第１の拡散層、前記第１の短冊状溝間の半導体基板表
面に第２の拡散層をそれぞれ形成する工程と、前記第２
の短冊状溝の側壁にゲート絶縁膜を形成し前記多結晶シ
リコン膜の表面に第２のゲート絶縁膜を堆積する工程
と、前記ゲート絶縁膜上と第２のゲート絶縁膜上に制御
ゲート電極を形成し前記制御ゲート電極をエッチングマ
スクにして前記側壁にある多結晶シリコン膜をパターニ
ングし浮遊ゲート電極を形成する工程と、を含むことを
特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300100A JP2882389B2 (ja) | 1996-11-12 | 1996-11-12 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300100A JP2882389B2 (ja) | 1996-11-12 | 1996-11-12 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144810A JPH10144810A (ja) | 1998-05-29 |
| JP2882389B2 true JP2882389B2 (ja) | 1999-04-12 |
Family
ID=17880720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8300100A Expired - Fee Related JP2882389B2 (ja) | 1996-11-12 | 1996-11-12 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882389B2 (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
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| KR100364803B1 (ko) * | 2000-11-15 | 2002-12-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 제조 방법 |
| KR100487523B1 (ko) * | 2002-04-15 | 2005-05-03 | 삼성전자주식회사 | 부유트랩형 비휘발성 메모리 소자 및 그 제조방법 |
| KR100486075B1 (ko) * | 2002-09-19 | 2005-04-29 | 동부아남반도체 주식회사 | 트렌치 구조의 플래시 메모리 셀과 그 제조 방법 |
| US6936883B2 (en) * | 2003-04-07 | 2005-08-30 | Silicon Storage Technology, Inc. | Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation |
| US8035154B2 (en) | 2007-11-07 | 2011-10-11 | Denso Corporation | Semiconductor device including a plurality of memory cells with no difference in erasing properties |
| KR101001637B1 (ko) | 2008-07-25 | 2010-12-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1996
- 1996-11-12 JP JP8300100A patent/JP2882389B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10144810A (ja) | 1998-05-29 |
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