KR100487523B1 - 부유트랩형 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

부유트랩형 비휘발성 메모리 소자 및 그 제조방법 Download PDF

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KR100487523B1 KR10-2002-0020344A KR20020020344A KR100487523B1 KR 100487523 B1 KR100487523 B1 KR 100487523B1 KR 20020020344 A KR20020020344 A KR 20020020344A KR 100487523 B1 KR100487523 B1 KR 100487523B1
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Abstract

부유트랩형 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 소정의 경사각을 가지는 반도체벽(semiconductor wall) 및 반도체벽에 덮여진 게이트 전극을 포함한다. 반도체벽의 하부 및 상부에 각각 한 쌍의 매몰확산층들이 형성되고, 게이트 전극 및 반도체벽 사이에 전하트랩절연막이 개재된다. 한 쌍의 매몰확산층들 사이의 반도체벽은 메모리 소자의 채널영역에 해당한다. 이 소자의 제조방법은 반도체 기판 상에 측벽을 갖는 패턴을 형성하고, 측벽의 상부 및 하부에 각각 매몰확산층을 형성한다. 매몰확산층이 형성된 측벽에 전하트랩절연막을 형성하고, 측벽에 형성된 전하트랩절연막 상에 게이트 전극을 형성한다. 측벽은 반도체 기판을 식각하여 트렌치를 형성함으로써 얻어질 수 있다.

Description

부유트랩형 비휘발성 메모리 소자 및 그 제조방법{FLOATING TRAP TYPE NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 모스 트랜지스터의 게이트 전극이 전하트랩물질(charge trapping material)로 대체된 메모리 셀 트랜지스터를 가지고, 하나의 셀 트랜지스터에 복수의 데이타를 저장할 수 있는 부유트랩형 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
부유트랩형 비휘발성 메모리 소자는 모스트랜지스터와 동일한 구조를 가지고, 터널절연막, 전하트랩절연막 및 블로킹절연막의 다층절연막을 게이트 절연막으로 사용한다. 상기 전하트랩절연막은 전하 트랩 물질로써 통상적으로 실리콘질화막으로 형성된다. 부유트랩형 비휘발성 메모리 소자에서 정보는 FN터널링(Fouler-nordheim tunneling) 또는 열전하주입(Hot Carrier Injection)에 의하여 전하트랩절연막에 전자를 주입함으로써 저장되고, 반대로 전하트랩절연막으로부터 전자를 방출시키거나 전자저장층에 정공을 주입함으로써 정보를 소거한다.
다중 비트 메모리 셀(multi-bit memory cell)은 물리적 용적(physical dimensions)을 늘이지 않고 고용량 메모리 소자를 제공한다. 대부분의 다중 비트 메모리 셀은 다른 데이타 상태를 나타내는 각각의 문턱전압으로 둘 이상의 비트를 저장하는 다중 문턱전압(multi-level threshold voltage)을 사용한다. 다중 비트 메모리 셀의 다른 형태로 부유트랩형 메모리 셀(floating trap type memory cell)의 전하트랩절연막(charge storage layer)의 양 측에 하나의 비트씩 저장하는 구조가 Boaz Eitan 등에 의해 발표된 "새로운 국지적 트랩, 2비트 비휘발성 메모리 셀"("A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell",Boaz Eitan, Paolo Pavan, Ilan Bloom, Efraim Aloni, Aviv Frommer and David Finzi, IEEE Electron Device Letters, Vol.21 Nov.2000.) 이라는 제목의 기술문헌(the technical article)에 개시된 바 있다.
도 1은 종래의 부유트랩형 다중 비트 메모리 소자를 나타낸 평면도이다.
도 2는 도 1의 I-I'를 따라 취해진 종래의 부유트랩형 다중 비트 메모리 소자를 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 종래의 메모리 소자는 복수개의 비트라인 스트립들(bit-line strips; 10)이 소정의 간격을 두고 반도체 기판(20)의 상부를 나란하게 가로지른다. 상기 비트라인 스트립들(10)은 상기 반도체 기판(20) 내에 불순물이 주입된 매몰 확산층들(buried diffusion layers)이다. 상기 비트라인 스트립들(10)의 상부를 복수개의 워드라인들(12)이 가로지른다. 상기 비트라인 스트립들(10) 사이의 영역들은 트랜지스터의 채널영역에 해당한다. 상기 채널영역들과 상기 워드라인들(12) 사이에 터널절연막(14), 전하트랩절연막(16) 및 블로킹절연막(18)이 차례로 적층된 다층절연막이 개재된다. 상기 다층절연막은 통상적으로 ONO막(oxide-nitride-oxide layer)으로 형성된다. 이웃한 한쌍의 비트라인 스트립들(10)과 워드라인(12)이 교차하는 영역은 메모리 셀(cell)에 해당한다. 즉, 이웃한 한쌍의 비트라인 스트립들(10)은 메모리 셀(cell)의 소오스/드레인 영역에 해당하고, 워드라인(12)은 게이트 전극에 해당하고, 워드라인과 반도체 기판 사이에 개재된 다층절연막은 게이트 절연막에 해당한다. 상기 게이트 절연막의 양측에 각각 하나의 비트(B1, B2)씩 저장된다.
종래의 메모리 셀에서 오른쪽 비트는 왼쪽 비트라인을 소오스로 사용하고, 오른쪽 비트라인을 드레인으로 사용하여 기입하고, 왼쪽 비트는 오른쪽 비트라인을 소오스로 사용하고, 왼쪽 비트라인을 드레인으로 사용하여 기입한다. 왼쪽 비트라인에 접지전압을 인가하고, 게이트 전극에 10V이상의 게이트 전압을 인가하고 오른쪽 비트라인에 약 5V 정도의 기입전압을 인가하면 열전자 주입(hot carrier injection)에 의해 오른쪽 비트라인의 정션부근에서 전자가 전하트랩절연막에 트랩된다. 마찬가지로 오른쪽 비트라인에 접지전압을 인가하고 왼쪽 비트라인에 기입전압을 인가하면 왼쪽 비트가 기입된다. 읽기 동작(read operation)은 게이트 전극에 약 3V의 게이트 전압을 인가하고 오른쪽 비트라인에 2V 정도의 읽기 전압을 인가하고 왼쪽 비트라인에 접지전압을 인가하여 왼쪽비트를 읽는다. 마찬가지로 오른쪽 비트라인에 접지전압을 인가하고 왼쪽 비트라인에 읽기 전압을 인가하여 오른쪽 비트를 읽는다.
본 발명이 이루고자 하는 기술적 과제는 제한된 면적에서 높은 용량을 갖는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 데이타의 간섭이 없는 2비트 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 수직 채널영역을 갖는 부유트랩형 비휘발성 메모리 소자를 제공한다. 이 메모리 소자는, 소정의 경사각을 가지는 반도체벽(semiconductor wall) 및 상기 반도체벽에 덮여진 게이트 전극을 포함한다. 상기 반도체벽의 하부 및 상부에 각각 형성된 한 쌍의 매몰확산층들이 형성되고, 상기 게이트 전극 및 상기 반도체벽 사이에 전하트랩절연막이 개재된다. 상기 한 쌍의 매몰확산층들 사이의 상기 반도체벽은 메모리 소자의 채널영역에 해당한다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 수직 채널영역을 갖는 부유트랩형 비휘발성 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 측벽을 갖는 패턴을 형성하고, 상기 측벽의 상부 및 하부에 각각 매몰확산층을 형성하는 것을 포함한다. 상기 매몰확산층이 형성된 측벽에 전하트랩절연막을 형성하고, 상기 측벽에 형성된 전하트랩절연막 상에 게이트 전극을 형성한다. 상기 측벽은 반도체 기판을 식각하여 트렌치를 형성함으로써 얻어질 수 있다. 즉, 반도체 기판 상에 상기 반도체 기판의 소정영역을 노출시키는 하드마스크패턴을 형성하고, 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성하고, 상기 상기 하드마스크 패턴을 제거한다. 이 때 형성된 상기 트렌치의 측벽에 수직 채널영역을 갖는 메모리 소자를 형성할 수 있다. 상기 매몰 확산층은 상기 트렌치가 형성된 반도체 기판에 수직으로 불순물을 주입함으로써 형성할 수 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 셀 어레이를 갖는 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는 반도체 기판 상에 형성된 복수개의 나란한 그루브들(grooves)을 포함한다. 상기 그루브들 사이의 반도체 기판 내에 제1 비트라인 스트립들(1'st bit-line stripes)이 각각 형성되고, 상기 그루브들의 바닥의 반도체 기판 내에 제2 비트라인 스트립들(2'nd bit-line stripes)이 형성된다. 상기 그루브들을 갖는 반도체 기판의 상부에 복수개의 워드라인들이 배치된다. 상기 워드라인들은 상기 제1 및 제2 비트라인 스트립들을 가로지른다. 상기 워드라인들과 상기 반도체 기판 사이에 전하트랩절연막(charge trap insulating layer)이 개재된다.
셀 어레이를 갖는 비휘발성 메모리 소자의 제조방법은 반도체 기판을 식각하여 복수개의 그루브들을 형성하고, 상기 반도체 기판에 불순물을 주입하여 상기 그루브들 사이의 반도체 기판 및 상기 그루브들의 바닥에 각각 제1 비트라인 스트립 및 제2 비트라인 스트립을 형성하는 것을 포함한다. 상기 제1, 제2 비트라인 스트립들이 형성된 반도체 기판의 전면에 전하트랩절연막을 포함하는 다층 절연막을 콘포말하게 형성한다. 상기 다층 절연막이 형성된 반도체 기판의 전면에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 상기 제1, 제2 비트라인 스트립들을 가로지르는 워드라인들을 형성한다. 상기 제1, 제2 비트라인 스트립들은 상기 그루브들이 형성된 반도체 기판에 수직으로 불순물을 주입하여 형성할 수 있다. 상기 다층절연막은 차례로 적층된 터널산화막, 전하트랩절연막 및 블로킹산화막으로 형성하여 상기 전하트랩절연막을 워드라인 및 반도체 기판으로부터 격리시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 4는 본 발명의 일실시예에 따른 비휘발성 메모리 소자를 나타낸 사시도이다.
도 3 및 도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(20)에 번갈아 반복적으로 배치된 제1 비트라인 스트립들(28) 및 제2 비트라인 스트립들(30)을 포함한다. 상기 제1 비트라인 스트립들(28) 및 상기 제2 비트라인 스트립들(30)은 서로 평행하게 일 방향으로 배치된다. 상기 제1 비트라인 스트립들(28) 및 상기 제2 비트라인 스트립들(30)은 서로 다른 높이로 배치된다. 예컨대, 반도체 기판(20)에 복수개의 나란한 그루브들(26)이 배치되고, 상기 그루브들(26) 사이의 반도체 기판에 대응하여 제1 비트라인 스트립들(1'st bit-line strips; 28)이 형성되고, 상기 그루브들(26)의 바닥에 각각 제2 비트라인 스트립들(2'nd bit-line strips; 30)이 형성된다. 상기 제1 비트라인 스트립들(28) 및 상기 제2 비트라인 스트립들(30)은 각각 상기 그루브들(26)의 측벽들의 상부 및 하부에 위치한다. 상기 제1 및 제2 비트라인 스트립들(28,30)은 반도체 기판 내에 불순물을 주입하여 형성된 매몰 확산층(buried diffusion layer)이다. 상기 그루브들(26)을 갖는 반도체 기판(20) 상부를 복수개의 워드라인들(42)이 가로지른다. 상기 워드라인들(42) 및 상기 반도체 기판(20) 사이에 터널절연막(32), 전하트랩절연막(46) 및 블로킹 절연막(48)이 차례로 적층되어 개재된다. 상기 터널절연막(32) 및 상기 블로킹 절연막(46)은 실리콘산화막으로 형성하는 것이 바람직하다. 또한, 상기 전하트랩절연막(46)은 적어도 한층의 실리콘질화막을 포함할 수 있다. 본 발명의 메모리 소자는 상기 그루브들(26)의 측벽들에 채널이 형성된다. 즉, 상기 그루브들(26) 하부(bottom portion)에 형성된 상기 제2 비트라인 스트립(30) 및 상기 그루브들(26) 상부(upper portion)에 형성된 상기 제1 비트라인 스트립(28)은 메모리 셀의 소오스/드레인 영역에 해당하고, 상기 그루브들(26) 내에 위치하는 상기 워드라인(42)은 메모리 셀의 게이트에 해당한다. 본 발명의 메모리 소자는 그루브의 각 측벽에 두개의 비트씩 4개의 비트(C1, C2, C3, C4)를 저장할 수 있기 때문에 종래기술에 비하여 높은 집적도를 가질 수 있다. 또한 그루브의 깊이를 조절하여 비트간의 간섭을 줄일 수 있다.
도 5a 내지 도 9a는 도 3의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 5b 내지 도 9b는 도 3의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 5a 및 도 5b를 참조하면, 반도체 기판(20) 상에 하드마스크 패턴(24)을 형성한다. 상기 하드마스크 패턴(24)은 일방향으로 나란한 밴드상(band shape)으로 상기 반도체 기판이 노출되도록 형성한다. 상기 하드마스크 패턴(24)은 상기 반도체 기판(20)과 식각선택비를 갖는 절연막으로써 예컨대, 실리콘질화막으로 형성할 수 있다. 또한, 상기 하드마스크 패턴(24)은 복수층의 물질막들로 형성할 수 있고, 그 최상층은 포토레지스트일 수 있다. 상기 하드마스크 패턴(24) 및 상기 반도체 기판(20) 사이에 버퍼산화막(22)을 개재하여 반도체 기판(20)에 스트레스가 가해지는 것을 방지하는 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 상기 하드마스크 패턴(24)을 식각마스크로 사용하여 상기 반도체 기판(20)을 식각하여 복수개의 나란한 그루브들(26)을 형성한다. 상기 그루브들(26)은 반도체 소자의 동작특성에 적합한 깊이로 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 하드마스크 패턴(24) 및 상기 버퍼 산화막(22)을 제거하여 상기 그루브들(26) 사이의 반도체 기판(20)을 노출시킨다. 이때, 상기 버퍼 산화막(22)을 잔존시킬 수도 있다. 상기 하드마스크 패턴(24)을 실리콘질화막으로 형성할 경우, 상기 하드마스크 패턴(24)은 인산용액을 사용한 습식식각으로 제거할 수 있다. 상기 그루브들(26)을 형성하기 위하여 상기 반도체 기판(20)을 식각하는 동안 상기 반도체 기판은 식각 손상(etch damage)를 받을 수 있다. 따라서, 상기 반도체 기판(20)에 열산화 공정을 적용하여 상기 그루브들(26)의 측벽들 및 바닥들에 존재할 수 있는 결함들(defects)을 치유하는 것이 바람직하다.
상기 반도체 기판(20)의 표면에 불순물을 주입하여 복수개의 제1 비트라인 스트립들(28) 및 제2 비트라인 스트립들(30)을 형성한다. 상기 제1 및 제2 비트라인 스트립들(28, 30)은 사진공정을 사용하지 않고, 상기 반도체 기판(20) 내에 수직으로 불순물을 주입하여 형성할 수 있다. 상기 불순물을 주입한 후 상기 반도체 기판에 열처리 공정을 실시하여 상기 불순물들을 활성화(activate)시키고 비트라인들의 저항을 감소시키는 것이 바람직하다. 이에 따라, 상기 상기 그루브들(26) 사이의 반도체 기판에는 제1 비트라인 스트립(28)이 형성되고, 상기 그루브들(26) 바닥에는 제2 비트라인 스트립(30)이 형성된다. 상기 제1 비트라인 스트립들(28) 및 상기 제2 비트라인 스트립들(30)은 서로 번갈아 평행하게 배치된다.
도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 비트라인 스트립들(28,30)이 형성된 반도체 기판의 전면에 하부절연막(32), 중간절연막(34) 및 상부절연막(36)이 차례로 적층된 다층절연막(38)을 콘포말하게 형성한다. 상기 하부절연막(32)은 비휘발성 메모리 소자의 터널절연막에 해당하고, 상기 중간절연막(34)은 전하트랩절연막, 상기 상부절연막(36)은 블로킹절연막에 해당한다. 상기 하부절연막(32) 및 상기 상부절연막(36)은 실리콘산화막으로 형성하는 것이 바람직하고, 상기 중간절연막(34)은 적어도 한층의 실리콘질화막을 포함하는 절연막으로 형성하는 것이 바람직하다. 상기 다층절연막(38)은 메모리 소자의 문턱전압 및 정보유지특성(data retention characteristic)에 영향을 미친다. 따라서, 상기 비트라인 스트립들(28,30)이 형성된 후, 상기 반도체 기판의 표면을 세정한 즉시 상기 다층절연막(38)을 연속적으로 형성하는 것이 바람직하다.
상기 다층절연막(38)이 형성된 반도체 기판의 전면에 게이트 도전막(40)을 형성한다. 상기 게이트 도전막(40)은 도우핑된 폴리실리콘(doped polysilicon)으로 형성하거나, 메탈폴리사이드 또는 금속화합물로 형성할 수 있다. 상기 메탈폴리사이드는 텅스텐, 티타늄, 탄탈륨 및 몰리브덴으로 구성된 그룹에서 선택되어진 물질의 화합물로 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 게이트 도전막(40)을 패터닝하여 상기 제1 비트라인 스트립들(28) 및 상기 제2 비트라인 스트립들(30)을 가로지르는 복수개의 워드라인들(42)을 형성한다. 상기 워드라인들(42)은 서로 평행하게 배치된다. 이 때, 상기 상부 절연막 및 중간 절연막까지 함께 식각하여 상기 워드라인들(42) 및 상기 반도체 기판 사이에 차례로 적층된 전하트랩절연막(46) 및 블로킹 절연막(48)을 형성하는 것이 바람직하다. 이는 전하트랩절연막(46)이 워드라인들 사이에 연속적으로 존재할 경우, 메모리 소자의 동작사이클이 반복될 때 불필요한 트랩전하가 잔존할 수 있기 때문이다. 상기 워드라인들(42) 하부에 개재된 상기 하부절연막(44)은 메모리 셀의 터널절연막에 해당한다.
도시된 것과 같이 본 발명의 메모리 소자는 복수개의 그루브들(26)의 측벽에 수직으로 채널이 형성되고, 상기 그루브들(26)의 측벽 상부 및 하부에 각각 하나의 비트씩 기입할 수 있어 결론적으로 종래기술과 동일한 평면용적(horizontal dimensions)에서 4개의 데이타 비트(C1, C2, C3, C4)를 가질 수 있다.
도 10a 및 도 16a는 도 3의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 다른 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 10b 및 도 16b는 도 3의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 다른 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 10a 및 도 10b를 참조하면, 본 발명의 다른 실시예는 도 5a, 5b - 도 6a, 6b를 참조하여 상술한 본 발명의 일실시예와 마찬가지로 반도체 기판(20) 상에 버퍼산화막(22) 및 하드마스크 패턴(24)을 형성하고, 상기 하드마스크 패턴(24)을 식각마스크로 사용하여 상기 반도체 기판(20)에 복수개의 나란한 그루브들(26)을 형성한다.
도 11a 및 도 11b를 참조하면, 상기 하드마스크 패턴(24) 및 상기 버퍼산화막(22)을 제거하여 상기 그루브들(26) 사이의 반도체 기판을 노출시킨다. 이어서 상기 반도체 기판(20)의 전면에 산화방지막(50)을 콘포말하게 형성한다. 상기 산화방지막(50)은 열산화율이 낮은 절연막으로써, 예컨대 실리콘질화막으로 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 산화방지막(50)을 이방성 식각하여 상기 그루브들(26) 사이의 반도체 기판 및 상기 그루브들(26)의 바닥을 노출시킨다. 그 결과, 상기 그루브들(26)의 측벽들을 덮는 절연막 패턴들(52)이 형성된다. 상기 절연막 패턴들(52) 사이의 상기 그루브들(26)의 바닥이 최대한 많이 노출되도록 상기 절연막 패턴들(52)의 두께가 얇은 것이 바람직하다. 따라서, 상기 절연막 패턴들(52)로 덮여지는 반도체 기판의 열산화를 방지할 수 있는 최소한의 두께로 상기 산화방지막(50)을 형성하는 것이 바람직하다. 상기 반도체 기판(20)의 표면에 수직으로 불순물을 주입하여 상기 그루브들(26) 사이의 반도체 기판에 제1 비트라인 스트립들(58)을 형성하고, 상기 그루브들(60)의 바닥들에 제2 비트라인 스트립들(60)을 형성한다.
도13a 및 도13b를 참조하면, 상기 절연막 패턴(52)을 마스크막으로 사용하여 상기 반도체 기판(20)에 열 공정을 적용하여 상기 그루브들(26) 사이의 반도체 기판 및 상기 그루브들(26)의 바닥에 비트라인 산화막(62)을 형성한다. 상기 비트라인 산화막(62)을 형성하기 위하여 상기 반도체 기판에 열공정을 적용하는 동안 상기 반도체 기판 표면에 주입된 불순물은 확산 및 활성화된다. 따라서, 상기 제2 비트라인 스트립들(60)은 상기 그루브들(26)의 바닥에 형성된 비트라인 산화막(62)을 감싸며 상기 그루브들(26)의 측벽에 일부가 오버랩되도록 형성할 수 있다.
도 14a 및 도 14b, 도 15a 및 도 15b를 참조하면, 상기 절연막 패턴들(52)을 제거하여 상기 그루브들(26)의 측벽들을 노출시킨다. 상기 절연막 패턴들(52)이 실리콘질화막으로 형성되었을 경우, 상기 절연막 패턴들(52)은 인산용액을 사용한 습식식각으로 제거할 수 있다. 계속해서, 상기 그루브들(26)의 측벽들이 노출된 반도체 기판의 전면에 다층절연막(38)을 콘포말하게 형성한다. 상기 다층절연막(38)은 차례로 적층된 하부절연막(32), 중간절연막(34) 및 상부절연막(36)을 포함한다. 상기 하부절연막(32) 및 상기 상부절연막(36)은 실리콘산화막으로 형성하는 것이 바람직하고, 상기 중간절연막(34)은 적어도 한층의 실리콘질화막을 포함하는 절연막으로 형성하는 것이 바람직하다. 상술한 일 실시예와 마찬가지로 상기 다층절연막(38)은 상기 반도체 기판의 표면을 세정한 즉시 연속적으로 형성하는 것이 바람직하다. 상기 다층절연막(38)이 형성된 반도체 기판의 전면에 게이트 도전막(40)을 형성한다.
도 16a 및 도 16b를 참조하면, 상기 게이트 도전막(40)을 패터닝하여 상기 제1 비트라인 스트립들(58) 및 상기 제2 비트라인 스트립들(60)을 가로지르는 복수개의 워드라인들(42)을 형성한다. 이 때, 상기 상부절연막(36) 및 상기 중간절연막(34)을 함께 패터닝하여 상기 워드라인들(42) 하부에 차례로 적층된 전하트랩절연막(46) 및 블로킹절연막(48)을 형성할 수 있다. 도시된 것과 같이 본 발명의 두번째 실시예에 따른 메모리 소자는 일 실시예와 달리 워드라인(42)과 비트라인 스트립들(58, 60) 사이에 비트라인 산화막(62)이 개재된다. 상기 비트라인 산화막(62)은 워드라인(58)과 비트라인 스트립들(58, 60) 사이의 기생 커패시터에 의해 유발되는 커플링을 방지하여 메모리 셀어레이의 데이타 교란(data disturbance)를 예방할 수 있다.
상술한 것과 같이 본 발명에 따르면, 부유트랩형 메모리 셀을 가지는 메모리 소자에서 수직채널을 갖는 셀 트랜지스터를 형성함으로써 제한된 용적에 높은 집적도를 갖는 메모리 소자를 제공할 수 있다. 또한 본 발명에 따르면, 메모리 셀어레이의 면적을 증가시키지 않고 셀 트랜지스터의 채널길이를 증가시킬 수 있기 때문에 2비트 메모리 셀의 비트간 간섭현상을 방지할 수 있다.
도 1은 종래의 부유트랩형 다중 비트 메모리 소자를 나타낸 평면도이다.
도 2는 도 1의 I-I'를 따라 취해진 종래의 부유트랩형 다중 비트 메모리 소자를 나타낸 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 4는 본 발명의 일실시예에 따른 비휘발성 메모리 소자를 나타낸 사시도이다.
도 5a 내지 도 9a는 도 3의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 5b 내지 도 9b는 도 3의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 10a 및 도 16a는 도 3의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 다른 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 10b 및 도 16b는 도 3의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 다른 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 공정단면도들이다.

Claims (28)

  1. 소정의 경사각을 가지는 반도체벽(semiconductor wall);
    상기 반도체벽의 하부 및 상부에 각각 형성된 한 쌍의 매몰확산층들;
    상기 매몰확산층들의 상부를 가로지르고, 상기 반도체벽에 덮여진 게이트 전극;
    상기 게이트 전극 및 상기 반도체벽 사이에 개재된 전하트랩절연막;및
    상기 게이트 전극과 상기 매몰확산층들 사이에 개재된 비트라인 절연막을 포함하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 전하트랩절연막의 상기 매몰확산층들에 인접한 영역에 각각 하나의 데이타 비트씩 저장되는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 전하트랩절연막 및 상기 게이트 전극 사이에 개재된 블로킹절연막(blocking insulator layer);및
    상기 전하트랩절연막 및 상기 반도체벽 사이에 개재된 터널절연막(tunnel insulator layer)를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제3 항에 있어서,
    상기 터널절연막 및 상기 블로킹절연막은 실리콘산화막이고, 상기 전하트랩절연막은 실리콘질화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 반도체벽은 반도체 기판이 식각되어 형성된 트렌치 영역의 일측벽인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 반도체 기판 상에 형성된 복수개의 나란한 그루브들(grooves);
    상기 그루브들 사이의 반도체 기판 내에 각각 형성된 제1 비트라인 스트립들(1'st bit-line stripes);
    상기 그루브들의 바닥의 반도체 기판 내에 각각 형성된 제2 비트라인 스트립들(2'nd bit-line stripes);
    상기 그루브들을 갖는 반도체 기판의 상부에 덮이되, 상기 제1 및 제2 비트라인 스트립들을 가로지르는 복수개의 워드라인들;
    상기 워드라인들과 상기 반도체 기판 사이에 개재된 전하트랩절연막(charge trap insulating layer);및
    상기 제1 비트라인 스트립들 및 상기 제2 비트라인 스트립들의 각각과 상기 전하트랩절연막 사이에 개재된 비트라인 절연막들을 포함하는 비휘발성 메모리 소자.
  7. 제6 항에 있어서,
    상기 전하트랩절연막의 상기 제1 및 제2 비트라인 스트립에 인접한 영역에 각각 하나의 데이타 비트씩 저장되는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제6 항에 있어서,
    상기 제1 비트라인 스트립들 및 상기 제2 비트라인 스트립들 사이의 상기 그루브들 측벽에 형성된 채널영역을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제6 항에 있어서,
    상기 전하트랩절연막 및 상기 워드라인 사이에 개재된 블로킹 절연막;및
    상기 전하트랩절연막 및 상기 반도체 기판 사이에 개재된 터널절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 터널절연막 및 상기 블로킹 절연막은 실리콘산화막이고, 상기 전하트랩절연막은 실리콘질화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제6 항에 있어서,
    상기 제1 비트라인 스트립 및 상기 제2 비트라인 스트립은 불순물이 주입된 매몰확산층(buried diffusion layer)인 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 삭제
  13. 제12 항에 있어서,
    상기 비트라인 절연막은 열산화막(thermal oxide)인 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제12 항에 있어서,
    상기 워드라인은 상기 비트라인 절연막의 상부를 가로지르는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 반도체 기판 상에 측벽을 갖는 패턴을 형성하는 단계;
    상기 측벽의 상부 및 하부에 각각 매몰확산층을 형성하는 단계;
    상기 매몰확산층들 상에 각각 비트라인 절연막을 형성하는 단계;
    상기 측벽에 전하트랩절연막을 형성하는 단계;및
    상기 측벽에 형성된 전하트랩절연막 및 상기 비트라인 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  16. 제15 항에 있어서,
    상기 측벽을 갖는 패턴을 형성하는 단계는,
    반도체 기판 상에 상기 반도체 기판의 소정영역을 노출시키는 하드마스크패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;및
    상기 하드마스크 패턴을 제거하는 단계를 포함하되, 상기 트렌치의 측벽은 상기 패턴의 측벽에 해당하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  17. 제16 항에 있어서,
    상기 매몰확산층은,
    상기 반도체 기판 내에 상기 측벽의 법선방향과 수직방향으로 불순물을 주입하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  18. 제15 항에 있어서,
    상기 전하트랩절연막을 형성하기 전에 상기 측벽을 덮는 터널산화막을 형성하는 단계;및
    상기 전하트랩절연막을 형성한 후 상기 전하트랩절연막을 덮는 블로킹절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  19. 반도체 기판을 식각하여 복수개의 그루브들을 형성하는 단계;
    상기 그루브들이 형성된 반도체 기판에 불순물을 주입하여 상기 그루브들 사이의 반도체 기판 및 상기 그루브들의 바닥에 각각 제1 비트라인 스트립 및 제2 비트라인 스트립을 형성하는 단계;
    상기 그루브들 사이의 반도체 기판 및 상기 그루브들의 바닥에 각각 비트라인 절연막을 형성하는 단계;
    상기 비트라인 절연막들이 형성된 반도체 기판의 전면에 전하트랩절연막을 포함하는 다층 절연막을 콘포말하게 형성하는 단계;
    상기 다층 절연막이 형성된 반도체 기판의 전면에 게이트 도전막을 형성하는 단계;및
    상기 게이트 도전막을 패터닝하여 상기 제1, 제2 비트라인 스트립들을 가로지르는 워드라인들을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  20. 제19 항에 있어서,
    상기 그루브들을 형성하는 단계는,
    상기 반도체 기판 상에 상기 반도체 기판의 소정영역들을 일방향으로 노출시키는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 복수개의 나란한 그루브를 형성하는 단계;및
    상기 하드마스크 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  21. 제19 항에 있어서,
    상기 제1 및 제2 비트라인 스트립들은 상기 그루브들이 형성된 반도체 기판에 수직으로 불순물을 주입하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  22. 제19 항에 있어서,
    상기 다층절연막은 차례로 적층된 터널절연막, 전하트랩절연막 및 블로킹절연막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  23. 제22 항에 있어서,
    상기 터널절연막 및 상기 블로킹절연막은 실리콘산화막으로 형성하고, 상기 전하트랩절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  24. 제22 항에 있어서,
    상기 전하트랩절연막은 적어도 한층의 실리콘질화막을 포함하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  25. 제19 항에 있어서,
    상기 워드라인들을 형성한 후,
    상기 워드라인들 사이의 상기 전하트랩절연막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  26. 삭제
  27. 제19 항에 있어서,
    상기 비트라인 절연막을 형성하는 단계는,
    상기 제1, 제2 비트라인 스트립이 형성된 반도체 기판의 전면에 산화방지막을 콘포말하게 형성하는 단계;
    상기 산화방지막을 이방성 식각하여 상기 그루브들의 측벽들을 덮는 절연막패턴을 형성하는 단계;
    상기 절연막 패턴이 형성된 반도체 기판에 열공정을 적용하여 상기 절연막 패턴 사이에 노출된 반도체 기판에 열산화막을 형성하는 단계;및
    상기 절연막 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  28. 제27 항에 있어서,
    상기 산화방지막은 실리콘질화막을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
KR10-2002-0020344A 2002-04-15 2002-04-15 부유트랩형 비휘발성 메모리 소자 및 그 제조방법 KR100487523B1 (ko)

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