KR100827705B1 - 비 휘발성 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 초미세 구조 소자의 성능을 증대 또는 극대화할 수 있는 비 휘발성 메모리 소자 및 그의 제조방법을 개시한다. 그의 소자는, 소정의 공극을 두고 서로 교차되도록 형성된 복수개의 워드 라인; 상기 복수개의 워드 라인사이의 상기 공극 내에서 복수개의 워드 라인 중 어느 하나의 워드 라인에 평행하게 형성되고, 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴절되도록 형성된 비트 라인; 및 상기 비트 라인과 교차되는 워드 라인과 상기 비트 라인사이에서 절연되어 형성되며, 상기 워드 라인의 방향으로 굴절되는 상기 비트 라인을 정전기적으로 고정시킬 수 있도록 소정의 전하를 트랩핑시키는 트랩 사이트를 포함하여 이루어진다.
Figure R1020060102685
워드 라인(word line), 비트 라인(bit line), 트랩 사이트(trap site), 그루브(groove), 트렌치(trench)

Description

비 휘발성 메모리 소자 및 그의 제조방법{on volatic memory device and method manufacturing the same}
도 1은 종래 기술에 따른 메모리 소자를 나타낸 단면도.
도 2는 본 발명의 제 1 실시예에 따른 비 휘발성 메모리 소자를 나타내는 사시도.
도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도.
도 4는 도 2의 Ⅱ∼Ⅱ'선상을 취하여 나타낸 단면도.
5는 도 2의 비트 라인 및 기록 워드 라인으로 인가되는 전압과 상기 비트 라인의 굴절 거리간의 관계를 나타내는 그래프.
도 6 도 2의 비휘발성 메모리 소자가 적층된 구조를 나타내는 단면도.
도 7a 내지 도 9k는 도 2 내지 도 4의 비 휘발성 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 사시도 및 공정 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 20 : 기록 워드 라인
30 : 트랩 사이트 40 : 제 1 희생막
50 : 비트 라인 60 : 제 2 희생막
70 : 독출 워드 라인 80 : 제 1 층간 절연막
90 : 제 2 층간 절연막 100 : 제 3 층간 절연막
본 발명은 비 휘발성 메모리 소자 및 그의 제조방법에 관한 것으로서, 상세하게는 도전성 금속 라인의 스위칭 동작만으로도 데이터를 기록(write) 및 독출(read)토록 형성된 비 휘발성 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 데이터를 저장하기 위해 사용되는 메모리 소자들은 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 메모리 소자에 있어서, 먼저 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)등으로 대표되는 휘발성 메모리 소자는 데이터의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 데이터를 소실하는 특성이 있는 반면에, EPROM(Erasable Programmable Read Only Memory)이나 EEPROM(Electrically Erasable Programmable Read Only Memory)등으로 대표되는 비휘발성 메모리 반도체소자는 데이터의 입출력 동작은 느리지만 전원 공급이 중단되더라도 저장된 데이터가 그대로 유지되는 특성이 있다.
한편, 이와 같은 종래 기술에 따른 메모리 소자는 MOS(Metal Oxide Semiconductor)기술을 근간으로 하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 기본적으로 채용하여 이루어져 왔다. 예컨대, 실리콘 재질의 반도체 기판 상에서 적층되는 구조를 갖는 스택 게이트형 트랜지스터 메모리 소자와, 상기 반도체 기판의 내부로 매립되는 구조를 갖는 트렌치 게이트형 트렌지스터 메모리 소자가 개발되고 있다. 그러나, 상기 MOSFET은 단채널 효과를 방지토록 하기 위해 채널의 폭과 길이를 일정 이상 길이 이상으로 가져가야만 하고, 상기 채널 상단의 게이트 전극과 상기 반도체 기판사이에 형성되는 게이트 절연막의 두께가 극도로 얇아져야 하는 근본적인 문제점 때문에 나노급 초미세 구조의 메모리 소자 구현이 어려운 점이 있다. 또한, 상기 게이트 전극 하부의 채널 층으로 사용되는 단결정 실리콘이 박막 상에 증착되는 기술은 고온의 공정을 요구하나, 하부의 트랜지스터를 열화시키기 때문에 적층되는 구조가 채용되기에 난이하다.
이러한 이유로 MOSFET를 대체할 만한 구조를 갖는 메모리 소자의 연구가 활발히 이루어지고 있다. 최근 반도체 기술이 응용되어 발전되고 있는 마이크로 전기 기계 시스템(Micro Electro-Mechanical System : MEMS) 기술 및 나노 전기 기계 시스템(Nano Electro-Mechanical System : NEMS) 기술이 대두되고 있다. 이중에서 탄소 나노튜브가 채용되는 메모리 소자가 미국공개특허 제2004/0181630호에서 수평으로 배열된 나노조직물을 갖는 소자 및 그의 제조방법(Devices having horizontally-disposed nanofabric articles and methods of making)이란 이름으로 개시되어 있다.
이하, 도면을 참조하여 종래 기술에 따른 메모리 소자를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 메모리 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 메모리 소자는 소정의 간격을 갖고 일방향으로 평행하게 형성된 하부 전극(112) 및 상부 전극(168)과, 상기 하부 전극(112) 및 상부 전극(168)사이에서 각각 이격하여 통과되며, 상기 하부 전극(112) 또는 상부 전극(168)에서 떨어지거나 접촉되면서 소정의 데이터를 저장토록 형성된 나노튜브 조각(154)을 포함하여 구성된다.
여기서, 상기 하부 전극(112)은 반도체 기판 상의 제 1 층간 절연막에 형성된 공동(cavity)에 매립되어 형성된다. 예컨대, 상기 하부 전극(112)은 도전성 금속 또는 반도체 재질로 이루어진다.
상기 상부 전극(168)은 상기 하부 전극(112)의 상에서 상기 하부 전극(112)과 일정한 공극(vacant space, 174)을 갖도록 설계된다. 이때, 상기 상부 전극(168)은 상기 제 1 층간 절연막(176) 상에 형성된 제 2 층간 절연막(도시되지 않음)에 의해 지지되도록 형성되어 있다.
상기 나노튜브 조각(154)은 상기 하부 전극(112)과 상기 상부 전극(168) 사이에 형성된 상기 공극(174)의 중심을 통과하며 소정의 조건에서 상기 하부 전극(112) 또는 상기 상부 전극(168)으로 접촉되도록 형성되어 있다. 예컨대, 상기 나노튜브 조각(154)은 상기 하부 전극(112) 양측 가장자리의 상기 제 1 층간 절연막(176) 상에 형성되는 질화막 상부에서 거치되어 상기 하부 전극(112)으로부터 소정의 높이를 갖고 부양되도록 형성된다. 또한, 상기 나노튜브 조각(154)에 인가되는 전하와 반대되는 전하가 인가되는 상기 하부 전극(112) 또는 상기 상부 전 극(168)의 방향으로 굴절되어 접촉된다. 상기 나노튜브 조각(154)을 상기 하부 전극(112)으로 접촉되게 할 경우, 상기 하부 전극(112)에 대향하는 상기 상부 전극(168)에는 상기 나노튜브 조각(154)에 인가되는 전하와 동일한 전하가 인가된다. 이후, 상기 나노튜브 조각(154)이 상기 하부 전극(112)에 계속하여 접촉되어 있기 위해서는 상기 하부 전극(112)에 소정의 전하가 인가되어 있어야만 한다. 물론, 상기 나노튜브 조각(154)은 상기 상부 전극(168)에 접촉될 경우, 상기 나노튜브 조각(154)에 인가되는 전하와 반대되는 전하가 상기 상부 전극(168)에 인가되고, 상기 나노튜브 조각(154)에 인가되는 전하와 동일한 전하가 상기 하부 전극(112)에 인가된다.
따라서, 종래 기술에 따른 메모리 소자는 나노튜브 조각(154)이 하부 전극(112)과 상부 전극(168) 사이에 부유되어 있는 상태와, 상기 하부 전극(112) 또는 상기 상부 전극(168)에 접촉된 상태에 각각 대응되는 1 비트에 해당되는 데이터가 저장되도록 할 수 있다.
하지만, 종래 기술에 따른 메모리 소자는 다음과 같은 문제점이 있었다.
첫째, 종래의 메모리 소자는 하부 전극(112) 또는 상부 전극(168)에 나노튜브 조각(154)이 접촉된 상태를 유지시키기 위해 상기 나노튜브 조각(154)과 접촉되는 상기 하부 전극(112) 또는 상기 상부 전극(168)과 상기 나노튜브 조각(154)에 소정의 전하가 연속적으로 공급되어야만 함으로 대기 전력의 소모가 증가하고, 상기 전하의 공급이 중단 될 경우, 상기 나노튜브 조각(154)의 접촉 여부에 대응되는 소정의 정보가 기록된 상태가 유지될 수 없기 때문에 비 휘발성 메모리 소자를 구 현할 수 없다.
둘째, 종래의 메모리 소자는 하부 전극(112) 또는 상부 전극(168)에 접촉된 나노튜브 조각(154)이 분리되고자 할 때, 도전성 금속 재질로 형성된 하부 전극(112) 또는 상부 전극(168)과 나노튜브 사이에서 반데르발스의 힘(van der Waal's force)이 작용하여 서로 분리되지 않아 정보의 기록이 명확히 이루어질 수 없기 때문에 메모리 소자의 신뢰성이 떨어지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 소정의 기록된 정보를 유지시키기 위한 대기 전력 소모를 감소시키고, 외부에서 공급되는 전하가 없이도 소정의 정보가 손실되지 않도록 하여 생산성을 증대 또는 극대화할 수 있는 비 휘발성 메모리 소자를 제공하는 데 있다.
그리고, 본 발명의 다른 목적은 도전성 금속 재질의 접촉을 회피하여 도전성 금속 재질의 접촉 여부에 대응되는 정보의 기록을 명확하게 하여 메모리 소자의 신뢰성을 증대 또는 극대화할 수 있는 비 휘발성 메모리 소자를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 비휘발성 메모리 소자는, 공극을 사이에 두고 서로 교차되도록 형성된 복수개의 워드 라인; 상기 복수개의 워드 라인사이의 상기 공극 내에서 복수개의 워드 라인 중 어느 하나의 워드 라인에 평행하게 형성되고, 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴절되도록 형성된 비트 라인; 및 상기 비트 라인과 교차되는 워드 라인과 상기 비트 라인사이에서 절연되어 형성되며, 상기 워드 라인의 방향으로 굴절되는 상기 비트 라인을 정전기적으로 고정시킬 수 있도록 전하를 트랩핑시키는 트랩 사이트를 포함함을 특징으로 한다.
여기서, 상기 복수개의 워드 라인 중 어느 하나가 형성되는 기판과, 상기 기판 상에 형성되는 워드 라인 및 상기 트랩 사이트 상부에서 비트 라인을 부양시켜 지지하도록 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막 상에서 지지되는 상기 비트 라인의 상부에서 상기 공극을 갖고 나머지 하나의 워드 라인을 부양시키기 위해 상기 나머지 하나의 워드 라인의 측면을 지지토록 형성된 제 2 층간 절연막을 더 포함하고, 상기 트랩 사이트는 제 1 실리콘 산화막, 실리콘 질화막, 및 제 2 실리콘 산화막이 적층된 구조를 갖는 것이 바람직하다.
또한, 본 발명의 다른 양태는, 평탄면을 갖는 기판; 상기 기판 상에서 일방향으로 형성된 제 1 워드 라인; 상기 제 1 워드 라인의 상부에서 공극을 갖도록 부양되어 상기 제 1 워드 라인과 교차되는 방향으로 형성된 제 2 워드 라인; 상기 제 2 워드 라인을 부양시키기 위해 상기 제 1 워드 라인의 측면 상기 기판 상에서 상기 제 2 워드 라인의 측면을 지지토록 형성된 제 1 층간 절연막 및 제 2 층간 절연막; 상기 제 1 층간 절연막과 상기 제 2 층간 절연막사이에서 상기 제 1 워드 라인 상부의 상기 공극 중심을 통과하며 상기 제 1 워드 라인과 교차되는 방향으로 형성되고, 유사 시에 상기 제 1 워드 라인, 또는 상기 제 2 워드 라인에 근접하는 수직 방향으로 굴절되도록 형성된 비트 라인; 및 상기 비트 라인 하부의 상기 제 1 워드 라인 상에 적층되어 형성되고, 상기 제 1 워드 라인 방향으로 굴절되는 상기 비트 라인을 정전기적으로 고정시킬 수 있도록 전하를 트랩핑시키는 트랩 사이트를 포함하는 비휘발성 메모리 소자이다.
그리고, 본 발명의 또 다른 양태는, 기판 상에 제 1 워드 라인, 트랩 사이트, 및 제 1 희생막을 형성하는 단계; 상기 제 1 워드 라인, 트랩 사이트, 및 제 1 희생막의 측벽에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 희생막 및 상기 제 1 층간 절연막 상에서 상기 제 1 워드 라인, 트랩 사이트, 및 제 1 희생막에 교차되는 방향으로 비트 라인을 형성하는 단계; 상기 비트 라인을 둘러싸는 상기 제 2 희생막을 형성하는 단계; 상기 제 2 희생막이 형성된 기판 상에 상기 제 2 희생막을 매립시키는 제 2 층간 절연막을 형성하는 단계; 상기 제 2 희생막 상의 상기 제 2 층간 절연막을 제거하여 상기 제 2 희생막의 상부에 제 2 워드 라인을 형성하는 단계; 상기 제 2 워드 라인과 교차되지 않는 상기 제 1 워드 라인 상부의 상기 제 1 희생막 또는 제 2 희생막을 노출시키는 트렌치를 형성하는 단계; 및 상기 트렌치에 의해 노출되는 상기 제 1 희생막, 및 제 2 희생막을 제거하여 상기 제 1 워드 라인과 상기 트랩 사이트 사이에 공극을 형성하는 단계를 포함하는 비 휘발성 메모리 소자의 제조방법이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 비 휘발성 메모리 소자 및 그의 제조방법을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 기판 '상'에 존재한다고 기술될 때 다른 층이나 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 비 휘발성 메모리 소자를 나타내는 사시도이고, 도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도이고, 도 4는 도 2의 Ⅱ∼Ⅱ'선상을 취하여 나타낸 단면도이다.
도 2 내지 도 4에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 비 휘발성 메모리 소자는, 소정의 간격의 공극(84)을 사이에 두고 공간적으로 서로 엇갈리면서 평면적으로 교차되도록 형성된 기록 워드 라인(예를 들어, 제 1 워드 라인, 20)과 독출 워드 라인(예를 들어, 제 2 워드 라인, 70)을 포함하여 이루어진다. 여기서, 상기 기록 워드 라인(20)은 소정의 평탄면을 갖는 기판(10) 상에서 소정의 두께를 갖고 형성된다. 예컨대, 상기 기판(10)은 가요성(flexibility)이 우수한 절연 기판 또는 반도체 기판을 포함하여 이루어진다. 상기 기록 워드 라인(20) 및 상기 독출 워드 라인(70)은 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질과, 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질로 이루 어질 수 있다. 또한, 상기 독출 워드 라인(70)은 상기 기록 워드 라인(20)과 일정 거리를 갖고 부양되어 평면적으로 서로 교차되도록 형성되어 있다. 이때, 상기 독출 워드 라인(70)은 상기 기판(10) 상에 형성되는 제 1 층간 절연막(80) 및 제 2 층간 절연막(90)에 의해 지지되도록 형성 있다. 상기 제 1 층간 절연막(80) 및 제 2 층간 절연막(90)은 각각 상기 기록 워드 라인(20) 및 상기 독출 워드 라인(70)의 측면을 절연시키도록 형성되어 있다. 예컨대, 상기 제 1 층간 절연막(80) 및 상기 제 2 층간 절연막(90)은 TEOS, USG, SOG, 또는 HDP-CVD 방법으로 형성된 실리콘 산화막을 포함하여 이루어진다.
또한, 상기 기록 워드 라인(20)과 상기 독출 워드 라인(70)사이의 공극(84) 중심을 통과하면서 상기 제 1 층간 절연막(80)과 상기 제 2 층간 절연막(90) 사이에서 상기 독출 워드 라인(70)과 동일한 방향으로 비트 라인(50)이 형성되어 있다. 여기서, 상기 비트 라인(50)은 상기 기록 워드 라인(20)과 상기 독출 워드 라인(70) 사이에서 수직의 상하방향으로 굴곡되도록 형성되어 있다. 도시되지는 않았지만, 상기 기록 워드 라인(20)과 상기 비트 라인(50) 사이에서 적층된 제 1 희생막(도 7a의 40)이 제거되고, 상기 비트 라인(50)과 상기 독출 워드 라인(70) 사이에서 적층된 제 2 희생막(도 7e의 60)이 제거되면서 상기 공극(84)이 형성될 수 있다. 상기 제 1 희생막(40) 및 상기 제 2 희생막(60)은 폴리 실리콘 재질을 포함하여 이루어진다. 또한, 상기 제 1 희생막(40), 또는 제 2 희생막(60)은 상기 기록 워드 라인(20)과 상기 독출 워드 라인(70)이 교차되지 않는 상기 기록 워드 라인(20) 상에 형성된 트렌치(도 7i의 94)에 의해 노출되어 제거될 수 있다. 이때, 상기 독출 워드 라인(70)과 상기 비트 라인(50)은 서로 절연되어 있어야 하기 때문에 상기 비트 라인(50)과 상기 기록 워드 라인(20)이 교차되지 않은 부분의 상기 독출 워드 라인(70)과 상기 비트 라인(50) 사이에 스페이서(도시되지 않음)가 형성될 수도 있다. 상기 비트 라인(50)은 상기 기록 워드 라인(20)과 상기 독출 워드 라인(70)사이의 공극(84)에서 수직방향으로 이동될 수 있도록 소정의 탄성을 갖는다. 예컨대, 상기 비트 라인(50)은 티타늄, 질화 티타늄, 또는 탄소 나노튜브 재질로 이루어진다. 이때, 상기 탄소 나노튜브는, 탄소원자 6개로 이루어진 육각형 모양이 서로 연결되어 관 모양을 이루고 있고, 상기 관의 지름이 수∼수십 나노미터에 불과하여 탄소 나노튜브라고 일컬어진다. 또한, 상기 탄소 나노튜브는, 전기 전도도가 구리와 비슷하고, 열전도율은 자연계에서 가장 뛰어난 다이아몬드와 같으며, 강도는 철강보다 100배나 뛰어나고, 탄소섬유가 1％만 변형시켜도 끊어지는 반면 탄소 나노튜브는 15％가 변형되어도 견딜 수 있는 복원력을 갖는다.
그리고, 상기 기록 워드 라인(20)의 방향으로 굴곡되는 상기 비트 라인(50)을 정전기적으로 고정시킬 수 있도록 상기 기록 워드 라인(20) 또는 외부에서 인가되는 소정의 전하를 트랩핑(trapping)시킬 수 있는 트랩 사이트(trap site, 30)가 상기 비트 라인(50)과 상기 기록 워드 라인(20)사이에서 상기 기록 워드 라인(20) 방향으로 형성되어 있다. 여기서, 상기 트랩 사이트(30)는 상기 기록 워드 라인(20)을 통해 인가되는 전하가 소정 박막의 내부로 터널링시켜 트랩되도록 하고, 외부에서 공급되는 전하가 없을 경우에도 트랩(trap)된 전하를 항시 구속(속박)시킬 수 있도록 형성된다. 예컨대, 상기 트랩 사이트(30)는 상기 기록 워드 라인(20) 상에 형성된 제 1 실리콘 산화막(32), 트랩 실리콘 질화막(34), 및 제 2 실리콘 산화막(36)이 적층된 ‘ONO(Oxide-Nitride-Oxide)'구조를 갖는 박막을 포함하여 이루어진다. 따라서, 상기 기록 워드 라인(20)에 소정의 크기를 갖는 전류가 인가되면 상기 전류에 의해 상기 제 1 실리콘 산화막(32)을 통해 터널링되는 전하가 상기 트랩 실리콘 질화막(34)에 트랩될 수 있다. 또한, 상기 트랩 사이트(30) 상부의 상기 비트 라인(50)에 상기 트랩 사이트(30)에서 트랩된 전하와 반대되는 극성을 갖는 전하가 공급될 경우, 상기 비트 라인(50)은 상기 트랩 사이트(30)의 방향으로 이동된다. 반면, 상기 트랩 사이트(30) 상부의 상기 비트 라인(50)에 상기 트랩 사이트(30)에서 트랩된 전하와 동일한 극성을 갖는 전하가 공급될 경우, 상기 비트 라인(50)은 상기 트랩 사이트(30) 상부의 독출 워드 라인(70)으로 이동된다. 이때, 상기 비트 라인(50)의 이동방향은 다음 수식에서 표현되는 쿨롱의 힘(F)에 의해서 나타내어질 수 있다.
(수식)
Figure 112006076099326-pat00001
여기서,
Figure 112006076099326-pat00002
는 쿨롱 상수이고,
Figure 112006076099326-pat00003
은 비트 라인(50)에 인가되는 전하이고,
Figure 112006076099326-pat00004
는 트랩 사이트(30) 및 기록 워드 라인(20)에 인가되는 전하이다. 또한,{r}^{r은 상기 트랩 사이트(30) 또는 기록 워드 라인(20)과, 비트 라인(50)사이의 직선거리이다. 쿨롱의 힘에 의하면, 상기
Figure 112006076099326-pat00005
과, 상기
Figure 112006076099326-pat00006
가 서로 반대의 극성을 가질 경우, 서로 인력(attractive force)이 작용하여 서로 가까워질 수 있다. 반면, 상기
Figure 112006076099326-pat00007
과, 상기
Figure 112006076099326-pat00008
가 동일한 극성을 가질 경우, 서로 척력(repulsive force)이 작용하여 서로 멀어질 수 있다. 따라서, 상기 트랩 사이트(30)와 상기 비트 라인(50)에 서로 다른 극성을 갖는 전하가 인가되면 상기 비트 라인(50)이 상기 트랩 사이트(30)의 방향으로 굴곡될 수 있다. 이때, 상기 독출 워드 라인(70)에는 상기 비트 라인(50)에 공급되는 전하와 동일한 극성의 전하가 공급되어도 무방하다.
또한, 상기 비트 라인(50)이 상기 트랩 사이트(30)의 방향으로 굴곡되어 상기 트랩 사이트(30)에 접촉되거나 근접하게 될 경우, 상기 트랩 사이트(30)와 상기 비트 라인(50)사이의 거리(r)가 가까워지기 때문에 인력으로서 작용되는 쿨롱의 힘이 더욱 커진다. 이때, 상기 트랩 사이트(30) 하부의 기록 워드 라인(20)에 전하가 인가되지 않더라도 상기 트랩 사이트(30)에 트랩된 전하에 의해 상기 비트 라인(50)에서 소정의 전하가 유도되어 상기 비트 라인(50)이 굴곡된 채로 존재한다. 왜냐하면, 쿨롱의 힘으로 대표되는 정전기력은 일반적인 탄성력 또는 복원력에 비해 수만배 이상 강하게 작용하기 때문에 상기 트랩 사이트(30)와 비트 라인(50)의 정전기적인 결합이 상기 탄성력 또는 복원력에 의해 쉽게 끊어지지 않는다. 실제로, 마이크로 이하의 나노급 초미세 소자의 구현에 있어서 쿨롱의 힘은 거리(r) 제곱의 역수에 비례하는 크기를 갖지만, 탄성력 또는 복원력은 단순 거리(r)에 비례하는 크기를 갖는다. 따라서, 초미세 구조를 갖는 상기 비트 라인(50)은 복원력이 무시된 쿨롱의 힘에 의해 상기 트랩 사이트(30)의 방향으로 이동되거나, 상기 독출 워드 라인(70)의 방향으로 이동되는 것으로 표현될 수 있다. 또한, 상기 기록 워드 라인(20)과 상기 비트 라인(50)에 공급되는 전하가 존재하지 않더라도 상기 트랩 사이트(30)에 트랩된 전하에서 기인되는 전기장에 의해 상기 비트 라인(50)에 상기 트랩 사이트(30)의 전하와 반대되는 전하가 유도되어 상기 트랩 사이트(30)와 상기 비트 라인(50)이 근접한 상태가 유지될 수 있다. 나아가, 상기 비트 라인(50) 단독으로 일정 크기 이하의 전류가 계속 공급되더라도 상기 트랩 사이트(30)의 전하에서 기인되는 전기장에 속박되어 상기 비트 라인(50)이 트랩 사이트(30)에 근접한 상태가 지속적으로 유지될 수도 있다.
따라서, 본 발명의 실시예에 따른 비 휘발성 메모리 소자는 상기 트랩 사이트(30)에 근접 또는 접촉되는 상기 비트 라인(50)의 위치와, 상기 트랩 사이트(30)에서 분리되어 이격되는 상기 비트 라인(50)의 위치를 각각 구분하여 상기 독출 워드 라인(70)으로부터 1 비트(bit)에 해당되는 정보를 출력토록 할 수 있다.
예컨대, 상기 트랩 사이트(30)에 근접 또는 접촉되는 상기 비트 라인(50)과 상기 독출 워드 라인(70)간에 유도되는 전기장의 크기에 비례하는 제 1 전위(제 1 전압)와, 상기 트랩 사이트(30)에서 분리되어 이격하는 비트 라인(50)과 상기 독출 워드 라인(70)간에 유도되는 전기장의 크기에 비례하는 제 2 전위(제 2 전압)에 대응되는 정보가 출력될 수 있다. 상기 제 1 전위는 상기 제 2 전위에 비해 작은 값을 갖는다. 이때, 상기 트랩 사이트(30)로부터 이격된 상기 비트 라인(50)에서 소정의 정보를 독출하고자 할 경우, 상기 비트 라인(50)과 상기 독출 워드 라인(70) 사이에 정전기적인 인력이 작용하여 상기 비트 라인(50)이 상기 독출 워드 라인(70) 방향으로 이동될 수도 있다.
따라서, 본 발명의 실시예에 따른 비 휘발성 메모리 소자는 기록 워드 라 인(20)으로 인가되는 전하를 터널링시켜 트랩되도록 하고, 트랩된 상기 전하를 이용하여 비트 라인(50)의 굴곡된 상태를 지속시키는 트랩 사이트(30)를 구비하여 소정의 정보를 저장하기 위해 인가되어야 할 대기 전력의 소모를 줄이고, 상기 기록 워드 라인(20)을 통해 공급되는 전하가 없이도 소정의 정보가 손실되지 않도록 할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
도 5는 도 2의 비트 라인(50) 및 기록 워드 라인(20)으로 인가되는 전압과 상기 비트 라인(50)의 굴절 거리간의 관계를 나타내는 그래프로서, 상기 비트 라인(50)과 상기 기록 워드 라인(20)간에 양의 값을 갖는 ‘Vpull-in ’의 전압이 걸리게 되면 상기 비트 라인(50)과 상기 트랩 사이트(30)가 근접하게 되어 ‘0’에 대응되는 정보가 기록되고, 상기 비트 라인(50)과 상기 기록 워드 라인(20)간에 음의 값을 갖는‘Vpull-out'의 전압이 걸리게 되면 상기 비트 라인(50)과 상기 트랩 사이트(30)가 서로 멀어져 ‘1’에 대응되는 정보가 기록될 수 있다. 여기서, 가로축은 전압의 크기를 나타내고, 세로축은 상기 트랩 사이트(30)의 표면으로부터 독출 워드 라인(70)까지 비트 라인(50)이 이동된 거리(Tgap)를 나타낸다. 따라서, 상기 비트 라인(50)과 기록 워드 라인(20)사이에 유도되는 전압의 크기에 따라 상기 비트 라인(50)이 상기 트랩 사이트(30)에 접촉되거나 이격되어 '0' 또는 '1'의 값을 갖는 1비트(bit)에 대응되는 디지털 정보가 기록될 수 있다. 이때, 상기 'Vpull-in'의 전압과 상기 'Vpull-out'의 전압은 다음 수식 2에 의해 결정될 수 있다.
(수식 2)
V = VB/L - VWWL
여기서, 상기 'V'는 'Vpull-in'의 전압 또는 'Vpull-out'의 전압을 나타내며, 'VB/L'은 상기 비트 라인(50)에 인가되는 전압이고, 'VWWL'은 상기 기록 워드 라인(20)에 인가되는 전압이다. 이때, 상기 'Vpull-in'의 전압은 양의 값을 갖고, 상기 'Vpull-out'의 전압은 음의 값을 갖는다. 예컨대, 상기 'Vpull-in'의 전압과 'Vpull-out'의 전압 절대값이 서로 동일 또는 유사하면, '0'의 값에 대응되는 정보를 기록하고자 할 경우, 1/2'Vpull-in'의 전압을 상기 비트 라인(50)에 인가하고, 1/2'Vpull-out'의 전압을 기록 워드 라인(20)에 인가하여 상기 비트 라인(50)을 트랩 사이트(30)에 접촉시킬 수 있다.
또한, '1’에 대응되는 정보를 기록하고자 할 경우, 1/2'Vpull-out'의 전압을 비트 라인(50)에 인가하고 1/2'Vpull-in'의 전압을 인가하여 상기 비트 라인(50)을 상기 트랩 사이트(30)로부터 이격토록 할 수 있다. 도시되지는 않았지만, 상기 'Vpull-in'의 전압 또는 'Vpull-out'의 전압이 인가되지 않는 이웃하는 비트 라인(50), 기록 워드 라인(20), 독출 워드 라인(70)은 접지된 상태를 갖도록 설정될 수 있다.
한편, 상기 비트 라인(50)이 상기 트랩 사이트(30)에 근접하게 될 경우, 상기 비트 라인(50)이 아래로 휘어진다. 이때, 상기 비트 라인(50)은 상기 트랩 사이트(30)의 제 2 실리콘 산화막(36)에 의해 절연되어 있기 때문에 도전성 금속 성분 으로 이루어진 기록 워드 라인(20)과, 상기 트랩 사이트(30)의 상기 트랩 실리콘 질화막(34), 또는 폴리 실리콘막에 직접 접촉되지 않는다. 따라서, 상기 비트 라인(50)과 상기 트랩 사이트(30)는 서로 절연되어 있으므로 종래의 도전성 금속의 접촉에 의한 반데르발스의 힘이 작용되지 않기 때문에 상기 비트 라인(50)에 전하가 공급되지 않더라도 상기 트랩 사이트(30)에 트랩된 전하와, 상기 트랩 사이트(30)에 트랩된 전하에 대응하여 유도되는 전하에 의해 발생되는 상기 쿨롱의 힘에만 의존하여 서로 접촉된다. 상기 트랩 사이트(30)에 트랩된 전하를 제거하면 쿨롱의 힘이 제거되어 상기 비트 라인(50)의 탄성력 또는 복원력에 의해 상기 비트 라인(50)이 상기 트랩 사이트(30)로부터 분리될 수 있다.
따라서, 본 발명의 실시예에 따른 비 휘발성 메모리 소자는, 수직 방향으로 이동되면서 비트 라인(50)과 접촉되고, 상기 비트 라인(50)을 절연시키도록 형성된 트랩 사이트(30)를 구비하여 상기 비트 라인(50)과 상기 트랩 사이트(30)의 접촉 여부에 대응되는 정보의 기록과 제거를 명확하게 할 수 있기 때문에 신뢰성을 증대 또는 극대화할 수 있다.
도 6은 도 2의 비휘발성 메모리 소자가 적층된 구조를 나타내는 단면도로서, 평면적으로 서로 교차되도록 형성된 기록 워드 라인(20)과 독출 워드 라인(70) 사이에서 수직 방향으로 굴곡되는 비트 라인(50)을 정전기적으로 고정시키는 트랩 사이트(30)를 구비하는 비휘발성 메모리 소자가 복수개가 순차적으로 적층되어 형성되어 있다. 여기서, 복수개의 기록 워드 라인(20) 및 복수개의 독출 워드 라인(70) 각각이 서로 동일한 방향을 갖도록 형성되어 있다. 이때, 상기 독출 워드 라인(70) 상부의 제 3 층간 절연막(100)을 사이에 두고 복수개의 비휘발성 메모리 소자가 형성되어 있다. 상기 제 3 층간 절연막(100)은 상기 독출 워드 라인(70)과 트랩 사이트(30) 사이의 공극(84)을 형성하기 위해 제거되는 제 1 희생막(40), 및 제 2 희생막(60)을 노출시키는 트렌치(94) 내부를 매립시키도록 형성된다.
도시되지는 않았지만, 복수개의 기록 워드 라인(20) 및 복수개의 독출 워드 라인(70) 각각이 서로 엇갈리도록 형성되어도 무방하다. 또한, 상기 비휘발성 메모리 소자에 인가되는 전압을 제어하는 적어도 하나이상의 트랜지스터와 같은 스위칭 소자가 상기 비휘발성 메모리 소자의 외곽에 형성될 수 있다. 나아가서, 상기 비휘발성 메모리 소자의 인접하는 부분에 MOS 트랜지스터, 커패시터, 저항과 같은 다양한 소자가 구성되어도 무방하다.
따라서, 본 발명의 실시예에 따른 비 휘발성 메모리 소자는, 기록 워드 라인(20) 독출 워드 라인(70), 및 비트 라인(50)과 같은 전기적인 배선만으로도 스위칭 동작이 가능한 능동소자이고, 상기 비트 라인(50)의 굴곡된 상태를 정전기적으로 고정시키도록 형성되는 트랩 사이트(30)를 구비하여 상기 비트 라인(50)의 굴곡된 상태에 대응되는 1비트에 대응되는 정보를 저장시킬 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 비 휘발성 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 7a 내지 도 9k는 도 2 내지 도 4의 비 휘발성 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 사시도 및 공정 단면도들이다. 여기서, 도 8a 내지 도 9k의 공정 단면도들은 도 7a 내지 도 7k의 공정 사시도에서 절취되어 순차적으로 나타내어진 것으로서, 공정 순서를 설명을 명확하게 하기 위해 중복되어 나타날 수 있다.
도 7a, 도 8a, 및 도 9a에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 비 휘발성 메모리 소자는, 수평 상태의 기판(10) 상에 도전성 금속층(20a)과, 제 1 실리콘 산화막(32)과, 트랩 실리콘 질화막(34)과, 제 2 실리콘 산화막(36), 및 제 1 희생막(40)을 각각 소정의 두께를 갖도록 순차적으로 적층한다. 여기서, 상기 기판(10)은 상기 도전성 금속층(20a)은 결정성장의 방향성을 갖지 않기 때문에 가요성(flexibility)이 우수한 절연 기판, 또는 반도체 기판의 사용이 가능하다. 상기 도전성 금속층(20a), 상기 제 1 실리콘 산화막(32), 상기 트랩 실리콘 질화막(34), 상기 제 2 실리콘 산화막(36), 및 상기 제 1 희생막(40)은 화학기상증착방법, 물리기상증착방법, 열산화방법에 의해 소정의 두께를 갖도록 순차적으로 형성된다. 예컨대, 상기 도전성 금속층(20a)은 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 금속 재질로 이루어지며, 물리기상증착방법 또는 화학기상증착방법에 의해 약 200Å 내지 약 500Å정도의 두께를 갖도록 형성된다. 상기 제 1 실리콘 산화막(32)과 상기 제 2 실리콘 산화막(36)은 열산화 방법 또는 화학기상증착방법에 의해 약 30Å 내지 약 200Å정도의 두께를 갖도록 형성되고, 상기 트랩 실리콘 질화막(34)은 화학기상증착방법에 의해 약 50Å 내지 약 300Å정도의 두께를 갖도록 형성된다. 또한, 상기 제 1 희생막(40)은 폴리 실리콘막으로 이루어지며 화학기상증착방법에 의해 약 10Å 내지 약 300Å정도의 두께를 갖도록 형성된다.
도 7b, 도 8b, 및 도 9b에 도시된 바와 같이, 도전성 금속층(20a)과, 제 1 실리콘 산화막(32)과, 트랩 실리콘 질화막(34)과, 제 2 실리콘 산화막(36)이 상기 기판(10)상에서 일방향으로 돌출된 라인 모양을 갖도록 패터닝한다. 여기서, 일방향으로 돌출되도록 패터닝되는 상기 도전성 금속층(20a)은 기록 워드 라인(20)으로 이루어지고, 상기 제 1 실리콘막과, 상기 트랩 실리콘 질화막(34)과, 상기 제 2 실리콘 산화막(36)은 'ONO'구조의 트랩 사이트(30)로 이루어진다. 또한, 상기 제 1 희생막(40)은 후속에서 형성되는 비트 라인(50)의 하부에서 소정의 공극(84)을 형성토록 하기 위해 제거된다. 예컨대, 상기 기록 워드 라인(20), 상기 트랩 사이트(30), 및 상기 제 1 희생막(40)의 패터닝 방법은 상기 제 1 희생막(40) 상에 포토레지스트를 도포하여 일방향의 포토레지스트 패턴을 패터닝하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제 1 희생막(40), 상기 제 2 실리콘 산화막(36), 상기 트랩 실리콘 질화막(34), 상기 제 1 실리콘 산화막(32), 상기 도전성 금속층을 순차적으로 식각한다. 도시되지는 않았지만, 상기 제 1 희생막(40) 상에 실리콘 질화막 또는 실리콘 산화막과 같은 하드 마스크막을 형성한 후 상기 포토레지스트 패턴을 형성하여 상기 하드 마스크막을 패터닝하고, 상기 포토레지스트 패턴을 제거한 후 상기 하드 마스크막을 식각 마스크로 사용하여 상기 제 1 희생막(40), 제 2 실리콘 산화막(36), 트랩 실리콘 질화막(34), 제 1 실리콘 산화막(32), 및 도전성 금속층(20a)을 순차적으로 제거하여도 무방하다. 이때, 상기 제 1 희생막(40), 상기 제 2 실리콘 산화막(36), 상기 트랩 실리콘 질화막(34), 상기 제 1 실리콘 산화막(32), 및 상기 도전성 금속층은 반응성이 우수한 반응 가스를 이용한 건식식각방법에 의해 비등방적으로 식각된다. 건식식각방법에 사용되는 식각 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스로 이루어질 수 있다. 따라서, 상기 기록 워드 라인(20), 상기 트랩 사이트(30), 및 제 1 희생막(40)은 소정의 선폭을 갖도록 패터닝되어 적층된 구조를 갖는다.
도 7c, 도 8c, 및 도 9c에 도시된 바와 같이, 제 1 희생막(40)이 형성된 기판(10) 상의 전면에 소정 두께의 제 1 층간 절연막(80)을 형성하고, 상기 제 1 희생막(40)이 노출되도록 상기 제 1 층간 절연막(80)을 평탄하게 제거하여 상기 기록 워드 라인(20) 및 상기 트랩 사이트(30)를 매몰시키고 상기 제 1 희생막(40)을 선택적으로 노출시킨다. 여기서, 상기 제 1 층간 절연막(80)은 상기 제 1 희생막(40) 상에 후속의 비트 라인(50) 및 독출 워드 라인(70)이 상기 기록 워드 라인(20)에 교차되어 형성될 수 있도록 평탄면을 제공하도록 형성된다. 예컨대, 상기 제 1 층간 절연막(80)은 TEOS, USG, SOG, 또는 HDP-CVD 방법으로 형성된 실리콘 산화막으로 이루어지며, 약 700Å 내지 약 1500Å정도의 두께를 갖도록 형성된다. 또한, 상기 제 1 층간 절연막(80)은 화학적 기계적 연마방법에 의해 평탄화될 수 있다.
도 7d, 도 8d, 및 도 9d에 도시된 바와 같이, 일방향으로 형성된 상기 제 1 희생막(40)과, 트랩 사이트(30), 및 기록 워드 라인(20)을 가로지는 방향으로 비트 라인(50)을 형성한다. 예컨대, 상기 비트 라인(50)은 티타늄, 또는 질화 티타늄과 같은 도전성 금속, 또는 탄소 나노튜브를 포함하여 이루어지며, 약 10Å 내지 약 200Å정도의 두께를 갖도록 형성된다. 상기 비트 라인(50)은 상기 기판(10)의 전면에 티타늄, 질화 티타늄, 또는 탄소 나노튜브를 형성하고, 상기 도전성 금속 또는 상기 탄소 나노튜브 상에서 상기 기록 워드 라인(20) 및 트랩 사이트(30)를 가로지르는 방향으로 소정 선폭의 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용한 건식식각방법으로 상기 도전성 금속, 또는 탄소 나노튜브를 비등방성 식각하여 형성된다. 이때, 상기 티타늄, 또는 질화 티타늄과 같은 도전성 금속은 스퍼터링과 같은 물리기상증착방법, 플라즈마 강화 화학기상증착방법 또는 고밀도 플라즈마 화학기상증착방법과 같은 화학기상증착방법을 형성될 수 있고, 상기 탄소 나노튜브는 전기방전방법을 이용하여 형성될 수 있다.
도 7e, 도 8e, 및 도 9e에 도시된 바와 같이, 상기 제 1 희생막(40) 상부의 상기 비트 라인(50) 상부 및 측면을 둘러싸는 제 2 희생막(60)을 형성한다. 여기서, 상기 제 2 희생막(60)은 후속에서 형성되는 상기 독출 워드 라인(70)과 상기 비트 라인(50)이 소정의 거리로 이격될 수 있도록 상기 비트 라인(50) 상부에 형성된다. 이때, 상기 비트 라인(50)과 상기 독출 워드 라인(70)은 후속에서 상기 제 2 희생막(60)이 제거되면 상기 제 2 희생막(60)의 두께에 대응되는 거리만큼 이격되도록 형성될 수 있다. 예컨대, 상기 제 2 희생막(60)은 상기 비트 라인(50)이 형성된 상기 기판(10)의 전면에 소정의 두께를 갖도록 형성되고, 상기 비트 라인(50)의 측면 및 상부를 마스킹시키는 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법으로 비등방성 식각되어 형성된다. 상기 제 2 희생막(60)은 상기 제 1 희생막(40)과 동일 또는 유사한 두께를 갖도록 형성된다. 예컨대, 상기 제 2 희생 막(60)은 상기 제 1 희생막(40)과 마찬가지로 화학기상증착방법으로 형성된 폴리 실리콘 재질로 이루어지며 약 10Å 내지 약 300Å정도의 두께를 갖도록 형성된다. 이때, 상기 화학기상증착방법으로 형성되는 상기 제 2 희생막(60)은 상기 비트 라인(50)이 소정의 두께 이하로 형성될 경우, 상기 비트 라인(50)의 단차를 극복토록 형성될 수도 있다. 또한, 상기 제 2 희생막(60)은 상기 제 1 희생막(40)과 서로 접촉되도록 형성되어 후속에서 상기 제 1 희생막(40)과 함께 제거되기 용이할 수 있다. 도시되지는 않았지만, 상기 제 2 희생막(60)은 상기 제 1 희생막(40) 양측 가장자리에 인접하는 기판(10) 상에서 확장되도록 형성되어도 무방하다.
도 7f, 도 8f, 및 도 9f에 도시된 바와 같이, 상기 제 2 희생막(60)이 형성된 상기 기판(10)의 전면에 제 2 층간 절연막(90)을 형성하고, 상기 제 2 층간 절연막(90)을 평탄화한다. 여기서, 상기 제 2 층간 절연막(90)은 상기 제 2 희생막(60)을 매몰시키고, 상기 제 2 희생막(60) 상에서 형성되는 독출 워드 라인(70)의 두께를 정의하도록 형성된다. 이때, 상기 제 2 층간 절연막(90)은 상기 독출 워드 라인(70)의 측면을 절연시키고 지지토록 형성된다. 예컨대, 상기 제 2 층간 절연막(90)은 TEOS, USG, SOG, 또는 HDP-CVD 방법으로 형성된 실리콘 산화막으로 이루어지며, 약 700Å 내지 약 1500Å정도의 두께를 갖도록 형성된다. 또한, 상기 제 2 층간 절연막(90)은 화학적 기계적 연마방법에 의해 평탄화될 수 있다. 이때, 상기 제 2 층간 절연막(90)은 상기 제 2 희생막(60)의 상부에서 소정의 두께를 갖고 남겨지도록 시간 식각(time etching)되어 평탄화될 수 있다.
도 7g, 도 8g, 및 도 9g에 도시된 바와 같이, 상기 제 2 희생막(60) 상부의 상기 제 2 층간 절연막(90)을 제거하여 상기 제 2 희생막(60)이 노출되는 소정 깊이의 그루브(groove, 92)를 형성한다. 여기서, 상기 그루브(92)의 깊이는 후속에서 상기 제 2 희생막(60) 상부에 형성되는 독출 워드 라인(70)의 두께에 대응된다. 또한, 상기 그루브(92)의 선폭은 상기 독출 워드 라인(70)의 선폭에 대응된다. 예컨대, 상기 그루브(92)는 상기 제 2 희생막(60) 상부의 상기 제 2 층간 절연막(90)을 선택적으로 노출시키는 포토레지스트 패턴 또는 하드 마스크막을 식각 마스크로 사용한 건식식각방법으로 상기 제 2 희생막(60)이 노출될 때까지 상기 제 2 층간 절연막(90)을 비등방적으로 제거하여 형성될 수 있다. 이때, 상기 그루브(92)는 약 200Å 내지 약 500Å정도의 깊이를 갖도록 형성된다. 도시되지는 않았지만, 상기 기록 워드 라인(20)과 교차되지 않는 상기 제 2 희생막(60) 상부의 상기 제 2 층간 절연막(90) 일부를 선택적으로 제거시키지 않을 수 있다. 예컨대, 상기 제 2 희생막(60)의 상부에서 제거되지 않는 상기 제 2 층간 절연막(90)의 일부는 후속에서 상기 비트 라인(50)과 상기 독출 워드 라인(70)사이의 공극(84)을 소정의 간격으로 이격시키는 스페이서가 된다.
도 7h, 도 8h, 및 도 9h에 도시된 바와 같이, 상기 그루브(92)가 형성된 상기 기판(10)의 전면에 소정 두께의 도전성 금속층을 형성하고, 상기 제 2 층간 절연막(90)이 노출되도록 상기 도전성 금속층을 평탄하게 제거하여 상기 그루브(92) 내에 독출 워드 라인(70)을 형성한다. 여기서, 상기 독출 워드 라인(70)은 상기 비트 라인(50) 및 상기 제 2 희생막(60)과 평행한 방향으로 형성된다. 또한, 상기 독출 워드 라인(70)은 상기 비트 라인(50)과 동일 또는 유사한 선폭을 갖도록 형성된 다. 예컨대, 상기 독출 워드 라인(70)은 상기 그루브(92) 내에 도전성 금속층을 형성하는 다마신 방법으로 형성될 수 있다. 또한, 상기 독출 워드 라인(70)은 상기 기록 워드 라인(20)과 마찬가지로, 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 금속 재질로 이루어진다. 상기 독출 워드 라인(70)은 무엇보다 선택비가 낮은 식각 가스 또는 식각 용액이 없어 시행되는 다마신 방법의 제조공정을 통해 제조될 수 있는 구리가 유리하다.
도시되지는 않았지만, 상기 독출 워드 라인(70)은 상기 제 2 층간 절연막(90)이 형성되기 전에 상기 제 2 희생막(60)의 상부에서 상기 비트 라인(50)과 평행한 방향으로 패터닝될 수 있다. 또한, 상기 독출 워드 라인(70)이 형성된 기판(10)의 전면에 상기 제 2 층간 절연막(90)을 형성하고, 상기 독출 워드 라인(70)이 노출되도록 상기 제 2 층간 절연막(90)을 평탄하게 제거하여도 무방하다.
도 7i, 도 8i, 및 도 9i에 도시된 바와 같이, 상기 독출 워드 라인(70)과 교차되지 않는 상기 기록 워드 라인(20), 상기 트랩 사이트(30), 및 상기 제 1 희생막(40) 상부의 상기 제 2 층간 절연막(90)을 제거하여 상기 제 1 희생막(40)과 상기 제 1 희생막(40)과 연결되는 제 2 희생막(60)이 노출되는 트렌치(94)를 형성한다. 예컨대, 상기 트렌치(94)는 상기 독출 워드 라인(70)과 교차되지 않는 상기 제 1 희생막(40) 상부의 상기 제 2 층간 절연막(90)을 선택적으로 노출시키는 포토레지스트 패턴 또는 하드 마스크막을 식각 마스크막으로 사용한 건식식각방법으로 상기 제 2 층간 절연막(90)을 비등방적으로 제거하여 상기 제 1 희생막(40)을 노출시 키도록 형성될 수 있다. 이때, 상기 트렌치(94)는 상기 독출 워드 라인(70)과 평행한 방향을 갖고, 상기 독출 워드 라인(70) 사이의 상기 제 1 희생막(40)을 개구시키는 라인 형태를 갖도록 형성되어도 무방하다. 또한, 상기 건식식각방법은 상기 제 1 희생막(40)에 비해 상기 제 2 층간 절연막(90)의 식각 선택비가 우수한 식각 가스가 사용될 수 있다. 상기 트렌치(94)는 상기 제 2 층간 절연막(90) 내부의 상기 제 1 희생막(40) 및 제 2 희생막(60)을 제거하기 위해 형성되는 것으로, 상기 트렌치(94)의 바닥 또는 측벽에서 상기 제 1 희생막(40) 및 제 2 희생막(60)을 노출시키도록 형성되어야만 한다. 이때, 상기 제 1 희생막(40)은 상기 제 2 희생막(60)과 동일 또는 유사한 재질로 형성되어 후속에서 상기 제 2 희생막(60)을 제거하는 습식식각에 의해 함께 제거될 수 있기 때문에 상기 제 1 희생막(40)만이 상기 트렌치(94)에서 노출되어도 무방하다. 나아가, 상기 트렌치(94)는 상기 비트 라인(50)과 교차되지 않는 상기 기록 워드 라인(20), 트랩 사이트(30), 및 상기 제 1 희생막(40) 상부의 제 2 층간 절연막(90)의 일부를 제거하여 상기 제 1 희생막(40)의 표면을 노출시키도록 형성되는 홀(hole)을 포함하여 이루어질 수 있다. 따라서, 상기 트렌치(94)는 상기 제 1 희생막(40) 또는 상기 제 2 희생막(60)을 노출시키기 위해 상기 제 2 층간 절연막(90)이 라인 모형 또는 홀 모양 제거되어 상기 제 1 희생막(40) 및 상기 제 2 희생막(60)을 제거하는 식각 용액 또는 식각 가스가 상기 제 2 층간 절연막(90)의 내부로 유입되도록 형성된다.
도 7j, 도 8j, 및 도 9j에 도시된 바와 같이, 상기 트렌치(94)의 바닥 또는 측벽에서 노출되는 상기 제 1 희생막(40)과, 제 2 희생막(60)을 제거하여 상기 트 랩 사이트(30)와 상기 독출 워드 라인(70) 사이에서 상기 비트 라인(50)이 부양되는 소정의 공극(84)을 형성한다. 예컨대, 상기 제 1 희생막(40)과 상기 제 2 희생막(60)은 습식식각방법, 또는 건식식각방법에 의해 상기 트렌치(94)의 측벽에서 노출된 면에서부터 측면으로 등방성 식각되어 제거될 수 있다. 먼저, 폴리 실리콘 재질로 이루어진 상기 제 1 희생막(40)과, 상기 제 2 희생막(60)의 습식식각방법에 사용되는 식각 용액은 상기 질산, 불산, 및 초산과 같은 강산에 탈이온수가 소정의 농도로 혼합된 혼합 용액으로 이루어진다. 또한, 상기 폴리 실리콘의 건식식각방법에 사용되는 식각 가스는 CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스로 이루어질 수 있다. 식각 공정 중에 상기 식각 용액 또는 상기 식각 가스는 상기 독출 워드 라인(70)과 상기 트랩 사이트(30)사이의 상기 제 1 희생막(40)과 상기 제 2 희생막(60)을 제거시키면서 소정의 공극(84)을 형성토록 하여 상기 비트 라인(50)이 상기 독출 워드 라인(70)과 상기 트랩 사이트(30)사이의 상기 공극(84) 중심을 통과하도록 형성시킬 수 있다.
도 7k, 도 8k, 및 도 9k에 도시된 바와 같이, 상기 트렌치(94)를 메몰시키도록 상기 기판(10) 상에 소정의 두께를 갖는 제 3 층간 절연막(100)을 형성한다. 여기서, 상기 제 3 층간 절연막(100)은 상기 비트 라인(50) 하부의 공극(84)에 형성되지 않아야 한다. 왜냐하면, 상기 비트 라인(50) 하부의 공극(84)에 상기 제 3 층간 절연막(100)이 형성될 경우, 상기 비트 라인(50)의 스위칭 동작이 불량해지기 때문이다. 따라서, 상기 제 3 층간 절연막(100)은 상기 트렌치(94)의 바닥에서부터 적층되면서 상기 트렌치(94)의 측벽으로 성장되지 못하도록 스텝 커버리지가 낮은 공정을 통해 형성된다. 예컨대, 상기 제 3 층간 절연막(100)은 물리적기상증착방법(Physical Vapor Deposition : PVD) , 화학적기상증착방법(Chemical Vapor Deposition : CVD), 분자빔증착방법(Molecular Beam Epitaxy : MBE), 액체상증착방법(Liquid Phase Epitaxy : LPE)에 의해 형성되는 실리콘 산화막, 실리콘 산질화막, 또는 유기 EL을 포함하여 이루어진다. 이때, 상기 트렌치(94)의 직경이 크면 클수록 상기 제 3 층간 절연막(100)을 형성하기 위한 물질을 포함하는 가스 또는 유체가 상기 트렌치(94)의 측벽을 통해 상기 트랩 사이트(30)와 상기 독출 워드 라인(70)사이의 공극(84) 내부로 유입되어 상기 제 3 층간 절연막(100)이 상기 공극(84)의 내부에서 다량으로 형성될 수 있다. 따라서, 상기 트렌치(94)의 크기가 작으면 작을수록 상기 트랩 사이트(30)와 독출 워드 라인(70)사이의 상기 공극(84) 내부에서 상기 제 3 층간 절연막(100)이 형성되는 것을 줄일 수 있도록 할 수 있다. 또한, 상기 트렌치(94)가 상기 트랩 사이트(30)와 상기 독출 워드 라인(70)사이의 상기 공극(84)으로부터 멀리 떨어져 형성될수록 상기 공극(84)에서 상기 제 3 층간 절연막(100)이 형성되는 것을 줄일 수 있다. 도시되지는 않았지만, 상기 트렌치(94)의 바닥까지 상기 제 2 층간 절연막(90)이 메몰되지 않고, 상기 트렌치(94)의 상단을 가로막아 상기 트렌치(94) 전체가 커다란 공동(cavity)으로 만들어질 수 있도록 형성되어도 무방하다.
이후, 상기 트렌치(94)를 메몰시키는 상기 제 2 층간 절연막(90)을 평탄화하고, 상기 제 2 층간 절연막(90) 상에서 또 다른 기록 워드 라인(20), 트랩 사이트(30), 비트 라인(50), 및 독출 워드 라인(70)을 순차적으로 형성하여 다층구조의 비 휘발성 메모리 소자를 제조토록 할 수도 있다.
따라서, 본 발명의 실시예에 따른 비 휘발성 메모리 소자의 제조방법은, 기판(10) 상에 소정 선폭을 갖고 일방향으로 기록 워드 라인(20) 및 트랩 사이트(30)를 형성하고, 상기 기록 워드 라인(20) 및 트랩 사이트(30) 상에서 소정의 높이로 부양되는 비트 라인(50)을 형성하고, 상기 비트 라인(50) 상에서 소정의 공극(84)을 갖고 상기 기록 워드 라인(20) 및 트랩 사이트(30)와 동일 또는 유사한 방향으로 배열되는 독출 워드 라인(70)을 형성하여 상기 비트 라인(50)이 상기 트랩 사이트(30)와의 접촉 유무에 대응되는 정보를 기록 또는 독출토록 할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 기록 워드 라인으로 인가되는 전하를 터널링시켜 트랩되도록 하고, 트랩된 상기 전하를 이용하여 비트 라인의 굴곡된 상태를 지속시키는 트랩 사이트를 구비하여 소정의 정보를 저장하기 위해 인가되어야 할 대기 전력의 소모를 줄이고, 상기 기록 워드 라인을 통해 공급되는 전하가 없이 도 소정의 정보가 손실되지 않도록 할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있는 효과가 있다.
또한, 수직 방향으로 이동되는 비트 라인과 접촉되고, 상기 비트 라인을 절연시키도록 형성된 트랩 사이트를 구비하여 상기 비트 라인과 상기 트랩 사이트의 접촉 여부에 대응되는 정보의 기록과 제거를 명확하게 할 수 있기 때문에 신뢰성을 증대 또는 극대화할 수 있는 효과가 있다.

Claims (20)

  1. 공극을 사이에 두고 서로 교차되도록 형성된 복수개의 워드 라인;
    상기 복수개의 워드 라인사이의 상기 공극 내에서 복수개의 워드 라인 중 어느 하나의 워드 라인에 평행하게 형성되고, 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴절되도록 형성된 비트 라인; 및
    상기 비트 라인과 교차되는 워드 라인과 상기 비트 라인사이에서 절연되어 형성되며, 상기 워드 라인의 방향으로 굴절되는 상기 비트 라인을 정전기적으로 고정시킬 수 있도록 전하를 트랩핑시키는 트랩 사이트를 포함함을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 복수개의 워드 라인 중 어느 하나가 형성되는 기판과, 상기 기판 상에 형성되는 워드 라인 및 상기 트랩 사이트 상부에서 비트 라인을 부양시켜 지지하도록 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막 상에서 지지되는 상기 비트 라인의 상부에서 상기 공극을 갖고 나머지 하나의 워드 라인을 부양시키기 위해 상기 나머지 하나의 워드 라인의 측면을 지지토록 형성된 제 2 층간 절연막을 더 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 트랩 사이트는 제 1 실리콘 산화막, 실리콘 질화막, 및 제 2 실리콘 산화막이 적층된 구조를 갖는 것을 특징으로 하는 비 휘발성 메모리 소자.
  4. 평탄면을 갖는 기판;
    상기 기판 상에서 일방향으로 형성된 제 1 워드 라인;
    상기 제 1 워드 라인의 상부에서 공극을 갖도록 부양되어 상기 제 1 워드 라인과 교차되는 방향으로 형성된 제 2 워드 라인;
    상기 제 2 워드 라인을 부양시키기 위해 상기 제 1 워드 라인의 측면 상기 기판 상에서 상기 제 2 워드 라인의 측면을 지지토록 형성된 제 1 층간 절연막 및 제 2 층간 절연막;
    상기 제 1 층간 절연막과 상기 제 2 층간 절연막사이에서 상기 제 1 워드 라인 상부의 상기 공극 중심을 통과하며 상기 제 1 워드 라인과 교차되는 방향으로 형성되고, 유사 시에 상기 제 1 워드 라인, 또는 상기 제 2 워드 라인에 근접하는 수직 방향으로 굴절되도록 형성된 비트 라인; 및
    상기 비트 라인 하부의 상기 제 1 워드 라인 상에 적층되어 형성되고, 상기 제 1 워드 라인 방향으로 굴절되는 상기 비트 라인을 정전기적으로 고정시킬 수 있도록 전하를 트랩핑시키는 트랩 사이트를 포함함을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 기판은 절연 기판 또는 반도체 기판을 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  6. 제 4 항에 있어서,
    상기 제 1 워드 라인 또는 상기 제 2 워드 라인은 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드를 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  7. 제 4 항에 있어서,
    상기 제 1 층간 절연막 및 제 2 층간 절연막은 TEOS, USG, SOG, 또는 HDP-CVD방법으로 형성된 실리콘 산화막을 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  8. 제 4 항에 있어서,
    상기 제 1 워드 라인과 상기 비트 라인 사이에 적층되어 제거되면서 상기 공극을 형성하는 제 1 희생막과, 상기 비트 라인과 상기 제 2 워드 라인 사이에 적층되어 제거되면서 상기 공극을 형성하는 제 2 희생막을 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  9. 제 8 항에 있어서,
    상기 제 1 희생막 및 상기 제 2 희생막은 폴리 실리콘 재질을 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  10. 제 8 항에 있어서,
    상기 제 1 워드 라인 및 상기 제 2 워드 라이 교차되지 않는 상기 제 1 워드 라인 상부의 상기 제 2 층간 절연막이 제거되어 상기 제 1 희생막, 또는 제 2 희생막을 노출시키는 트렌치를 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  11. 제 10 항에 있어서,
    상기 제 2 층간 절연막 및 상기 제 2 워드 라인의 상부에서 상기 제 2 워드 라인을 전기적으로 절연시키고, 상기 트렌치를 메립시키는 제 3 층간 절연막을 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  12. 제 4 항에 있어서,
    상기 비트 라인은 티타늄, 티타늄 질화막, 또는 탄소나노튜브를 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  13. 제 4 항에 있어서,
    상기 트랩 사이트는 상기 제 1 워드 라인 상에서 적층된 제 1 실리콘 산화막, 실리콘 질화막, 및 제 2 실리콘 산화막이 적층된 구조를 갖는 것을 특징으로 하는 비 휘발성 메모리 소자.
  14. 제 4 항에 있어서,
    상기 비트 라인에 상기 제 1 워드 라인이 교차되지 않은 부분의 상기 제 2 워드 라인과 상기 비트 라인을 이격시키도록 형성된 스페이서를 포함함을 특징으로 하는 비 휘발성 메모리 소자.
  15. 기판 상에 제 1 워드 라인, 트랩 사이트, 및 제 1 희생막을 형성하는 단계;
    상기 제 1 워드 라인, 트랩 사이트, 및 제 1 희생막의 측벽에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 희생막 및 상기 제 1 층간 절연막 상에서 상기 제 1 워드 라인, 트랩 사이트, 및 제 1 희생막에 교차되는 방향으로 비트 라인을 형성하는 단계;
    상기 비트 라인을 둘러싸는 상기 제 2 희생막을 형성하는 단계;
    상기 제 2 희생막이 형성된 기판 상에 상기 제 2 희생막을 매립시키는 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 희생막 상의 상기 제 2 층간 절연막을 제거하여 상기 제 2 희생막의 상부에 제 2 워드 라인을 형성하는 단계;
    상기 제 2 워드 라인과 교차되지 않는 상기 제 1 워드 라인 상부의 상기 제 1 희생막 또는 제 2 희생막을 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치에 의해 노출되는 상기 제 1 희생막, 및 제 2 희생막을 제거하여 상기 제 1 워드 라인과 상기 트랩 사이트 사이에 공극을 형성하는 단계를 포함함을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 1 층간 절연막은 상기 제 1 워드 라인, 상기 트랩 사이트, 및 상기 제 1 희생막을 매몰시키는 실리콘 산화막을 형성하고, 상기 제 1 희생막이 노출되도록 상기 실리콘 산화막을 평탄하게 제거하여 형성함을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 제 2 희생막의 제거 시에 상기 비트 라인과 상기 제 2 워드 라인이 서로 이격되도록 상기 제 1 워드 라인과 교차되지 않는 상기 제 2 희생막 상부의 상기 제 2 층간 절연막의 일부를 제거하지 않고 남겨 스페이서를 형성함을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
  18. 제 15 항에 있어서,
    제 2 워드 라인은 다마신 방법으로 형성함을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 트렌치에 의해 노출되는 상기 제 1 희생막, 및 제 2 희생막은 등방성식각 특성을 갖는 습식식각방법 또는 건식식각방법으로 제거함을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 제 2 층간 절연막 및 상기 제 2 워드 라인의 상부에서 상기 트렌치를 메립시키도록 제 3 층간 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 비 휘발성 메모리 소자의 제조방법.
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