JP2008047901A - 電気的機械的メモリ素子及びその製造方法 - Google Patents

電気的機械的メモリ素子及びその製造方法 Download PDF

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恩貞 尹
Seiei Ri
成泳 李
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旻相 金
Sung-Min Kim
成▲文▼ 金
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Abstract


【課題】 高い信頼性及び優秀な動作特性を有するメモリ素子及びその製造方法を提供する。
【解決手段】 メモリ素子は、基板100と、基板100に対して垂直方向に延長される第1電極110と、基板100に対して垂直する方向に延長され、電極のギャップによって第1電極110と互いに離隔するように配置される第2電極120と有する。さらに、前記電極ギャップの内部に垂直方向に延長され、第1ギャップ118Aだけ第1電極110から離隔され、第2ギャップ118Bだけ第2電極120から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では、第1ギャップ118Aを通じて第1電極110と電気的に接続されるようにし、第2曲げ状態では第2ギャップ118Bを通じて第2電極120と電気的に接続されるようにし、待機状態では第1電極110及び第2電極120と互いに電気的に絶縁されるようにする第3電極とを含む。
【選択図】 図2

Description

本発明は、電気的な情報を保存するための複数のメモリセルを含む半導体素子に関する。
非揮発性メモリ素子はソースパワーが減少するか印加されなくてもメモリセルに保存されたデータがそのまま維持されるという長所によって広く使われている。このような長所によって、非揮発性メモリセルは、特にポータブル電気素子に有用に使われている。最近のメモリ素子の傾向として、高い集積度と、高い密度のレイアウトと、低電力駆動、及び速い動作速度を有することが要求されている。
非揮発性メモリ素子の形態として、フラッシュメモリ素子は相対的に低価であり、相対的に低電力が要求されるという理由から広く用いられている。しかし、前記フラッシュメモリ素子は一般的に動作速度が遅く、相対的にデータ保有の信頼度が低く、相対的に寿命が短いと知られている。更に、前記フラッシュメモリ素子は通常的なトランジスタの動作に基づいているので、ショートチャンネル效果、降伏電圧の低下、プログラミング/消去を繰り返し遂行するによるゲートジャンクションの信頼度下落などが発生するようになって、素子をそれ以上集積させることが難しい。また、前記トランジスタの大きさが減少するによって隣接するセル間の干渉が増加するようになって、素子の動作特性が悪くなる。
本発明の目的は、高い信頼性及び優秀な動作特性を有するメモリ素子を提供することにある。また、本発明の目的は、前記のメモリ素子の製造方法を提供することにある。より具体的に、本発明の目的は、高容量、低電圧下におけるプログラミング及び消去動作、速い速度、データ保有能力の増加、及び耐久性の向上などの特性を有する電気的機械的メモリ素子を提供することにある。また、本発明の目的は、上記の非揮発性または揮発性メモリ素子を提供することにある。
前記目的を達成するための本発明の請求項1記載のメモリ素子によると、基板と、前記基板に対して垂直方向に延長される第1電極と、前記基板に対して垂直する方向に延長され、電極のギャップによって前記第1電極と互いに離隔するように配置される第2電極と、前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ前記第1電極から離隔され、第2ギャップだけ前記第2電極から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では、前記第1ギャップを通じて前記第1電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて前記第2電極と電気的に接続されるようにし、待機状態では前記第1及び第2電極と互いに電気的に絶縁されるようにする第3電極をと、を含む。
前記第1及び第2電極は、前記電極ギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記第1及び第2電極に隣接する絶縁膜を含み、前記第3電極は、前記絶縁膜によって支持される。
前記第1電極は素子の第1ワードラインと接続され、前記第2電極は素子の第2ワードラインと接続され、前記第3電極は素子のビットラインと接続される。
前記第3電極は、静電気的に変形されることが可能である物質を含む。
前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成される。
前記第1電極及び第2電極それぞれは導電体からなり、前記メモリ素子は揮発性メモリ素子を含む。
前記基板と第1電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記第1曲げ状態にて、前記第3電極は前記第1電極の下の電荷トラッピング構造物と容量性で接続される。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造または酸化物窒化物アルミニウム酸化物(ONA)構造から選択されたいずれかを含む。
前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態及び待機状態のいずれかの状態を有する。
前記メモリ素子の第1状態の書き込み動作を行う期間、書き込み電極と第3電極との間の第1電圧ポテンシャルによって前記第3電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電と第3電極との間の第1電圧ポテンシャルは除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。
前記メモリ素子の第1状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記第3電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定する。
前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルに反応して、前記第3電極は待機状態になり、前記第3電極は前記待機状態で前記書き込み電極と電気的に絶縁され、前記書き込み電極と第1電極との間の第3電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持される。
前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極と書き込み電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第2状態に決定する。
前記目的を達成するための本発明の請求項16に記載のメモリ素子の製造方法によると、基板に対して垂直方向に延長される第1電極を提供する。前記基板に対して垂直方向に延長され、電極ギャップによって前記第1電極と互いに離隔されるように配置される第2電極を提供する。前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ前記第1電極から離隔され、第2ギャップだけ前記第2電極から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では、前記第1ギャップを通じて前記第1電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて前記第2電極と電気的に接続されるようにし、待機状態では前記第1及び第2電極と互いに電気的に絶縁されるようにする第3電極をと、を提供する。
前記第1及び第2電極は、前記電極ギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記第1及び第2電極に隣接する絶縁膜を含み、前記第3電極は前記絶縁膜によって維持される。
第1電極と素子の第1ワードラインを接続させるものと、前記第2電極と素子の第2ワードラインとを接続させるものと、前記第3電極と素子のビットラインとを接続させるものを更に含む。
前記第1ワードラインは、素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含む。
前記第3電極は、電気的に変形することができる物質を含む。
前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、およびナノチューブからなる群より選択された少なくとも一種で構成される。
前記第1電極及び第2電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含む。
前記基板と第1電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記第1曲げ状態にて、前記第3電極は、前記第1電極の下の電荷トラッピング構造物と容量性に接続される。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造または酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含む。
前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態または待機状態のいずれかの状態を有する。
前記メモリ素子の第1状態の読み出し動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルによって前記第3電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。
前記メモリ素子の第1状態の書き込み動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定する。
前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルに反動して前記第3電極は待機状態になり、前記第3電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持される。
前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記読み出し電極と接触するように曲げ状態が維持されたときを第2状態に決定する。
前記目的を達成するために本発明の請求項31に記載のメモリ素子の製造方法によると、基板上に、ギャップによって互いに離隔されている第1及び第2電極を形成する段階と、前記ギャップ内に犠牲膜を形成する段階と、前記犠牲膜によって前記第1及び第2電極と互いに離隔された電極が生成されるよう、前記ギャップ内部の犠牲膜上に第3電極を形成する段階と、前記第3電極と第1電極との間の第1ギャップと、前記第3電極と第2電極との間の第2ギャップとが生成されるよう前記犠牲膜を除去する段階、とを含む。
前記第3電極は静電気的に変形することができ、具体的に、前記第3電極は前記第1ギャップを通じて前記第1電極と電気的に接続されるように曲げられる第1曲げ状態、前記第2ギャップを通じて前記第2電極と電気的に接続されるように曲げられる第2曲げ状態、または前記第1及び第2電極と電気的に絶縁される待機状態に変形することができる。
前記基板と第1電極との間の電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記第1曲げ状態にて、前記第3電極は前記第1電極の下の電荷トラッピング構造物と容量性に接続される。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造または酸化物窒化物アルミニウム酸化物(ONA)構造から選択されたいずれかを含む。
前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態及び待機状態のいずれの状態を有することができる。
前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルによって前記第3電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第3電極との間の第1電圧ポテンシャルは除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。
前記メモリ素子の第1状態における読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定する。
前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルに反応して、前記第3電極は待機状態になり、前記第3電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持される。
前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に前記第2電圧ポテンシャルが印加され、前記読み出し動作では、第3電極が前記読み出し電極と曲げ状態に維持されたときを第2状態に決定する。
前記第1電極と素子の第1ワードラインとを接続させるものと、前記第2電極と素子の第2ワードラインとを接続させるものと、前記第3電極と素子のビットラインとを接続させるもとを更に含む。
前記第1ワードラインは、素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含む。
前記第3電極は静電気的に変形されることが可能な物質を含む。
前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成される。
前記第1電極及び第2電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含む。
前記基板上に第1電極及び第2電極を形成する段階は、基板上に電極膜を形成する段階と、前記電極膜と隣接する基板上に絶縁膜を形成する段階と、ギャップによって互いに離隔される第1電極と第2電極とを形成するために、前記電極膜内に第1開口部を形成する段階と、を含み、前記第3電極は、前記絶縁膜によって支持される。
前記ギャップ内に犠牲膜を形成する段階において、前記ギャップの幅を減少させ、前記ギャップ内の犠牲膜上に第3電極を形成する段階にて前記減少された幅を有する開口部内に第3電極が形成されるようにし、前記犠牲膜を除去することで、前記第3電極は前記第1及び第2電極とそれぞれ前記第1及び第2ギャップだけ離隔するようにする。
請求項48に記載の積層型メモリ素子によると、トランジスタ素子アレイを含む第1素子膜と、メモリセルアレイを含む第2素子膜を含み、前記第1及び第2素子膜はそれぞれ垂直に配置され、前記メモリセルアレイは、基板に対して垂直方法に延長される第1電極と、前記基板に対して垂直する方向に延長され、電極ギャップによって前記第1電極と互いに離隔するように配置される第2電極と、前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ前記第1電極から離隔され、第2ギャップだけ前記第2電極から離隔され、静電気的に変形されることが可能であって、前記第1曲げ状態では前記第1ギャップを通じて第1電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて第2電極と電気的に接続されるようにし、待機状態では第1及び第2電極と電気的に接続されるようにする第3電極を含む。
前記それぞれのメモリセルにおいて、前記第1及び第2電極は、前記電極のギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記第1及び第2電極に隣接する絶縁膜を含み、前記第3電極は前記絶縁膜によって支持される。
前記それぞれのメモリセルにおいて、前記第1電極は素子の第1ワードラインと接続され、前記第2電極は素子の第2ワードラインと接続される。
前記それぞれの前記それぞれのメモリセルにおいて、前記第3電極は素子のビットラインと接続される。
前記それぞれのメモリセルにおいて、前記第1ワードラインは素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含む。
前記それぞれのメモリセルにおいて、前記第3電極は静電気的に変形されることが可能である。
前記それぞれのメモリセルにおいて、前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成される。
前記それぞれのメモリセルにおいて、前記第1電極及び第2電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含む。
前記それぞれのメモリセルにおいて、前記基板と第1電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記それぞれのメモリセルにおいて、前記第1曲げ状態において、前記第3電極は前記第1電極の下の電荷トラッピング構造物と容量性に接続される。
前記それぞれのメモリセルにおいて、前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造または酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含む。
前記それぞれのメモリセルにおいて、前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態または待機状態のいずれかの状態を有する。
前記それぞれのメモリセルにおいて、前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極及び第3電極との間の第1電圧ポテンシャルによって前記第3電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第3電極との間の第1電圧ポテンシャルは除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。
前記それぞれのメモリセルにおいて、前記メモリ素子の第1状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記書き込み電極と接触するように曲がれた状態に維持され時を第1状態に決定する。
前記それぞれのメモリセルにおいて、前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との第1電圧ポテンシャルに反応して、前記第3電極は待機状態になり、前記第3電極は前記待機状態にて前記書き込み電極と電気的に接続され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持される。
前記それぞれのメモリセルにおいて、前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極及び読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第2状態に決定する。
前記アレイ内のメモリセルは、非揮発性メモリセルである。
前記アレイ内のメモリセルは、揮発性メモリセルである。
請求項66記載の非揮発性メモリ素子によると、基板と、前記基板上に具備される第1電荷トラッピング構造物と、前記第1電荷トラッピング構造物上に具備され、基板に対して垂直方向に延長する第1電極と、前記基板に対して垂直する方向に延長され、電極のギャップによって前記第1電極と互いに離隔するように配置される第2電極と、前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ前記第1電極から離隔され、第2ギャップだけ前記第2電極から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では、前記第1ギャップを通じて前記第1電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて前記第2電極と電気的に接続されるようにし、待機状態では前記第1及び第2電極と互いに電気的に絶縁されるようにする第3電極をと、を含む。
前記第1及び第2電極は、前記電極ギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記第1及び第2電極に隣接する絶縁膜を含み、前記第3電極は、前記絶縁膜によって支持される。
前記第1電極は素子の第1ワードラインと接続され、前記第2電極は素子の第2ワードラインと接続され、前記第3電極は素子のビットラインと接続される。
前記第1ワードラインは素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含む。
前記第3電極は、静電気的に変形されることが可能である物質を含む。
前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成される。
前記第1電極及び第2電極それぞれは導電体からなる。
前記基板と第2電極との間に第2電荷トラッピング構造物を更に含むことができる。
前記第1曲げ状態で、前記第3電極は前記第1電極の下の電荷トラッピング構造物と容量性で接続されることが可能である。
前記第1電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造または酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含む。
前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態または待機状態のいずれかの状態を有する。
前記メモリ素子の第1状態の書き込み動作を行う期間、書き込み電極と第3電極との間の第1電圧ポテンシャルによって前記第3電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電と第3電極との間の第1電圧ポテンシャルは除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。
前記メモリ素子の第1状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記第3電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定する。
前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルに反応して、前記第3電極は待機状態になり、前記第3電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持される。
前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記第3電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第2状態に決定される。
前記目的を達成するための本発明の請求項81に記載のメモリ素子によると、基板上に、ロー方向に複数のローとコラム方向に複数のコラムを有するアレイに配置される複数のメモリ素子と、前記基板上にコラム方向に延長され、同一のコラムのメモリ素子内の変異電極とそれぞれ接続されるビットラインと、前記基板上にロー方向に延長され、同一のローのメモリ素子内の書き込み電極とそれぞれ接続される書き込みワードラインと、前記基板上にロー方向に延長され、同一のローのメモリ素子内の読み出し電極とそれぞれ接続される読み出しワードラインと、を含み、前記メモリ素子は、基板に対して垂直方向に延長される書き込み電極と、前記基板に対して垂直する方向に延長され、電極ギャップによって前記書き込み電極と互いに離隔されるように配置される読み出し電極と、前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ書き込み電極から離隔され、第2ギャップだけ読み出し電極から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では前記第1ギャップを通じて書き込み電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて読み出し電極と電気的に接続されるようにし、前記待機状態では書き込み及び読み出し電極と互いに電気的に絶縁されるようにする変異電極を含む。
前記書き込み及び読み出し電極は、前記電極ギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記書き込み及び読み出し電極に隣接する絶縁膜を含み、前記変異電極は前記絶縁膜によって支持される。
前記変異電極は、前記静電気的に変形されることが可能な物質からなる。
前記変異電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なくとも一つの物質で構成される。
前記書き込み電極及び読み出し電極それぞれは導電体からなり、前記メモリ素子は、非揮発性メモリ素子を含む。
前記基板と書き込み電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記第1曲げ状態において、前記変異電極は前記書き込み電極の下の電荷トラッピング構造物と容量性に接続される。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造または酸化物窒化物アルミニウム酸化物(ONA)構造から選択されたいずれかを含む。
前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第1電圧ポテンシャルを印加することで、前記変異電極は、前記書き込み電極と接触する曲げ状態及び待機状態を有する。
前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第1電圧ポテンシャルによって前記変異電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電極と変異電極との間の第1電圧ポテンシャルが除去されたとき、前記変異電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。
前記メモリ素子の第1状態の読み出し動作を行う期間、前記変異電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記変異電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定する。
前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第1電圧ポテンシャルに反応して、前記変異電極は待機状態になり、前記変異電極は前記待機状態にて前記書き込み電極と電気的に接続され、前記書き込み電極と変異電極との間の第1電圧ポテンシャルが除去されたとき、前記変異電極は前記待機状態を維持する。
前記メモリ素子の第2状態の読み出し動作を行う期間、前記変異電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記変異電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第2状態に決定する。
以下、本発明の望ましい実施例を図面に基づいて詳細に説明する。
次世代技術及び最近の技術は、現在のフラッシュメモリの基盤に符合して発展してきた。前記メモリ素子の一形態としてJaiprakashなどによって米国特許出願第2004−181630号に開示されている。図1は、前記参照文献に開示された素子の形態を示す断面図である。
図1を参照すると、参照文献のシステムはフレキシブルファブリックに依存するものであって、前記フレキシブルファブリックは、前記第1電極と第2電極との間のギャップ内に吊られ機械的なスイッチとして動作する。前記電極に関係するファブリックの位置によってデータの状態を規定するためのプログラミング動作が行われ、その結果、前記素子はスイッチとして動作するようになる。前記フレキシブルファブリックは炭素ナノチューブ物質で形成する。しかし、前記炭素ナノチューブ物質は非常に高価であり、半導体製造工程中に適切に前記ナノチューブ物質を形成する工程が行われるようにコントロールしにくい。更に、前記素子は、セルアレイが高度に集積されるように製造しにくい。そのゆえ、前記参照文献の方法によって低費用、高集積度の半導体素子を製造するに限界がある。
(第1実施例)
本発明の第1実施例では、高容量の保存能力、プログラミング電圧及び消去電圧の減少、速い動作速度、データ保有能力の増加、及び長い寿命の長所を有する電気的機械的メモリ素子を提供し、前記素子を製造する方法を提供する。前記データ保有能力は電荷トンネリングに起因するよりはクーロング力に起因する。これによって、寿命を更に長く延長し、信頼性を高め、データ保有能力を増大させることができる。更に、前記素子はショートチャンネル効果または降伏電圧の低下などによって制限されず、高度に集積化することができる。また、素子の寿命は反復的にプログラミング及び消去動作を行っても維持することができ、これは、前記プログラミング及び除去動作がゲード絶縁膜の特性に依存しないためである。なお、セル間の干渉が緩和するかなくなり、これは、セルデータの状態が電気的なことよりは機械的なことに支配的に影響を受けるためである。また、既存の製造技術を用いつつ相対的に簡単な工程で前記素子を製造することができる。
本発明の第1実施例による揮発性メモリ素子の斜視図を図2に示す。
図2を参照すると、単位メモリセル105は、以下で「書き込み電極」に言及される第1電極110と、「読み出し電極」に言及される第2電極112、及び「変異電極」に言及される第3電極136を含む。書き込み電極110及び読み出し電極112は、基板100上に位置し、第1絶縁膜101によって基板100から電気的に分離する。書き込み電極110及び読み出し電極112は、それらの間に形成されたトレンチ116によって互いに離隔されている。
書き込み電極110及び読み出し電極112の後面には、第2絶縁膜104が配置され、第2絶縁膜104上には、導電性変異電極ターミナル132が配置される。導電性変異電極ターミナル132は、トレンチ116の上まで延長され、トレンチ116の上部から離隔される。また、変異電極ターミナル132の下部面と書き込み電極110及び読み出し電極112の上部面との間にギャップが生成されるように導電性変異電極ターミナル132にリセス133が生成される。リセス133によって変異電極ターミナル132は、書き込み電極110及び読み出し電極112から電気的に分離される。
変異電極136は、書き込み電極110及び読み出し電極112との間のトレンチ116の低面と離隔されトレンチ116の内部に延長する。変異電極136は、書き込み電極110と水平方向に第1ギャップ118Aだけ離隔され、読み出し電極112と水平方向に第2ギャップ118Bだけ離隔される。変異電極136は、第1端部135Aを含み、第1端部135Aは、変異電極ターミナル132の下部面と電気的に接続される。また、変異電極136は、第2端部135Bを含み、第2端部135Bは、書き込み電極110と読み出し電極112との間に位置したトレンチ116の底面と離隔される。
図2に示した実施例で、メモリセル105は、メモリ素子のメモリセルアレイ内に位置することができ、書き込み電極110は、素子の書き込みワードラインと接続され、読み出し電極112は、素子の読み出しワードラインと接続され、変異電極136及びこれと接続された変異電極ターミナル132素子のビットラインと接続される。基板上で、ビットラインのローは第1方向に延長され、前記基板上で読み出しワードライン及び書き込みワードラインのコラムは第2方向に延長される。前記第2方向は、前記第1方向と互いに垂直する方向である。この場合、前記ビットライン及び書き込み及び読み出しワードラインは互いに交差するようになり、前記交差する地点にて素子のメモリセル105が形成される。
一実施例で、前記第2方向に互いに隣接する単位メモリセル105は、読み出しワードライン及び書き込みワードラインを互いに共有することができる。そして、前記第1方向に互いに隣接する単位メモリセル105は、ビットラインを互いに共有することができる。
図2に示した実施例で、変異電極136は書き込み電極110と読み出し電極112との間で第1ギャップ118A及び第2ギャップ118Bを生成しかつ吊っている。そして、変異電極136は、第1ギャップ118A及び第2ギャップ118Bを通じて動くことができよう弾性変形が可能な物質として形成される。ギャップ(118A、118B)内で変異電極136の位置をコントロールすることで、変異電極136は、例えば、書き込み電極110の側壁表面または読み出し電極112の側壁表面と接触する。または、変異電極136は、書き込み電極110と読み出し電極112の両方とも接触しないかつ書き込み電極110と読み出し電極112との間に吊っていることが可能である。
変異電極136と接続されているビットラインに印加される電圧レベルと書き込み電極110及び読み出し電極112と接続されているそれぞれの書き込み及び読み出しワードラインに印加される電圧レベルをそれぞれ調節することで、それぞれのメモリセルに書き込み及び読み出し動作を行うことができる。即ち、図2に示している揮発性メモリセルに対して書き込み及び読み出し動作を行うことができる。なお、図18に示している非揮発性電気的機械的メモリセルに対しても、プログラミング、消去、書き込み、及び読み出し動作を行うことができる。これについては下記でより詳細に説明する。例えば、前記書き込み電極110と接続されている書き込みワードラインに適切な電圧を印加することで、読み出し電極112と接続されている読み出しワードラインに適切な電圧を印加することで、そして、変異電極ターミナル132と接続されたビットラインに適切な電圧を印加することで、メモリセル105が「1」または「0」状態になるよう前記メモリセルを記録することができる。その後、変異電極136と接続されたビットライン及び読み出し電極112と接続された読み出しワードラインに適切な電圧を印加することで、前記メモリセルに記録されているデータを読み出すことができる。これについては下記でより詳細に説明する。
図3は、図2及び図18に示した本発明の一実施例によるメモリセルまたは図25によるメモリ素子において、読み出し、書き込み、プログラミング、及び消去するために印加される電圧の一例を表に示したものである。図4は、図18に示した非揮発性メモリセルでビットラインと書き込みワードラインに印加される各電圧の差による前記変異電極の状態を示すグラフである。
図3を参照すると、「0」状態を書き込む場合、変異電極(136、236)は、書き込み電極(110、210)と接触するように位置するようになる。前記「0」状態は図7及び図21に示されている。前記のように「0」状態を書き込むために、変異電極(136、236)と接続されているビットラインと書き込み電極(110、210)と接続されている書き込みワードラインと間の電圧差が正の値を有すべきである。例えば、VB/L=2Vであり、VWWL=−2Vを有すべきである。読み出し電極(112、212)と接続される選択された読み出しワードライン、非選択されたビットライン、及び非選択された書き込み及び読み出しワードラインを含む他のラインは、接地またはフローティング状態になるようにする。前記の例では、前記「プルイン」状態のしきい電圧は4Vであることができる。ここで、前記「プルイン」という用語は、前記変異電極が前記書き込み電極と接触したときに前記変異電極の位置を示す。
反面、「1」状態を書き込む場合、変異電極(136、236)は、書き込み電極(110、210)及び読み出し電極(112、212)の間のギャップ部位に位置するようにする。このような状態は、図5及び図19に示している。のように「1」状態を書き込むために、変異電極(136、236)と接続されているビットラインと書き込み電極(110、210)と接続されている書き込みワードラインとの間の電圧差が低い負の値または低い正の値を有すべきである。例えば、VB/L=2Vであり、VWWL=OVを有すべきである。読み出し電極(121、212)と接続される選択された読み出しワードライン、 非選択された書き込みワードラインまたは読み出しワードラインは、接地またはフローティング状態になるようにする。前記例では、印加される静電気力の方向は、書き込みワードラインから変異電極(136、236)に向う方向になり、これによって変異電極(136、236)は、以前の位置に復元される。即ち、変異電極(136、236)は、前記書き込み電極(110、210)及び読み出し電極(112、212)の間のギャップ(118A、118B、218A、218B)内に吊っている。前記印加される静電気力による復元力はまた、選択された変異電極(136、236)と接続されたビットラインと、前記選択された書き込みワードラインと接続された書き込み電極(110、210)との間の静電気力またはクーロン力を克服する。
プログラミング動作は、図18及び図23の非揮発性メモリセルに適用することもできる。前記プログラミング動作の場合には、全体メモリセル205が「0」状態になるようにすることができる。即ち、前記素子内の全ての変異電極236は、書き込み電極210に接触する。これのために、前記基板電圧(Vsub)及び 全ての書き込みワードラインとの電圧差は、高い正の値を有するようになる。例えば、Vsubは約10Vであり、VWWLは約−10Vであることができる。この場合、前記印加される静電気力によって前記電荷トラッピング構造物228Aの電荷トラッピング膜222Aに電荷がトラッピングされる。そして、変異電極236は、変異電極236及び書き込み電極210の下の電荷トラッピング構造物228Aの間の引力によって曲げ状態(bent position)に維持するようになる。図3を参照すると、例えば、前記プログラミング工程を行う期間、前記基板の電圧Vsubは「++」に示されるように、高い正の値にセッティングされ、前記書き込み電極と接続される書き込みワードラインVWWLの電圧は、「−−」に示されるように非常に低い負の値にセッティングされ、前記読み出し電極と接続される読み出しワードラインVRWLの電圧と、前記変異電極と接続されるビットラインの電圧(VBL)は接地のような中間値にセッティングすることができる。
消去動作は、図18乃至図23の非揮発性メモリセルに適用することができる。前記消去動作である場合には、全体メモリセル205が「0」状態になるようにすることができる。即ち、前記素子内の全ての変異電極236は、書き込み電極210に接触する。これのために、前記全ての書き込みワードラインとビットラインとの間の電圧差が負の値を有するようにする。例えば、ビットライン電圧VBLは、接地、読み出しワードライン電圧VRWLは、接地、及び前記書き込みワードライン電圧VWWLは、「−」に示される適切な負の値を有するようにする。この場合、前記静電力によって変異電極236が書き込み電極210と接触するようになる。
このように、前記プログラミング及び消去動作は、全てのメモリセルが「0」状態になるようにすることである。これら2動作の違いは、印加されるバイアスのレベルになる。前記プログラミング動作において、エネルギーバンドの歪曲が発生する程度に高いバイアスが印加され、その結果、前記電荷構造物内にFNトンネリングが発生され、前記電荷トラッピング構造物228Aに電荷がトラップされる。前記消去動作では、印加されるバイアスが前記エネルギーバンドの歪曲が発生するには不十分な水準である。そのため、トラップされている電荷が電荷トラッピング構造物228Aから出されない。
読み出し動作は、図5乃至図17の揮発性メモリセル及び図18乃至23の非揮発性メモリセルに適用することができる。前記読み出し動作の場合、読み出し電極(112、212)と接続される選択された読み出しワードラインに適切な負の電圧−、例えばVRWW=4Vを印加する。そして、書き込み電極(110、210)と接続されている選択された書き込みワードライン、変異電極(136、236)と接続される選択されたビットライン、及び非選択ビットラインと非選択読み出し及び書き込みワードラインを含む他のラインは、接地状態になるようにする。読み出し電極(112、212)及び変異電極(136、236)の間の電圧差が正の値を有し、印加される前記静電気力の方向は、変異電極(136、236)から読み出し電極(112、212)に向う方向になり、その結果、変異電極(136、236)は、読み出し電極(112、212)方に移動するようになる。もし変異電極(136、236)が「0」状態と仮定すると、即ち、変異電極(136、236)が書き込み電極(110、210)と接触された状態であれば、変異電極(136、236)と読み出し電極(112、212)との間のギャップが相対的に大きくなる。したがって、変異電極(136、236)と読み出し電極(112、212)の間に印加される静電気力は変異電極(136、236)の復元力と結合するようになり、これは変異電極(136、236)と書き込み電極(110、210)の間に互いに引く付けるクーロン力を克服するには不十分である。また、変異電極(136、236)は、読み出し動作を行う期間、図8及び図22に示したように、書き込み電極(110、210)の方に曲げ状態を維持するようになり、これによって、前記電流は感知されず、その結果、読み出しデータが「0」に決定される。反面、変異電極(136、236)が「1」状態のデータを有していると、変異電極(136、236)は書き込み電極(110、210)及び読み出し電極(112、212)の間のギャップ内に吊っているようになる。このとき、変異電極(136、236)及び読み出し電極(112、212)の間のギャップ(118B、218B)は相対的に小さい。したがって、変異電極(136、236)及び読み出し電極(112、212)の間に印加される静電気力は変異電極(136、236)が読み出し電極(112、212)と接触するようにするほど十分である。これによって、図7及び図20に示したように、前記読み出し動作のうち、変異電極(136、236)はまた読み出し電極(112、212)の方に曲げ状態になる。したがって、電流が感知され、その結果、前記読み出しデータが「1」に決定される。
図4は、変異電極(136、236)と接触するビットライン(VBL)と書き込み電極(110、210)と接触する書き込みワードライン(VWWL)に印加される電圧レベル間の差による変異電極(136、236)の状態を示すグラフである。前記電圧差である(VBL−VWWL)が十分高い正の値を有すると、変異電極(136、236)は、書き込み電極(110、210)の方向に移動するようになる。など、変異電極(136、236)及び書き込み電極(110、210)の間のギャップ(Tgap)は「0」になる。前記印加される電圧は前記動作を行うに十分であるべきであり、これは図4で述べたように、プルイン電圧またはVpull−inという。これとは違って、前記電圧差である(VBL−VWWL)が十分低い負の値を有すると、変異電極(136、236)は、読み出し電極(112、212)方向に移動するようになる。なお、変異電極(136、236)及び書き込み電極(110、210)の間のギャップ(Tgap)が発生するようになる。前記印加される電圧は、前記動作を行うに十分であるべきであり、これは、図4で述べたように、プルアウト電圧またはVpull−outという。図4のグラフでVpull−in=BBL−VWWL>0であるかVpull−out=BBL−VWWL<0である。前記記載されたものは、図18乃至図23に示した電荷トラッピング構造物228Aを有する非揮発性メモリ素子にも適用することができる。なお、図2及び図5乃至17に示した電荷トラッピング構造物228Aを有さない揮発性メモリ素子にも適用することができる。プルアウト電圧Vpull−outはOVまたは非常に少ない値になることができる。
「0」及び「1」それぞれの状態にて、クーロン力は、互いに向い合う電極の間で発生するようになり、復元力は変異電極(136、236)が自動に待機状態に戻るようにする自然な性質である。前記復元力は、弾性電極物質間のヤング率と関係がある。
図5及び図6は、図2に示した揮発性機械的メモリ素子に対してそれぞれ第1状態のメモリセル105と、前記第1状態のメモリセル105の読み出し動作を説明するための斜視図である。
図5を参照すると、書き込み動作の結果、前記変異電極136は、待機状態、即ち、前記書き込み電極110及び読み出し電極112の間に位置して前記書き込み電極110及び読み出し電極112いずれにも接触されない状態になる。これのために、変異電極136及び書き込み電極110の間に強いバイアスの電圧なしに、変異電極136の復元力が変異電極136と書き込み電極110との間のクーロン力を克服するように動作する。したがって、変異電極136は、前記待機状態に維持される。一実施例で、変異電極136の位置は、メモリセル105の「1」バイナリ状態と対応することができる。しかし、他の実施例で、変異電極136の待機状態の位置をメモリセルの「0」バイナリ状態に見なすこともできる。
図5に示すように、「1」状態にて、変異電極136は読み出し電極112から適切な間隔に離隔され、前記書き込みや読み出し動作が行われる前までは、変異電極136の位置がそのまま維持される。続いて、メモリセル115の読み出し動作が行われる間、読み出し電極112及び変異電極136の間に印加される電位差は、図5の待機位置から図6に示した設定された位置に偏向するに十分な量になる。これによって、変異電極136は、前記第2ギャップを通じて曲げられ、その結果、変異電極136は、読み出し電極112の側壁と接触するようになる。吊っている変異電極136は、変異電極136と読み出し電極112との間で発生するクーロン力によって読み出し電極112方に引き付けられる。変異電極136と読み出し電極112とが接触することによって、読み出し電極112と接続された読み出しワードラインと変異電極136と接続されたビットラインとの間には電流が発生する。前記電流は前記素子の読み出しワードラインと接続された電流感知回路によって感知されることが可能であり、その結果、前記メモリセルが「1」状態ということがわかる。
図7及び図8は、図2に示した揮発性電気的機械的メモリ素子に対してそれぞれ第2状態のメモリセルと、前記第2状態のメモリセルの読み出し動作を説明するための斜視図である。
図7を参照すると、書き込み動作の結果、変異電極136は、設定された位置にあるようになる。即ち、変異電極136は、書き込み電極110の側壁と接触する方向に曲げられる。これのために、前記書き込み動作を行う期間、変異電極136は正のバイアスが印加され、書き込み電極110は負のバイアスが印加されるようにする。これによって、変異電極136が書き込み電極110方に曲げられるようになる。その理由は、クーロン力が変異電極136の復元力を克服するためである。図18乃至図23の非揮発性メモリ素子において、後で前記バイアスが除去されても、例えば、前記素子で電源が印加されなくても、変異電極136は、前記曲げ位置に固定され書き込み電極110と接触する。その理由は、書き込み電極110の下の電荷トラッピング構造物228内にトラップされている電荷によってクーロン力が維持されるためである。本実施例で、変異電極136の位置は、メモリセルの「0」バイナリ状態に対応することができる。しかし、これとは違って、変異電極136の位置はメモリセルの「1」バイナリ状態に対応することができる。
図7に示すように、「0」状態において、変異電極136は、書き込み電極110と接触するように曲げられ、書き込みや読み出し動作が行われる前までは、変異電極136の位置がそのまま維持される。続いて、メモリセル105の読み出し動作が行われる期間、前記読み出し動作のための電位は変異電極136が図5の待機位置から読み出し電極112の側壁の設定された位置に偏向するに十分な量として選択される。しかし、前記読み出し動作のために読み出し電極112と変異電極136との間に印加される電位と変異電極136の復元力は、書き込み電極110と変異電極136との間のクーロン力を克服する程度の十分な量にならない。その結果、図7に示している状態のメモリセルを読む間、変異電極136は、同一の位置を維持する。即ち、変異電極136は、読み出し電極112と継続接触するようになる。したがって、前記読み出し動作を行う期間、前記読み出し動作電圧が読み出し電極112及び変異電極136に印加されるとき、読み出し電極112と接続された読み出しワードラインと変異電極136と接続されたビットラインとの間には電流が流れない。その理由は、前記曲げ状態の変異電極136は、読み出し電極112と変異電極136との間の電流経路(path)を遮断して動作しないようにするためである。前記電流が流れないと、前記素子の読み出しワードラインと接続された電流感知回路によってこれを感知するようになり、その結果、メモリセル105「0」状態であることがわかる。
図18乃至図23の非揮発性メモリ素子において、プログラミングにおいて、高いバイアス条件が電荷トラッピング構造物228Aに提供され、即ち、FNトンネリングによって電荷がトンネリングされる。電荷トラッピング構造物228Aに電荷が十分トラッピングされた後には、もう以上の最初のプログラミング動作が要求されない。したがって、もう以上の高いバイアス動作が必要ではない。前記「1」及び「0」状態間の転換は、書き込み電極210と変異電極236との適切なバイアスを印加することによって行うことができる。前記適切なバイアスレベルは、FNトンネリングを発生させない。その結果、前記素子は、適切なパワーレベルとして動作し、高いエネルギー効率を有するようになる。
より正確で信頼性があるようにプログラミング、消去、書き込み、及び読み出し動作を行うようにするために、変異電極(136、236)の弾性、第1及び第2ギャップ(118A、118B、218A、218B)の幅及び前記印加される電圧のレベル及び極性などを考えるべきである。例えば、変異電極(136、236)の弾性は、変異電極(136、236)の長さは、厚さ、及び変異電極(136、236)の物質特性と係わる。第1及び第2ギャップ(118A、118B、218A、218B)の幅または距離は、変異電極(136、236)が書き込み電極(110、210)と読み出し電極(112、212)の間を連動する距離に影響を与える。前記ギャップの距離は、変異電極(136、236)が待機位置から設定された多様な位置まで移動するのに要求される電圧レベルに影響を与える。第1及び第2ギャップ(118A、118B、218A、218B)距離は、同一であるかあるいは相違する。変異電極(136、236)物質の弾性は、変異電極(136、236)の弾性力と、待機状態に戻る復元力に影響を与えるだけでなく、読み出し及び書き込み動作を数回反復したときの変異電極(136、236)の寿命にも影響を与える。更に、変異電極(136、236)は、ただ第1端部にのみ接続されており、第2端部は自由に動くことが可能である。そのため、変異電極(136、236)の柔軟性が増加すると、前記動作電圧が減少する可能性がある。前記それぞれの要素と他の要素との均衡は、前記動作速度、動作電圧、及び素子の信頼性に影響を与える。
図9乃至図17は、本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。
図9を参照すると、基板100上にシリコン酸化物からなる第1絶縁膜101を形成する。基板100は、バルクシリコンのような半導体物質で構成することができる。これとは違って、基板100は、シリコンオンインシュレータ構造または支持のために下部にバルク構造が取り付けられている絶縁膜を含むことができる。前記基板そのものが絶縁物質からなる場合には、本実施例の第1絶縁膜が必要ではない。
基板100上に第1予備電極膜を形成し、これをフォトリソグラフィ工程を通じてパターニングすることで一つの本体を有する第1予備電極構造物102を形成する。第1予備電極構造物102の高さは、変異電極136の最終的な長さと直接的に対応するようになるので、変異電極136の長さによって決定する。第1予備電極構造物102を形成するための第1予備電極膜102は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、ポリシリコンなどのような導電性物質を含むことができる。これらは、パターニング工程を通じて最終的にセルの読み出し電極及び書き込み電極として用いることができる。一実施例で、前記第1予備電極膜は、化学気相蒸着工程または物理気相蒸着工程を通じて約10mm〜1μmの厚さにタングステンシリサイドまたはアルミニウムのような物質を蒸着して形成することができる。
図10を参照すると、基板100及び前記結果物上に第2絶縁膜104を形成し、第1予備電極構造物102の上部面と同一の高さを有するように、第2絶縁膜104を平坦化する。例えば、第2絶縁膜104は、化学気相蒸着工程を通じてシリコン窒化物を蒸着させ、平坦化のために化学機械的研磨工程を行うことで形成することができる。
図11を参照すると、前記結果物上に化学気相蒸着工程、フォトリソグラフィ工程、及びエッチング工程を行うことで第1ハードマスクパターン106を形成する。そして、第1ハードマスクパターン106の側壁に側壁スペーサ108を形成する。隣接して互いに向い合う側壁スペーサ108の間の空間は、トレンチの幅を定義する。側壁スペーサ108の間の空間は、スペーサ用膜を蒸着する工程及びエッチング工程をコントロールすることで調節することができる。
図12を参照すると、第1絶縁膜101または基板100が露出されるように第1予備電極構造物102を選択的にエッチングしてトレンチ116を形成する。これによって、第1予備電極構造物102が分割され第1電極110及び第2電極112になり、第1電極110及び第2電極112は、本実施例でそれぞれメモリセルの書き込み電極110及び読み出し電極112に用いられる。トレンチ116を形成するために、側壁スペーサ108を用いると、第1ハードマスクパターン106を形成するための写真工程の解像度限界の幅より更に狭い幅を有するようトレンチ116の幅を調節することができる。トレンチ116を形成するためのエッチング工程を行った後、第1ハードマスクパターン106及び側壁スペーサ108は、湿式エッチング工程を通じて選択的に除去する。
図13を参照すると、書き込み電極110、読み出し電極112、第2絶縁膜104、及びトレンチ116の内側壁と底面に沿って犠牲膜118を形成する。犠牲膜118は、化学気相蒸着工程を通じて、例えば、ポリシリコン、窒化物、または酸化物を蒸着して形成することができる。その結果、トレンチ116の側壁上にスペーサ形態の構造物が生成される。ここで、犠牲膜118は、2〜50nmの厚さに形成される。犠牲膜118は、トレンチ116を満たすように形成されない。その結果、トレンチ116内で定義されるホール116Aの内部幅が減少する。犠牲膜118の厚さはホール116Aの内部幅を定義し、後続工程を通じてホール116A内に形成される変異電極136の大きさを定義する。
図14を参照すると、前記結果物上に第2ハードマスク膜を形成し、これをパターニングして第2ハードマスクパターン120を形成する。第2ハードマスクパターン120は、ホール116Aの内部を満たしかつ、書き込み電極110及び読み出し電極112の上部表面と対向する部位をカバーする形状を有し、前記対向する部位と隣接する第2絶縁膜104の上部と重なるように位置する。前記第2ハードマスク膜は、化学気相蒸着工程を通じて、例えば、窒化物を蒸着して形成することができ、これをパターニングする工程は、通常のフォトリソグラフィ工程を通じて行うことができる。その後、犠牲膜122の露出された部分を、第2ハードマスクパターン120をエッチングマスクに用いて選択的に除去する。
図15を参照すると、書き込み電極110及び読み出し電極112の上部面と前記ホールの内部に形成されている第2ハードマスクパターン120をH2SO4を含むエッチング液を用いた湿式エッチング工程を通じて除去する。その後、ホール116Aの内部を満たしかつ前記結果物上に第2電極膜124を形成する。第2電極膜124は、例えば、金、銀、銅、アルミニウム、タングステン、チタン窒化物、ポリシリコンなどのような導電性物質を含むことができる。第2電極膜124は、また米国特許2004/181630号に開示されているタイプのナノチューブ構造を含むこともできる。一実施例で、第2電極膜124は、チタン窒化物を含み、約5〜50nm範囲の厚さ、本実施例では20nmの厚さに形成され、化学気相蒸着工程を通じて形成される。
図16を参照すると、前記結果物上に第3ハードマスク膜を形成し、これをパターニングすることで第3ハードマスクパターン126を形成する。第3ハードマスクパターン126は、トレンチ116の向い合う側壁上で書き込み及び読み出し電極(110、112)の配列を貫通する方向に延長される形状を有する。第3ハードマスクパターン126は、下部に位置する第2電極膜124及び第1パターニングされた犠牲膜122をパターニングするためのマスクとして用いられる。その結果、変異電極ターミナル132が定義され、変異電極ターミナル132は、ホール116A内の変異電極136と接続される。前記第2パターニングされた犠牲膜130は、トレンチ116内部、前記書き込み及び読み出し電極(110、112)と隣接する上部表面及び第2絶縁膜104と隣接する上部の表面上に残るようになる。
図17を参照すると、第3ハードマスクパターン126を前記結果物から選択的に除去する。前記第2パターニングされた犠牲膜130を湿式工程またはケミカル乾式エッチング工程を用いて選択的に除去する。前記第2パターニングされた犠牲膜130がポリシリコンで形成される場合、前記金属物質との高いエッチング選択比を有するHNO3を含む湿式エッチング液を用いて工程を行うことができる。前記第2パターニングされた犠牲膜130が除去されると、変異電極136とこれと対応する書き込み電極110と読み出し電極112との間の第1ギャップ118A及び第2ギャップ118B部位が生成される。そして、変異電極ターミナル132の下部の侵食される部位で変異電極ターミナル132と変異電極136とが互いに接続される。その結果、変異電極136は、トレンチ116内で書き込み電極110と読み出し電極112との間の部位を自由に移動するように吊っている。なお、変異電極136と変異電極ターミナル132は、書き込み電極110及び読み出し電極112から絶縁されている。変異電極136と書き込み110との間には、第1ギャップ118Aが生成され、変異電極136と読み出し電極112との間には第2ギャップ118Bが生成される。変異電極136と第1絶縁膜101表面との間または変異電極136と基板100表面との間には第3ギャップ118Cが生成される。この場合、前記犠牲膜の厚さは、変異電極136の厚さだけでなく、第1ギャップ118A及び第2ギャップ118Bの距離を定義する。また、書き込み電極110及び読み出し電極112の長さは変異電極136の長さを定義する。
図2、図5、及び図9〜図17の揮発性メモリ素子及びそれの製造方法に対して説明したが、非揮発性メモリ素子及びそれの製造方法と同一に適用することができる。一例として、図18は、本発明の一実施例による電気的機械的非揮発性メモリ素子の斜視図である。本実施例では、基板200と書き込み電極210及び読み出し電極212の間にそれぞれ電荷トラッピング構造物(228A、228B)を具備することを除いては、図2及び図5ないし図17に示した揮発性メモリ素子と類似である。本実施例のメモリ素子は、非揮発性でデータの保有が可能である。
図18を参照すると、単位メモリセルは、「書き込み電極」に言及される第1電極210と、「読み出し電極」に言及される第2電極212と、「変異電極」に言及される第3電極236を含む。書き込み電極210及び読み出し電極212は、基板200上に位置し、書き込み電極210及び読み出し電極212は、基板200上に具備されるそれぞれの電荷トラッピング構造物(228A、228B)によって基板200と絶縁される。書き込み電極210及び読み出し電極212と、これとそれぞれ対応する電荷トラッピング構造物(228A、228B)は、それらの間に具備されるトレンチ216によって互いに離隔されている。
電荷トラッピング構造物(228A、228B)は、電荷をトラッピングするに適切な構造を含む。例えば、熱酸化工程によって形成されるトンネル酸化膜(220A、220B)、化学気相蒸着工程によって形成されるシリコン窒化膜(222A、222B)、化学気相蒸着または原子層積層工程によって形成されるブロッキング誘電膜(224A、224B)を含む酸化物、窒化物、酸化物が積層されたONO構造を有することができる。電荷トラッピング構造物(228A、228B)に用いることができる他の物質としては、酸化物、窒化物、及びアルミニウム酸化物(ONA)構造を挙げることができ、これは同様に素子及び素子の形成方法に適用することができる。
選択的変異膜は、書き込み電極210または読み出し電極212とこれと対応する電荷トラッピング電極構造物(228A、228B)の間に配置することができる。前記選択的変異膜は、トンネル酸化膜220が適切な特性を維持されるように提供することができる。
第2絶縁膜204は、書き込み電極210と読み出し電極212、及び電荷トラッピング構造物(228A、228B)の後面に配置され、導電性変異電極ターミナル232は、第2絶縁膜204上に具備される。変異電極ターミナル232は、トレンチ216上に延長され、書き込み及び読み出し電極(210、212)の間の部位と対向する変異電極ターミナル232の底面にリセス233が生成されることによって、書き込み電極210及び読み出し電極212とそれぞれ電気的に絶縁される。
変異電極236は、書き込み電極210及び読み出し電極212とこれに対応する電荷トラッピング構造物(228A、228B)の間に生成されたトレンチ216の内部に延長される。変異電極236は、書き込み電極210及び第1電荷トラッピング構造物228Aから水平な方向に第1ギャップ218Aだけ離隔される。また、変異電極236は、読み出し電極212及び第2電荷トラッピング構造物228Bから水平な方向に第2ギャップ218Bだけ離隔される。変異電極236は、変異電極ターミナル232の底面と接続される第1端部と前記トレンチの内部に位置する第2端部を含む。
図18に示すように、メモリセル205は、メモリ素子のメモリセルアレイ内に位置するようになる。書き込み電極210は、素子の書き込みワードラインと接続され、読み出し電極212は、素子の読み出しワードラインと接続され、変異電極236及びこれと対応する変異電極ターミナル232は、前記素子のビットラインと接続される。前記ビットラインのローは、前記基板上で第1方向に延長され、前記読み出しワードライン及び書き込みワードラインのコラムは、前記第1方向と垂直する第2方向に延長される。この場合、前記ビットラインと前記書き込みワードライン及び読み出しワードラインは互いに交差し、それぞれの交差点が素子のメモリセル205になる。
本実施例で、第2方向に隣接している単位メモリセル205は、読み出しワードラインと書き込みワードラインを互いに共有し、前記第1方向に隣接している単位メモリセル205は、ビットラインを互いに共有する。
図7の実施例で、変異電極236は、書き込み電極210と読み出し電極212との間で第1ギャップ218A及び第2ギャップ218Bを生成するように位置し、第1ギャップ218A及び第2ギャップ218Bを通じて移動するように弾性変形の可能な物質から形成される。変異電極236の位置を調節することで、変異電極236は、書き込み電極210の側壁または読み出し電極212の側壁と接触することもでき、書き込み電極及び読み出し電極(210、212)のいずれとも接触しない待機位置に位置するようにすることができる。変異電極236と接続されるビットラインに印加される電圧レベルと、書き込み電極210及び読み出し電極212それぞれの接続される書き込みワードライン及び読み出しワードラインに印加される電圧を調節することで、前記メモリセルそれぞれにプログラミング、消去、書き込み、及び読み出し動作を行うことができ、これについては、下記で詳細に説明する。書き込み電極210と接続された書き込みワードラインに適切なレベルの電圧を印加し、読み出し電極212と接続された読み出しワードラインに適切なレベルの電圧を印加することで、前記メモリセルの状態を「0」状態または「1」状態になるようにすることができる。その後、変異電極236と接続されたビットラインに適切なレベルの印加し、読み出し電極212と接続されたワードラインに適切なレベルの電圧を印加することで、前記メモリセルの状態を読み出す動作が行われる。これについては下記で詳細に説明する。
図19及び図20は、図18に示した非揮発性電気的機械的メモリ素子において、第1状態のメモリセルと、前記第1状態のメモリセルを読み出す動作に対する斜視図である。
図19を参照すると、書き込み動作の結果、変異電極236は、待機位置に位置する。即ち、変異電極236は、書き込み電極210と読み出し電極212との間に位置し、書き込み電極210の設定された部位、これに対応する第1電荷トラッピング構造物228A、読み出し電極212、及びこれと対応する第2電荷トラッピング構造物228Bいずれとも接触しない。前記の状態を有するために、変異電極236と書き込み電極210との間の強いバイアス電圧がなく、前記第1電荷トラッピング構造物のクーロン力による引力がないので、変異電極236の復元力が変異電極236と書き込み電極210との間のクーロン力を克服するようにする。したがって、変異電極236は待機状態に位置する。一実施例として、変異電極236の位置は、メモリセルの「1」バイナリ状態に対応するように決定することができる。しかし、他の実施例として、待機位置の変異電極236は、メモリセルの「0」バイナリに対応するように決定することもできる。
図19に示したように、「1」状態にて、変異電極236は、読み出し電極212から適切な距離の空間をおいて位置し、以後の消去、プログラミング、書き込み、及び読み出し動作が行われるまでは前記位置を維持する。メモリセル205の読み出し動作のうち、読み出し電極212と変異電極236との間に電圧ポテンシャルが印加され、前記電圧ポテンシャルは、図19の待機位置から図20の設定された位置に変異電極236が移動できるほど十分である。したがって、変異電極236は、第2ギャップ218Bを通じて曲げられることによって、読み出し電極212の側壁と接触するようになる。変異電極236は、読み出し電極212と変異電極236との間に引力のクーロン力によって読み出し電極212に向う方向に引き付けられる。
変異電極236は、前記読み出し電極の表面と接触され、なお第2電荷トラッピング構造物228Bのブロッキング酸化膜224Bの表面と接触してもよい。しかし、変異電極236は、第2電荷トラッピング構造物228Bのシリコン窒化物の表面とは接触されないように、その長さを調節すべきである。これは、前記シリコン窒化物と接触されると、前記シリコン窒化物から保存された電荷が除去されるためである。一実施例で、変異電極236の長さは、前記製造工程を行う期間、トレンチ216の下に具備される犠牲膜の厚さによって調節されることが可能である。
ここで、前記電流は、読み出し電極212と接続される読み出しワードラインと変異電極236と接続されるビットラインとの間で発生される。前記電流は、前記素子の読み出しワードラインと接続される電流センシング回路によって感知され、その結果、前記読み出し動作にてメモリセル205に対して「1」状態を読み出すことができる。
図21及び図22は、図18に示された非揮発性電気的機械的メモリ素子にて第2状態のメモリセルと、前記第2状態のメモリセルを読み出す動作に対する斜視図である。
図21を参照すると、読み出し動作の結果、変異電極236は、書き込み電極210の表面及び対応する電荷トラッピング構造物のブロッキング誘電膜224Aの表面と接触するように曲げられる。前記の状態にするために、前記書き込み動作を行う期間、変異電極236に正のバイアスを印加し、書き込み電極210は負のバイアスを印加する。変異電極236は、書き込み電極210と接触する方向に曲げられる。その理由は、前記バイアスによるクーロング力が変異電極236の復元力を克服するためである。その後、前記バイアスが除去されると、即ち、前記素子からパワーが印加されないと、変異電極236は、書き込み電極210と接触しながら曲げ状態に維持される。その理由は、書き込み電極210の下の第1電荷トラッピング構造物228Aにトラップされている電荷によって前記クーロンの力が維持されるためのである。
前記状態において、変異電極236は、書き込み電極210の側壁と接触するようになり、なお、第1電荷トラッピング構造物228Aのブロッキング誘電膜224Aの側壁と接触する。しかし、変異電極236がシリコン窒化膜222Aと接触すると、シリコン窒化膜222Aに保存された電荷が除去されるので、変異電極236の長さは第1電荷トラッピング構造物228Aのシリコン窒化膜222Aの側壁とは接触しないように調節される。で説明したように、一実施例で、変異電極236の長さは、製造工程を行う期間、トレンチ216の底面の犠牲膜の厚さを調節することで決定することができる。
一実施例で、変異電極236の位置は、メモリセル205の「0」バイナリ状態に対応することができる。しかし、他の実施例で、変異電極236の位置は、メモリセル205の「1」バイナリ状態に対応することができる。
図21に示したように、「0」状態において、変異電極236は、書き込み電極210の側壁と接触するように曲げることができ、後の消去、書き込み、プログラミングの動作が行われるまで前記の状態を維持する。続いて、前記メモリ素子の読み出し動作を行う間、読み出し電極212と変異電極236との間に電圧ポテンシャルが印加される。前記読み出し動作のための電圧ポテンシャルは、前記図19の待機状態から前記読み出し電極212の側壁表面の設定された位置に変異電極236が移動できるほどの十分な量として選択される。しかし、前記読み出し動作のために、読み出し電極212と変異電極236との間に印加される相対的に小さい電圧ポテンシャルと、変異電極236の復元力とを和した力は、書き込み電極210と変異電極236との間の引力を克服できるほどに十分な量を有さない。その結果、図21に示した状態のメモリセルの読み出し動作のうち、変異電極236は、同一の位置で維持される。即ち、変異電極236は、書き込み電極210の側壁で設定された位置に位置するようなる。また、前記読み出し動作を行う期間、前記読み出し動作の電圧ポテンシャルが読み出し電極212と変異電極236に印加されるとき、読み出し電極212と接続されたワードラインと変異電極236と接続されたビットラインとの間には電流が流れない。その理由は、曲げ状態の変異電極236は、読み出し電極212と変異電極236との間の電流経路を遮断するためである。したがって、電流が減少し、前記素子のワードラインと接続される電流センシング回路によってこれを感知することによって、前記メモリセル205が「0」状態ということを読み出す読み出し動作を行うことができる。前記素子の最初プログラミング動作において、FNトンネリングを通じて電荷がトンネリングされるように電荷トラッピング構造物228Aに高いバイアスが加えられる。前記トラッピングされた電荷は、永久に電荷トラッピング構造物228A内に保存されるので、これ以上のプログラミングが要求されない。なお、もう以上の高いバイアス動作も不必要になる。前記「1」または「0」状態への変化は、書き込み電極210と変異電極236との間に適切なバイアスを有するようにすることで行うことができる。前記適切なバイアスレベルによっては、前記FNトンネリングが発生しない。その結果、前記素子は、適切なパワーレベルに動作することができ、高いエネルギー効率を有することができる。
図23は、本発明の実施例による非揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。
図23を参照すると、基板200上に電荷トラップ膜228を形成する。基板200は、例えば、バルクシリコンのような半導体物質で形成することができる。または基板200は、シリコンオンインシュレータ(SOI)構造を含むかあるいは支持基板の表面上に絶縁膜が具備される構造を有することができる。
電荷トラップ膜228上に第1予備電極膜を形成し、通常の写真工程を通じてパターニングすることで一つの本体を有する第1予備電極構造物202を形成する。第1予備電極構造物202の高さは、最終的に形成される変異電極236の高さと対応するようになる。一実施例で、第1予備電極構造物202及びそれの下に位置された電荷トラップ膜228は、同一のエッチングマスクを用いて同時にエッチングすることができる。一実施例で、電荷トラップ膜228は、酸化物、窒化物、酸化物(ONO)膜を含み、これらはそれぞれ約10nm、20nm、10nm程度に形成することができる。一実施例で、前記ONO膜は、熱酸化工程によって形成されるトンネル酸化膜220、化学気相蒸着工程によって形成されるシリコン窒化膜222、化学気相蒸着工程または原子層の積層工程によって形成されるブロッキング誘電膜224を含むことができる。これとは違って、電荷トラップ膜228は、酸化物、窒化物、アルミニウム酸化物(ONA)を含むことができ、これは、前記素子及び本発明の一実施例による形成方法に同様に適用することができる。
図18ないし図22に示した非揮発性電気的機械的メモリ素子のような非揮発性メモリ素子を形成するために、図23に示した工程に後続する残りの工程は、図9ないし図17を参照して説明した非揮発性メモリ素子の製造方法と類似であるので、本実施例で反復される説明は省略する。
図24は、電気的機械的メモリセルを含む膜の下に下部素子膜が具備される積層されたメモリ素子の斜視図である。素子膜301は、基板300を含み、基板300上には、通常的な形態のトランジスタ303が形成される。トランジスタ303は、ゲート酸化膜302、ポリシリコンゲート304及びゲートキャッピング膜306で構成されるゲート構造物307を含む。ゲート構造物307の側壁には絶縁性スペーサ308が具備される。ゲート構造物307の側壁から延長される基板300にはトランジスタのソース/ドレイン領域310が具備される。前記結果物上には、層間絶縁膜312が具備され、前記層間絶縁膜312は、メモリセル膜305を支持するために提供される。
メモリセル膜305はメモリセルを含み、例えば、図18ないし図23に示した非揮発性電気的機械的メモリセルを含むことができる。前記メモリセルは、図23及び図10ないし図17を参照して説明した方法によって形成することができる。追加的な素子膜及び/またはメモリセル膜は、図24に示している素子膜301とメモリセル305膜の上、下または間に形成することができる。前記追加的なメモリセル膜は、素子の適用によって非揮発性電気的機械的メモリセルまたは揮発性電気的機械的メモリセルを含むことができる。この場合、複合膜メモリ素子または積層されたメモリ素子は、素子膜及び少なくとも一つの電気的機械的メモリセル膜を含むように形成することができる。前記少なくとも一つの電気的機械的メモリセル膜は、非揮発性メモリセル、揮発性メモリセル、または非揮発性メモリセル及び揮発性メモリセル両方とも含む複合膜を含むことができる。
(第2実施例)
本発明の第2実施例による非揮発性電気的機械的メモリ素子アレイを図25に基づいて説明する。本実施例で、メモリセル405のアレイは、基板400上で第1及び第2方向に延長するように整列される。図25を参照すると、前記アレイ内の単位メモリセル405は、「書き込み電極」に言及される第1電極(426a、426c)、「読み出し電極」に言及される第2電極(426b)、「変異電極」に言及される第3電極(438A、438B)を含む。書き込み電極(426a、426c)及び読み出し電極(426b)は、基板400上に具備され、電荷トラッピング構造物(428a、428b、428c)によって基板表面から絶縁される。書き込み電極(426a、426c)及び読み出し電極(426b)とこれに対応する電荷トラッピング構造物(428a、428b、428c)はそれらの間に形成されるトレンチ439Aによってそれぞれ互いに離隔されている。
電荷トラッピング構造物(428a、428b、428c)それぞれは、電荷トラッピングに適切な構造を有する。例えば、酸化物、窒化物、酸化物(ONO)構造の積層膜を含むことができる。具体的に、前記ONO構造は、図18の実施例で説明したように、トンネル酸化膜(420a、420b、420c)、シリコン窒化膜(422a、422b、422c)及びブロッキング誘電膜(424a、424b、424c)を含むことができる。これとは違って、電荷トラッピングに適切な構造として、酸化物、窒化物、アルミニウム酸化物(ONA)構造の積層膜を含むことができる。これらは、前記素子及び本発明の実施例を形成する方法に同様に適用することができる。
前記書き込み電極及び読み出し電極(426a、426b、426c)と電荷トラッピング構造物(428a、428b、428c)の後面には第2絶縁膜412が具備され、第2絶縁膜412上には導電性変異電極ターミナル(436A、436B)、即ち、ビットラインが具備される。図2及び図18を参照して説明したように、変異電極ターミナル(436A、436B)、即ち、ビットラインはトレンチ430A上に位置し、書き込み電極及び読み出し電極(426a、426b、426c)の間に対向する部位の変異電極(433A、438B)の下部にリセスが生成されていて、書き込み電極及び読み出し電極(426a、426b、426c)から絶縁される。
図18の非揮発性素子及び図2の揮発性素子を形成することと同様の方式で、変異電極(438A、438B)は、トレンチ430A内に位置するようにする。前記結果物の上部に第3絶縁膜440が具備され、前記書き込み電極426aと接続されるコンタクトプラグ442及び読み出し電極246bと接続されるコンタクトプラグ444がそれぞれ具備される。第3絶縁膜440上には書き込みワードライン(448A、448B)が位置し、書き込みワードライン(448A、448B)は、第1方向に延長される。書き込みワードライン(448A、448B)は、これと対応するコンタクトプラグ442によって下部の書き込み電極(426a、426c)と電気的に接続される。また、第3絶縁膜440上には、読み出しワードライン(446A、446B)0が位置し、読み出しワードライン(446A、446B)は、第1方向に延長される。読み出しワードライン(446A、446B)は、これと対応するコンタクトプラグ444によって下部の読み出し電極426bと電気的に接続される。
図18に示している実施例で、メモリセル205は、メモリ素子のメモリセルアレイ内に位置するようになる。図25に示したように、前記メモリセルは、基板上で第1及び第2水平方向(501、503)に配置される。前記第1方向にそれぞれ引接するメモリセル405は、第1書き込み電極426aと、共有する読み出し電極426b及び第2書き込み電極426cを含む。前記共有された読み出し電極426bは、第1書き込み電極426a及び第2書き込み電極426cに対して共有され、対応する第1変異電極438A及び第2変異電極438Bは、二つのビットを提供する。前記第2方向に隣接するメモリセルは、第2絶縁膜412によってそれぞれ絶縁される。
図25に示したアレイにおいて、第1書き込み電極426aは、素子の書き込みワードライン448Aと電気的に接続され、読み出し電極426bは、素子の読み出しワードライン448Aと電気的に接続され、第1変異電極438Aは第1ビットライン436Aと電気的に接続され、第2変異電極438Bは第2ビットライン436Bと電気的に接続される。ビットライン(436A、436B)の熱は、基板400上で第2方向503に延長され、書き込みワードライン及び読み出しワードライン(448A、448B、446A、446B)のコラムは、前記第2方向と垂直する第1方向に延長される。ここで、ビットライン(436A、436B)と書き込みワードライン及び読み出しワードライン(448A、448B、446A、446B)は互いに交差し、前記交差点は、素子のメモリセル405に対応する。第1方向に互いに隣接する単位メモリセル405は、共通の読み出しワードライン(446A、446B)及び書き込みワードライン(448A、448B)を共有するようになり、前記第2方向に対外に隣接する単位メモリセル405は、共通のビットライン(436A、436B)を共有するようになる。
上記で説明したように、図25で示した実施例で、変異電極(438A、438B)は、設定された位置に接触するようにコントロールすることができる。前記設定された位置は、第1書き込み電極426a及び第2書き込み電極426cの側壁または読み出し電極426bの側壁または書き込み電極及び読み出し電極(426a、426b、426c)の間のトレンチ430内の待機位置になることができる。説明したように、変異電極(438A、438B)と接続されたビットライン(436A、436B)に印加される電圧と書き込み電極及び読み出し電極(426a、426b、426c)それぞれと接続された書き込みワードライン(448A、448B)及び読み出しワードライン(446A、446B)に印加される電圧のそれぞれの電圧レベルをコントロールすることで、前記メモリセル405それぞれにプログラミング、消去、書き込み、及び読み出し動作を行うことができる。
図26ないし図30は、図25に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。
図26を参照すると、基板400上に電荷トラップ膜(404、406、408)が形成される。基板400は、例えば、前記で説明したような基板物質または素子基板を形成するに適合した他の基板物質から形成することができる。
図23及び図9を参照して説明したように、電荷トラップ膜(404、406、408)上に第1予備電極膜を形成し、通常のフォトリソグラフィ工程を通じてパターニングして一体をなす第1予備電極構造物410を形成する。第1予備電極構造物410は、それぞれ第1方向501に延長される。それぞれの第1予備電極構造物410の間には第2絶縁膜412が形成される。前記結果物上に第1ハードマスクパターン414及び側壁スペーサ416を形成する。第1ハードマスクパターン414は、図11を参照して説明したものと同一の方式で、前記第2方向に延長される。
図27を参照すると、図12を参照して説明したことの同様な方式で第1予備電極構造物410を選択的にエッチングしてトレンチ430を形成する。同様な方法で、第1予備電極構造物410から互いに電気的に分離された書き込み電極426a及び読み出し電極426bが形成される。
図28を参照すると、図13を参照して説明したことと同様な方式で、前記結果物上に犠牲膜432を形成し、これをパターニングすることで、トレンチ430の内部に減少された幅のホール430を形成する。
図29を参照すると、図14、図15、図16、及び図17を参照して説明した工程を行い、変異電極(438A、438B)及びこれと対応するビットライン(436A、436B)を形成する。
図30を参照すると、前記結果物上に例えば、化学気相蒸着工程及び化学的機械的研磨工程を行って第3絶縁膜440を形成する。その後、前記第3絶縁膜440上に、前記第3絶縁膜440の内部に具備されるプラグ(444、442)を用いて下部の読み出し電極426a及び書き込み電極426bと電気的に接続される書き込みワードライン及び読み出しワードライン(448A、448B、446A、446B)を形成する。その結果、図25に示されたメモリアレイ構造が形成される。
図31は、本発明によってある状態情報が書き込まれている図25のメモリ素子アレイのセルの斜視図である。例えば、書き込み動作の結果として、第1変異電極438Aは、第1書き込み電極426aの設定された位置に位置するようになる。これは図21及び図22の実施例で説明したように、「0」状態に該当する。なお、書き込み動作の結果として第2変異電極438Bは、第2書き込み電極426cの設定された位置に位置する。これは、図21及び図22の実施例で説明したように「0」状態に該当する。前記読み出し電極426bは、第1変異電極438A及び第2変異電極438Bの状態を読み出すために提供される。前記読み出し電極426bが互いに共有されることによって、前記読み出し電極426bは二つのビット情報を提供するようになる。この場合には、一つの読み出し電極426bを用いることで、「0」及び「0」のデータを読み出すことができる。
(第3実施例)
第3実施例で、互いに向い合う読み出し電極及び書き出し電極対及びこれに対向する変異電極は、ビット情報を保存するように設計することも可能である。その結果、それぞれのビット状態は、独立的にアクセスすることができる。
このように、前記説明した実施例は従来の素子の限界を克服することができる電気的機械的メモリ素子及びそれの製造方法について記述する。特に、本発明の実施例は、高容量、低電圧プログラミング及び消去動作、速い動作速度、データ保有能力の増加、長い寿命及び良好な耐久性を満足させる電気的機械的メモリ素子を提供する。 本発明の実施例は、非揮発性及び揮発性メモリ素子の両方に適用することができる。そして、本発明の実施例は積層構造またはアレイ構造を有するように形成することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
電気的機械的相互作用で素子にデータをプログラミングする従来の電気的機械的メモリ素子の断面図である。 本発明の一実施例による揮発性メモリ素子の斜視図である。 図2及び図18に示した本発明の一実施例によるメモリセルにおいて、読み出し、書き込み、プログラミング、及び除去するために印加される電圧の一例を示した表である。 本発明の一実施例によるメモリセルにおいて、ビットラインと書き込みワードラインに印加される各電圧の差による前記変異電極の状態を示すグラフである。 図2に示した非揮発性電気的機械的メモリ素子に対してそれぞれ第1状態のメモリセルと、前記第1状態のメモリセルの読み出し動作を説明するための斜視図である。 図2に示した非揮発性電気的機械的メモリ素子に対してそれぞれ第1状態のメモリセルと、前記第1状態のメモリセルの読み出し動作を説明するための斜視図である。 図2に示した非揮発性電気的機械的メモリ素子に対してそれぞれ第2状態のメモリセルと、前記第2状態のメモリセルの読み出し動作を説明するための斜視図である。 図2に示した非揮発性電気的機械的メモリ素子に対してそれぞれ第2状態のメモリセルと、前記第2状態のメモリセルの読み出し動作を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 本発明の一実施例による電気的機械的非揮発性メモリ素子の斜視図である。 図18に示した非揮発性電気的機械的メモリ素子において、第1状態のメモリセルと、前記第1状態のメモリセルを読み出す動作に対する斜視図である。 図18に示した非揮発性電気的機械的メモリ素子において、第1状態のメモリセルと、前記第1状態のメモリセルを読み出す動作に対する斜視図である。 図18に示した非揮発性電気的機械的メモリ素子において、第2状態のメモリセルと、前記第2状態のメモリセルを読み出す動作に対する斜視図である。 図18に示した非揮発性電気的機械的メモリ素子において、第2状態のメモリセルと、前記第2状態のメモリセルを読み出す動作に対する斜視図である。 本発明の実施例による非揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。 電気的機械的メモリセルを含む膜の下に下部素子膜が具備される積層されたメモリ素子の斜視図である。 本発明の一実施例による非揮発性電気的機械的メモリ素子アレイの斜視図である。 図25に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。 図25に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。 図25に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。 図25に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。 図25に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。 本発明によってある状態の情報が書き込まれている図25のメモリ素子アレイのセルの斜視図である。
符号の説明
105:単位メモリセル、110:書き込み電極、112:読み出し電極、116:トレンチ、132:変異電極ターミナル、136:変異電極

Claims (93)

  1. 基板と、
    前記基板に対して垂直方向に延長される第1電極と、
    前記基板に対して垂直する方向に延長され、電極のギャップによって前記第1電極と互いに離隔するように配置される第2電極と、
    前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ前記第1電極から離隔され、第2ギャップだけ前記第2電極から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では、前記第1ギャップを通じて前記第1電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて前記第2電極と電気的に接続されるようにし、待機状態では前記第1及び第2電極と互いに電気的に絶縁されるようにする第3電極をと、を含むことを特徴とするメモリ素子。
  2. 前記第1及び第2電極は、前記電極ギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記第1及び第2電極に隣接する絶縁膜を含み、前記第3電極は、前記絶縁膜によって支持されることを特徴とする請求項1に記載のメモリ素子。
  3. 前記第1電極は素子の第1ワードラインと接続され、前記第2電極は素子の第2ワードラインと接続され、前記第3電極は素子のビットラインと接続されることを特徴とする請求項1に記載のメモリ素子。
  4. 前記第1ワードラインは素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項3に記載のメモリ素子。
  5. 前記第3電極は、静電気的に変形されることが可能である物質を含むことを特徴とする請求項1に記載のメモリ素子。
  6. 前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成されることを特徴とする請求項5に記載のメモリ素子。
  7. 前記第1電極及び第2電極それぞれは導電体からなり、前記メモリ素子は揮発性メモリ素子を含むことを特徴とする請求項1に記載のメモリ素子。
  8. 前記基板と第1電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項1に記載のメモリ素子。
  9. 前記第1曲げ状態で、前記第3電極は前記第1電極の下の電荷トラッピング構造物と容量性で接続されることを特徴とする請求項8に記載のメモリ素子。
  10. 前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造又は酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含むことを特徴とする請求項8に記載のメモリ素子。
  11. 前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は、前記書き込み電極と接触する曲げ状態及び待機状態のいずれかの状態を有することを特徴とする請求項8に記載のメモリ素子。
  12. 前記メモリ素子の第1状態の書き込み動作を行う期間、書き込み電極と第3電極との間の第1電圧ポテンシャルによって前記第3電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電と第3電極との間の第1電圧ポテンシャルは除去されたとき、前記第3電極は、前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項11に記載のメモリ素子。
  13. 前記メモリ素子の第1状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記第3電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定することを特徴とする請求項12に記載のメモリ素子。
  14. 前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルに反応して、前記第3電極は待機状態になり、前記第3電極は前記待機状態で前記書き込み電極と電気的に絶縁され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持されることを特徴とする請求項11に記載のメモリ素子。
  15. 前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極と書き込み電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第2状態に決定することを特徴とする請求項14に記載のメモリ素子。
  16. 基板に対して垂直方向に延長される第1電極を提供する段階と、
    前記基板に対して垂直方向に延長され、電極ギャップによって前記第1電極と互いに離隔されるように配置される第2電極を提供する段階と、
    前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ前記第1電極から離隔され、第2ギャップだけ前記第2電極から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では、前記第1ギャップを通じて前記第1電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて前記第2電極と電気的に接続されるようにし、待機状態では前記第1及び第2電極と互いに電気的に絶縁されるようにする第3電極をと、を含むことを特徴とするメモリ素子の製造方法。
  17. 前記第1及び第2電極は、前記電極ギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記第1及び第2電極に隣接する絶縁膜を含み、前記第3電極は前記絶縁膜によって維持されることを特徴とする請求項16に記載のメモリ素子の製造方法。
  18. 前記第1電極と素子の第1ワードラインを接続させるものと、前記第2電極と素子の第2ワードラインとを接続させるものと、前記第3電極と素子のビットラインとを接続させるものを更に含むことを特徴とする請求項16に記載のメモリ素子の製造方法。
  19. 前記第1ワードラインは、素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項18に記載のメモリ素子の製造方法。
  20. 前記第3電極は、電気的に変形することができる物質を含むことを特徴とする請求項16に記載のメモリ素子の製造方法。
  21. 前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、およびナノチューブからなる群より選択された少なくとも一種で構成されることを特徴とする請求項20に記載のメモリ素子の製造方法。
  22. 前記第1電極及び第2電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含むことを特徴とする請求項16に記載のメモリ素子の製造方法。
  23. 前記基板と第1電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項16に記載のメモリ素子の製造方法。
  24. 前記第1曲げ状態にて、前記第3電極は、前記第1電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項23に記載のメモリ素子の製造方法。
  25. 前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造又は酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含むことを特徴とする請求項23に記載のメモリ素子の製造方法。
  26. 前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態又は待機状態のいずれかの状態を有することを特徴とする請求項23に記載のメモリ素子の製造方法。
  27. 前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルによって前記第3電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項26に記載のメモリ素子の製造方法。
  28. 前記メモリ素子の第1状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定することを特徴とする請求項27に記載のメモリ素子の製造方法。
  29. 前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルに反動して前記第3電極は待機状態になり、前記第3電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持されることを特徴とする請求項26に記載のメモリ素子の製造方法。
  30. 前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記読み出し電極と接触するように曲げ状態が維持されたときを第2状態に決定することを特徴とする請求項29に記載のメモリ素子の製造方法。
  31. 基板上に、ギャップによって互いに離隔されている第1及び第2電極を形成する段階と、
    前記ギャップ内に犠牲膜を形成する段階と、
    前記犠牲膜によって前記第1及び第2電極と互いに離隔された電極が生成されるよう、前記ギャップ内部の犠牲膜上に第3電極を形成する段階と、
    前記第3電極と第1電極との間の第1ギャップと、前記第3電極と第2電極との間の第2ギャップとが生成されるよう前記犠牲膜を除去する段階と、を特徴とするメモリ素子の製造方法。
  32. 前記第3電極は静電気的に変形することができて、前記第3電極は前記第1ギャップを通じて前記第1電極と電気的に接続されるように曲げられる第1曲げ状態、前記第2ギャップを通じて前記第2電極と電気的に接続されるように曲げられる第2曲げ状態、または前記第1及び第2電極と電気的に絶縁される待機状態に変形されることを特徴とする請求項31に記載のメモリ素子の製造方法。
  33. 前記基板と第1電極との間の電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項32に記載のメモリ素子の製造方法。
  34. 前記第1曲げ状態にて、前記第3電極は前記第1電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項33に記載のメモリ素子の製造方法。
  35. 前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造又は酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含むことを特徴とする請求項33に記載のメモリ素子の製造方法。
  36. 前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態又は待機状態のいずれかの状態を有することを特徴とする請求項33に記載のメモリ素子の製造方法。
  37. 前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルによって前記第3電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第3電極との間の第1電圧ポテンシャルは除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項36に記載のメモリ素子の製造方法。
  38. 前記メモリ素子の第1状態における読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定することを特徴とする請求項37に記載のメモリ素子の製造方法。
  39. 前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルに反応して、前記第3電極は待機状態になり、前記第3電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持されることを特徴とする請求項36に記載のメモリ素子の製造方法。
  40. 前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、第3電極が前記読み出し電極と曲げ状態に維持されたときを第2状態に決定することを特徴とする請求項39に記載のメモリ素子の製造方法。
  41. 前記第1電極と素子の第1ワードラインとを接続させるものと、前記第2電極と素子の第2ワードラインとを接続させるものと、前記第3電極と素子のビットラインとを接続させるもとを更に含むことを特徴とする請求項31に記載のメモリ素子の製造方法。
  42. 前記第1ワードラインは、素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項41に記載のメモリ素子の製造方法。
  43. 前記第3電極は静電気的に変形されることが可能な物質を含むことを特徴とする請求項31に記載のメモリ素子の製造方法。
  44. 前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成されることを特徴とする請求項43に記載のメモリ素子。
  45. 前記第1電極及び第2電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含むことを特徴とする請求項31に記載のメモリ素子の製造方法。
  46. 前記基板上に第1電極及び第2電極を形成する段階は、
    基板上に電極膜を形成する段階と、
    前記電極膜と隣接する基板上に絶縁膜を形成する段階と、
    ギャップによって互いに離隔される第1電極と第2電極とを形成するために、前記電極膜内に第1開口部を形成する段階と、を含み、
    前記第3電極は、前記絶縁膜によって支持されることを特徴とする請求項31に記載のメモリ素子の製造方法。
  47. 前記ギャップ内に犠牲膜を形成する段階において、前記ギャップの幅を減少させ、前記ギャップ内の犠牲膜上に第3電極を形成する段階にて前記減少された幅を有する開口部内に第3電極が形成されるようにし、前記犠牲膜を除去することで、前記第3電極は前記第1及び第2電極とそれぞれ前記第1及び第2ギャップだけ離隔するようにすることを特徴とする請求項31に記載のメモリ素子の製造方法。
  48. トランジスタ素子アレイを含む第1素子膜と、
    メモリセルアレイを含む第2素子膜を含み、
    前記第1及び第2素子膜はそれぞれ垂直に配置され、
    前記メモリセルアレイは、
    基板に対して垂直方法に延長される第1電極と、
    前記基板に対して垂直する方向に延長され、電極ギャップによって前記第1電極と互いに離隔するように配置される第2電極と、
    前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ前記第1電極から離隔され、第2ギャップだけ前記第2電極から離隔され、静電気的に変形されることが可能であって、前記第1曲げ状態では前記第1ギャップを通じて第1電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて第2電極と電気的に接続されるようにし、待機状態では第1及び第2電極と電気的に接続されるようにする第3電極を含むことを特徴とするメモリ素子。
  49. 前記それぞれのメモリセルにおいて、前記第1及び第2電極は、前記電極のギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記第1及び第2電極に隣接する絶縁膜を含み、前記第3電極は前記絶縁膜によって支持されることを特徴とする請求項48に記載のメモリ素子。
  50. 前記それぞれのメモリセルにおいて、前記第1電極は素子の第1ワードラインと接続され、前記第2電極は素子の第2ワードラインと接続されることを特徴とする請求項48に記載のメモリ素子。
  51. 前記それぞれのメモリセルにおいて、前記第3電極は素子のビットラインと接続されることを特徴とする請求項50に記載のメモリ素子。
  52. 前記それぞれのメモリセルにおいて、前記第1ワードラインは素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項50に記載のメモリ素子。
  53. 前記それぞれのメモリセルにおいて、前記第3電極は静電気的に変形されることが可能である物質を含むことを特徴とする請求項48に記載のメモリ素子。
  54. 前記それぞれのメモリセルにおいて、前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成されることを特徴とする請求項53に記載のメモリ素子。
  55. 前記それぞれのメモリセルにおいて、前記第1電極及び第2電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含むことを特徴とする請求項48に記載のメモリ素子。
  56. 前記それぞれのメモリセルにおいて、前記基板と第1電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項48に記載のメモリ素子。
  57. 前記それぞれのメモリセルにおいて、前記第1曲げ状態において、前記第3電極は前記第1電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項56に記載のメモリ素子。
  58. 前記それぞれのメモリセルにおいて、前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造又は酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含むことを特徴とする請求項56に記載のメモリ素子。
  59. 前記それぞれのメモリセルにおいて、前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態又は待機状態のいずれかの状態を有することを特徴とする請求項56に記載のメモリ素子。
  60. 前記それぞれのメモリセルにおいて、前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極及び第3電極との間の第1電圧ポテンシャルによって前記第3電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第3電極との間の第1電圧ポテンシャルは除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項59に記載のメモリ素子。
  61. 前記それぞれのメモリセルにおいて、前記メモリ素子の第1状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記書き込み電極と接触するように曲がれた状態に維持され時を第1状態に決定することを特徴とする請求項60に記載のメモリ素子。
  62. 前記それぞれのメモリセルにおいて、前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との第1電圧ポテンシャルに反応して、前記第3電極は待機状態になり、前記第3電極は前記待機状態にて前記書き込み電極と電気的に接続され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持されることを特徴とする請求項59に記載のメモリ素子。
  63. 前記それぞれのメモリセルにおいて、前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極及び読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では前記第3電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第2状態に決定することを特徴とする請求項62に記載のメモリ素子。
  64. 前記アレイ内のメモリセルは、非揮発性メモリセルであることを特徴とする請求項48に記載のメモリ素子。
  65. 前記アレイ内のメモリセルは、非揮発性メモリセルであることを特徴とする請求項48に記載のメモリ素子。
  66. 基板と、
    前記基板上に具備される第1電荷トラッピング構造物と、
    前記第1電荷トラッピング構造物上に具備され、基板に対して垂直方向に延長する第1電極と、
    前記基板に対して垂直する方向に延長され、電極のギャップによって前記第1電極と互いに離隔するように配置される第2電極と、
    前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ前記第1電極から離隔され、第2ギャップだけ前記第2電極から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では、前記第1ギャップを通じて前記第1電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて前記第2電極と電気的に接続されるようにし、待機状態では前記第1及び第2電極と互いに電気的に絶縁されるようにする第3電極をと、を含むことを特徴とする非揮発性メモリ素子。
  67. 前記第1及び第2電極は、前記電極ギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記第1及び第2電極に隣接する絶縁膜を含み、前記第3電極は、前記絶縁膜によって支持されることを特徴とする請求項66に記載非揮発性メモリ素子。
  68. 前記第1電極は素子の第1ワードラインと接続され、前記第2電極は素子の第2ワードラインと接続され、前記第3電極は素子のビットラインと接続されることを特徴とする請求項66に記載の非揮発性メモリ素子。
  69. 前記第1ワードラインは素子の書き込みワードラインを含み、前記第2ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項66に記載の非揮発性メモリ素子。
  70. 前記第3電極は、静電気的に変形されることが可能であることを特徴とする請求項66に記載の非揮発性メモリ素子。
  71. 前記第3電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成されることを特徴とする請求項70に記載の非揮発性メモリ素子。
  72. 前記第1電極及び第2電極それぞれは導電体からなることを特徴とする請求項66に記載の非揮発性メモリ素子。
  73. 前記基板と第2電極との間に第2電荷トラッピング構造物を更に含むことを特徴とする請求項66に記載の非揮発性メモリ素子。
  74. 前記第1曲げ状態で、前記第3電極は前記第1電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項66に記載非揮発性メモリ素子。
  75. 前記第1電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造又は酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含むことを特徴とする請求項66に記載の非揮発性メモリ素子。
  76. 前記第1電極は書き込み電極を含み、前記第2電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルを印加することで、前記第3電極は前記書き込み電極と接触する曲げ状態又は待機状態のいずれかの状態を有することを特徴とする請求項66に記載の非揮発性メモリ素子。
  77. 前記メモリ素子の第1状態の書き込み動作を行う期間、書き込み電極と第3電極との間の第1電圧ポテンシャルによって前記第3電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電と第3電極との間の第1電圧ポテンシャルは除去されたとき、前記第3電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項76に記載の非揮発性メモリ素子。
  78. 前記メモリ素子の第1状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記第3電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定することを特徴とする請求項77に記載の非揮発性メモリ素子。
  79. 前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と第3電極との間の第1電圧ポテンシャルに反応して、前記第3電極は待機状態になり、前記第3電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第3電極との間の第1電圧ポテンシャルが除去されたとき、前記第3電極は前記待機状態が維持されることを特徴とする請求項76に記載の非揮発性メモリ素子。
  80. 前記メモリ素子の第2状態の読み出し動作を行う期間、前記第3電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記第3電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第2状態に決定することを特徴とする請求項79に記載の非揮発性メモリ素子。
  81. 基板上に、ロー方向に複数のローとコラム方向に複数のコラムを有するアレイに配置される複数のメモリ素子と、
    前記基板上にコラム方向に延長され、同一のコラムのメモリ素子内の変異電極とそれぞれ接続されるビットラインと、
    前記基板上にロー方向に延長され、同一のローのメモリ素子内の書き込み電極とそれぞれ接続される書き込みワードラインと、
    前記基板上にロー方向に延長され、同一のローのメモリ素子内の読み出し電極とそれぞれ接続される読み出しワードラインと、を含み、
    前記メモリ素子は、
    基板に対して垂直する方向に延長される書き込み電極と、
    前記基板に対して垂直する方向に延長され、電極ギャップによって前記書き込み電極と互いに離隔するように配置される読み出し電極と、
    前記電極ギャップの内部に垂直方向に延長され、第1ギャップだけ書き込み電極から離隔され、第2ギャップだけ読み出し電極から離隔され、静電気的に変形されることが可能であって、第1曲げ状態では前記第1ギャップを通じて書き込み電極と電気的に接続されるようにし、第2曲げ状態では前記第2ギャップを通じて読み出し電極と電気的に接続されるようにし、前記待機状態では書き込み及び読み出し電極と互いに電気的に絶縁されるようにする変異電極を含むことを特徴とするメモリ素子。
  82. 前記書き込み及び読み出し電極は、前記電極ギャップだけ第1方向に互いに離隔され、前記第1方向と垂直する第2方向に前記書き込み及び読み出し電極に隣接する絶縁膜を含み、前記変異電極は前記絶縁膜によって支持されることを特徴とする請求項81に記載のメモリ素子。
  83. 前記変異電極は、前記静電気的に変形されることが可能な物質を含むことを特徴とする請求項81に記載のメモリ素子。
  84. 前記変異電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なくとも一種で構成されることを特徴とする請求項83に記載のメモリ素子。
  85. 前記書き込み電極及び読み出し電極それぞれは導電体からなり、前記メモリ素子は、非揮発性メモリ素子を含むことを特徴とする請求項81に記載のメモリ素子。
  86. 前記基板と書き込み電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項81に記載のメモリ素子。
  87. 前記第1曲げ状態において、前記変異電極は前記書き込み電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項86に記載のメモリ素子。
  88. 前記電荷トラッピング構造物は、酸化物−窒化物−酸化物(ONO)構造又は酸化物−窒化物−アルミニウム酸化物(ONA)構造から選択されたいずれかを含むことを特徴とする請求項86に記載のメモリ素子。
  89. 前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第1電圧ポテンシャルを印加することで、前記変異電極は、前記書き込み電極と接触する曲げ状態及び待機状態を有することを特徴とする請求項86に記載のメモリ素子。
  90. 前記メモリ素子の第1状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第1電圧ポテンシャルによって前記変異電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電極と変異電極との間の第1電圧ポテンシャルが除去されたとき、前記変異電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項89に記載のメモリ素子。
  91. 前記メモリ素子の第1状態の読み出し動作を行う期間、前記変異電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記変異電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第1状態に決定することを特徴とする請求項90に記載のメモリ素子。
  92. 前記メモリ素子の第2状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第1電圧ポテンシャルに反応して、前記変異電極は待機状態になり、前記変異電極は前記待機状態にて前記書き込み電極と電気的に接続され、前記書き込み電極と変異電極との間の第1電圧ポテンシャルが除去されたとき、前記変異電極は前記待機状態を維持することを特徴とする請求項89に記載のメモリ素子。
  93. 前記メモリ素子の第2状態の読み出し動作を行う期間、前記変異電極と読み出し電極との間に第2電圧ポテンシャルが印加され、前記読み出し動作では、前記変異電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第2状態に決定することを特徴とする請求項92に記載のメモリ素子。
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