JP2008047901A

JP2008047901A - 電気的機械的メモリ素子及びその製造方法

Info

Publication number: JP2008047901A
Application number: JP2007206449A
Authority: JP
Inventors: Eun-Jung Yun; 恩貞尹; Seiei Ri; 成泳李; Min-Sang Kim; 旻相金; Sung-Min Kim; 成▲文▼ 金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-08-10
Filing date: 2007-08-08
Publication date: 2008-02-28

Abstract

【課題】高い信頼性及び優秀な動作特性を有するメモリ素子及びその製造方法を提供する。
【解決手段】メモリ素子は、基板１００と、基板１００に対して垂直方向に延長される第１電極１１０と、基板１００に対して垂直する方向に延長され、電極のギャップによって第１電極１１０と互いに離隔するように配置される第２電極１２０と有する。さらに、前記電極ギャップの内部に垂直方向に延長され、第１ギャップ１１８Ａだけ第１電極１１０から離隔され、第２ギャップ１１８Ｂだけ第２電極１２０から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では、第１ギャップ１１８Ａを通じて第１電極１１０と電気的に接続されるようにし、第２曲げ状態では第２ギャップ１１８Ｂを通じて第２電極１２０と電気的に接続されるようにし、待機状態では第１電極１１０及び第２電極１２０と互いに電気的に絶縁されるようにする第３電極とを含む。
【選択図】図２

Description

本発明は、電気的な情報を保存するための複数のメモリセルを含む半導体素子に関する。

非揮発性メモリ素子はソースパワーが減少するか印加されなくてもメモリセルに保存されたデータがそのまま維持されるという長所によって広く使われている。このような長所によって、非揮発性メモリセルは、特にポータブル電気素子に有用に使われている。最近のメモリ素子の傾向として、高い集積度と、高い密度のレイアウトと、低電力駆動、及び速い動作速度を有することが要求されている。
非揮発性メモリ素子の形態として、フラッシュメモリ素子は相対的に低価であり、相対的に低電力が要求されるという理由から広く用いられている。しかし、前記フラッシュメモリ素子は一般的に動作速度が遅く、相対的にデータ保有の信頼度が低く、相対的に寿命が短いと知られている。更に、前記フラッシュメモリ素子は通常的なトランジスタの動作に基づいているので、ショートチャンネル效果、降伏電圧の低下、プログラミング／消去を繰り返し遂行するによるゲートジャンクションの信頼度下落などが発生するようになって、素子をそれ以上集積させることが難しい。また、前記トランジスタの大きさが減少するによって隣接するセル間の干渉が増加するようになって、素子の動作特性が悪くなる。

本発明の目的は、高い信頼性及び優秀な動作特性を有するメモリ素子を提供することにある。また、本発明の目的は、前記のメモリ素子の製造方法を提供することにある。より具体的に、本発明の目的は、高容量、低電圧下におけるプログラミング及び消去動作、速い速度、データ保有能力の増加、及び耐久性の向上などの特性を有する電気的機械的メモリ素子を提供することにある。また、本発明の目的は、上記の非揮発性または揮発性メモリ素子を提供することにある。

前記目的を達成するための本発明の請求項１記載のメモリ素子によると、基板と、前記基板に対して垂直方向に延長される第１電極と、前記基板に対して垂直する方向に延長され、電極のギャップによって前記第１電極と互いに離隔するように配置される第２電極と、前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ前記第１電極から離隔され、第２ギャップだけ前記第２電極から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では、前記第１ギャップを通じて前記第１電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて前記第２電極と電気的に接続されるようにし、待機状態では前記第１及び第２電極と互いに電気的に絶縁されるようにする第３電極をと、を含む。

前記第１及び第２電極は、前記電極ギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記第１及び第２電極に隣接する絶縁膜を含み、前記第３電極は、前記絶縁膜によって支持される。

前記第１電極は素子の第１ワードラインと接続され、前記第２電極は素子の第２ワードラインと接続され、前記第３電極は素子のビットラインと接続される。
前記第３電極は、静電気的に変形されることが可能である物質を含む。
前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成される。

前記第１電極及び第２電極それぞれは導電体からなり、前記メモリ素子は揮発性メモリ素子を含む。
前記基板と第１電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記第１曲げ状態にて、前記第３電極は前記第１電極の下の電荷トラッピング構造物と容量性で接続される。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造または酸化物窒化物アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含む。

前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は前記書き込み電極と接触する曲げ状態及び待機状態のいずれかの状態を有する。

前記メモリ素子の第１状態の書き込み動作を行う期間、書き込み電極と第３電極との間の第１電圧ポテンシャルによって前記第３電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電と第３電極との間の第１電圧ポテンシャルは除去されたとき、前記第３電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。

前記メモリ素子の第１状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記第３電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定する。

前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルに反応して、前記第３電極は待機状態になり、前記第３電極は前記待機状態で前記書き込み電極と電気的に絶縁され、前記書き込み電極と第１電極との間の第３電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持される。

前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極と書き込み電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第２状態に決定する。

前記目的を達成するための本発明の請求項１６に記載のメモリ素子の製造方法によると、基板に対して垂直方向に延長される第１電極を提供する。前記基板に対して垂直方向に延長され、電極ギャップによって前記第１電極と互いに離隔されるように配置される第２電極を提供する。前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ前記第１電極から離隔され、第２ギャップだけ前記第２電極から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では、前記第１ギャップを通じて前記第１電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて前記第２電極と電気的に接続されるようにし、待機状態では前記第１及び第２電極と互いに電気的に絶縁されるようにする第３電極をと、を提供する。

前記第１及び第２電極は、前記電極ギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記第１及び第２電極に隣接する絶縁膜を含み、前記第３電極は前記絶縁膜によって維持される。

第１電極と素子の第１ワードラインを接続させるものと、前記第２電極と素子の第２ワードラインとを接続させるものと、前記第３電極と素子のビットラインとを接続させるものを更に含む。
前記第１ワードラインは、素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含む。
前記第３電極は、電気的に変形することができる物質を含む。

前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、およびナノチューブからなる群より選択された少なくとも一種で構成される。
前記第１電極及び第２電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含む。
前記基板と第１電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。

前記第１曲げ状態にて、前記第３電極は、前記第１電極の下の電荷トラッピング構造物と容量性に接続される。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造または酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含む。

前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は前記書き込み電極と接触する曲げ状態または待機状態のいずれかの状態を有する。

前記メモリ素子の第１状態の読み出し動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルによって前記第３電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。

前記メモリ素子の第１状態の書き込み動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定する。

前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルに反動して前記第３電極は待機状態になり、前記第３電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持される。

前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記読み出し電極と接触するように曲げ状態が維持されたときを第２状態に決定する。

前記目的を達成するために本発明の請求項３１に記載のメモリ素子の製造方法によると、基板上に、ギャップによって互いに離隔されている第１及び第２電極を形成する段階と、前記ギャップ内に犠牲膜を形成する段階と、前記犠牲膜によって前記第１及び第２電極と互いに離隔された電極が生成されるよう、前記ギャップ内部の犠牲膜上に第３電極を形成する段階と、前記第３電極と第１電極との間の第１ギャップと、前記第３電極と第２電極との間の第２ギャップとが生成されるよう前記犠牲膜を除去する段階、とを含む。

前記第３電極は静電気的に変形することができ、具体的に、前記第３電極は前記第１ギャップを通じて前記第１電極と電気的に接続されるように曲げられる第１曲げ状態、前記第２ギャップを通じて前記第２電極と電気的に接続されるように曲げられる第２曲げ状態、または前記第１及び第２電極と電気的に絶縁される待機状態に変形することができる。

前記基板と第１電極との間の電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記第１曲げ状態にて、前記第３電極は前記第１電極の下の電荷トラッピング構造物と容量性に接続される。

前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造または酸化物窒化物アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含む。

前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は前記書き込み電極と接触する曲げ状態及び待機状態のいずれの状態を有することができる。

前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルによって前記第３電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第３電極との間の第１電圧ポテンシャルは除去されたとき、前記第３電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。

前記メモリ素子の第１状態における読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定する。

前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルに反応して、前記第３電極は待機状態になり、前記第３電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持される。

前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に前記第２電圧ポテンシャルが印加され、前記読み出し動作では、第３電極が前記読み出し電極と曲げ状態に維持されたときを第２状態に決定する。

前記第１電極と素子の第１ワードラインとを接続させるものと、前記第２電極と素子の第２ワードラインとを接続させるものと、前記第３電極と素子のビットラインとを接続させるもとを更に含む。

前記第１ワードラインは、素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含む。
前記第３電極は静電気的に変形されることが可能な物質を含む。
前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成される。

前記第１電極及び第２電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含む。
前記基板上に第１電極及び第２電極を形成する段階は、基板上に電極膜を形成する段階と、前記電極膜と隣接する基板上に絶縁膜を形成する段階と、ギャップによって互いに離隔される第１電極と第２電極とを形成するために、前記電極膜内に第１開口部を形成する段階と、を含み、前記第３電極は、前記絶縁膜によって支持される。

前記ギャップ内に犠牲膜を形成する段階において、前記ギャップの幅を減少させ、前記ギャップ内の犠牲膜上に第３電極を形成する段階にて前記減少された幅を有する開口部内に第３電極が形成されるようにし、前記犠牲膜を除去することで、前記第３電極は前記第１及び第２電極とそれぞれ前記第１及び第２ギャップだけ離隔するようにする。

請求項４８に記載の積層型メモリ素子によると、トランジスタ素子アレイを含む第１素子膜と、メモリセルアレイを含む第２素子膜を含み、前記第１及び第２素子膜はそれぞれ垂直に配置され、前記メモリセルアレイは、基板に対して垂直方法に延長される第１電極と、前記基板に対して垂直する方向に延長され、電極ギャップによって前記第１電極と互いに離隔するように配置される第２電極と、前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ前記第１電極から離隔され、第２ギャップだけ前記第２電極から離隔され、静電気的に変形されることが可能であって、前記第１曲げ状態では前記第１ギャップを通じて第１電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて第２電極と電気的に接続されるようにし、待機状態では第１及び第２電極と電気的に接続されるようにする第３電極を含む。

前記それぞれのメモリセルにおいて、前記第１及び第２電極は、前記電極のギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記第１及び第２電極に隣接する絶縁膜を含み、前記第３電極は前記絶縁膜によって支持される。

前記それぞれのメモリセルにおいて、前記第１電極は素子の第１ワードラインと接続され、前記第２電極は素子の第２ワードラインと接続される。
前記それぞれの前記それぞれのメモリセルにおいて、前記第３電極は素子のビットラインと接続される。
前記それぞれのメモリセルにおいて、前記第１ワードラインは素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含む。

前記それぞれのメモリセルにおいて、前記第３電極は静電気的に変形されることが可能である。
前記それぞれのメモリセルにおいて、前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成される。
前記それぞれのメモリセルにおいて、前記第１電極及び第２電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含む。

前記それぞれのメモリセルにおいて、前記基板と第１電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記それぞれのメモリセルにおいて、前記第１曲げ状態において、前記第３電極は前記第１電極の下の電荷トラッピング構造物と容量性に接続される。

前記それぞれのメモリセルにおいて、前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造または酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含む。
前記それぞれのメモリセルにおいて、前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は前記書き込み電極と接触する曲げ状態または待機状態のいずれかの状態を有する。

前記それぞれのメモリセルにおいて、前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極及び第３電極との間の第１電圧ポテンシャルによって前記第３電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第３電極との間の第１電圧ポテンシャルは除去されたとき、前記第３電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。

前記それぞれのメモリセルにおいて、前記メモリ素子の第１状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記書き込み電極と接触するように曲がれた状態に維持され時を第１状態に決定する。

前記それぞれのメモリセルにおいて、前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との第１電圧ポテンシャルに反応して、前記第３電極は待機状態になり、前記第３電極は前記待機状態にて前記書き込み電極と電気的に接続され、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持される。

前記それぞれのメモリセルにおいて、前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極及び読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第２状態に決定する。

前記アレイ内のメモリセルは、非揮発性メモリセルである。
前記アレイ内のメモリセルは、揮発性メモリセルである。

請求項６６記載の非揮発性メモリ素子によると、基板と、前記基板上に具備される第１電荷トラッピング構造物と、前記第１電荷トラッピング構造物上に具備され、基板に対して垂直方向に延長する第１電極と、前記基板に対して垂直する方向に延長され、電極のギャップによって前記第１電極と互いに離隔するように配置される第２電極と、前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ前記第１電極から離隔され、第２ギャップだけ前記第２電極から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では、前記第１ギャップを通じて前記第１電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて前記第２電極と電気的に接続されるようにし、待機状態では前記第１及び第２電極と互いに電気的に絶縁されるようにする第３電極をと、を含む。

前記第１電極は素子の第１ワードラインと接続され、前記第２電極は素子の第２ワードラインと接続され、前記第３電極は素子のビットラインと接続される。
前記第１ワードラインは素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含む。

前記第３電極は、静電気的に変形されることが可能である物質を含む。
前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成される。

前記第１電極及び第２電極それぞれは導電体からなる。
前記基板と第２電極との間に第２電荷トラッピング構造物を更に含むことができる。
前記第１曲げ状態で、前記第３電極は前記第１電極の下の電荷トラッピング構造物と容量性で接続されることが可能である。

前記第１電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造または酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含む。

前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記第３電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第２状態に決定される。

前記目的を達成するための本発明の請求項８１に記載のメモリ素子によると、基板上に、ロー方向に複数のローとコラム方向に複数のコラムを有するアレイに配置される複数のメモリ素子と、前記基板上にコラム方向に延長され、同一のコラムのメモリ素子内の変異電極とそれぞれ接続されるビットラインと、前記基板上にロー方向に延長され、同一のローのメモリ素子内の書き込み電極とそれぞれ接続される書き込みワードラインと、前記基板上にロー方向に延長され、同一のローのメモリ素子内の読み出し電極とそれぞれ接続される読み出しワードラインと、を含み、前記メモリ素子は、基板に対して垂直方向に延長される書き込み電極と、前記基板に対して垂直する方向に延長され、電極ギャップによって前記書き込み電極と互いに離隔されるように配置される読み出し電極と、前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ書き込み電極から離隔され、第２ギャップだけ読み出し電極から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では前記第１ギャップを通じて書き込み電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて読み出し電極と電気的に接続されるようにし、前記待機状態では書き込み及び読み出し電極と互いに電気的に絶縁されるようにする変異電極を含む。

前記書き込み及び読み出し電極は、前記電極ギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記書き込み及び読み出し電極に隣接する絶縁膜を含み、前記変異電極は前記絶縁膜によって支持される。

前記変異電極は、前記静電気的に変形されることが可能な物質からなる。
前記変異電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なくとも一つの物質で構成される。

前記書き込み電極及び読み出し電極それぞれは導電体からなり、前記メモリ素子は、非揮発性メモリ素子を含む。
前記基板と書き込み電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含む。
前記第１曲げ状態において、前記変異電極は前記書き込み電極の下の電荷トラッピング構造物と容量性に接続される。

前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第１電圧ポテンシャルを印加することで、前記変異電極は、前記書き込み電極と接触する曲げ状態及び待機状態を有する。

前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第１電圧ポテンシャルによって前記変異電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電極と変異電極との間の第１電圧ポテンシャルが除去されたとき、前記変異電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持される。

前記メモリ素子の第１状態の読み出し動作を行う期間、前記変異電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記変異電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定する。

前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第１電圧ポテンシャルに反応して、前記変異電極は待機状態になり、前記変異電極は前記待機状態にて前記書き込み電極と電気的に接続され、前記書き込み電極と変異電極との間の第１電圧ポテンシャルが除去されたとき、前記変異電極は前記待機状態を維持する。

前記メモリ素子の第２状態の読み出し動作を行う期間、前記変異電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記変異電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第２状態に決定する。

以下、本発明の望ましい実施例を図面に基づいて詳細に説明する。
次世代技術及び最近の技術は、現在のフラッシュメモリの基盤に符合して発展してきた。前記メモリ素子の一形態としてＪａｉｐｒａｋａｓｈなどによって米国特許出願第２００４−１８１６３０号に開示されている。図１は、前記参照文献に開示された素子の形態を示す断面図である。

図１を参照すると、参照文献のシステムはフレキシブルファブリックに依存するものであって、前記フレキシブルファブリックは、前記第１電極と第２電極との間のギャップ内に吊られ機械的なスイッチとして動作する。前記電極に関係するファブリックの位置によってデータの状態を規定するためのプログラミング動作が行われ、その結果、前記素子はスイッチとして動作するようになる。前記フレキシブルファブリックは炭素ナノチューブ物質で形成する。しかし、前記炭素ナノチューブ物質は非常に高価であり、半導体製造工程中に適切に前記ナノチューブ物質を形成する工程が行われるようにコントロールしにくい。更に、前記素子は、セルアレイが高度に集積されるように製造しにくい。そのゆえ、前記参照文献の方法によって低費用、高集積度の半導体素子を製造するに限界がある。

（第１実施例）
本発明の第１実施例では、高容量の保存能力、プログラミング電圧及び消去電圧の減少、速い動作速度、データ保有能力の増加、及び長い寿命の長所を有する電気的機械的メモリ素子を提供し、前記素子を製造する方法を提供する。前記データ保有能力は電荷トンネリングに起因するよりはクーロング力に起因する。これによって、寿命を更に長く延長し、信頼性を高め、データ保有能力を増大させることができる。更に、前記素子はショートチャンネル効果または降伏電圧の低下などによって制限されず、高度に集積化することができる。また、素子の寿命は反復的にプログラミング及び消去動作を行っても維持することができ、これは、前記プログラミング及び除去動作がゲード絶縁膜の特性に依存しないためである。なお、セル間の干渉が緩和するかなくなり、これは、セルデータの状態が電気的なことよりは機械的なことに支配的に影響を受けるためである。また、既存の製造技術を用いつつ相対的に簡単な工程で前記素子を製造することができる。

本発明の第１実施例による揮発性メモリ素子の斜視図を図２に示す。
図２を参照すると、単位メモリセル１０５は、以下で「書き込み電極」に言及される第１電極１１０と、「読み出し電極」に言及される第２電極１１２、及び「変異電極」に言及される第３電極１３６を含む。書き込み電極１１０及び読み出し電極１１２は、基板１００上に位置し、第１絶縁膜１０１によって基板１００から電気的に分離する。書き込み電極１１０及び読み出し電極１１２は、それらの間に形成されたトレンチ１１６によって互いに離隔されている。

書き込み電極１１０及び読み出し電極１１２の後面には、第２絶縁膜１０４が配置され、第２絶縁膜１０４上には、導電性変異電極ターミナル１３２が配置される。導電性変異電極ターミナル１３２は、トレンチ１１６の上まで延長され、トレンチ１１６の上部から離隔される。また、変異電極ターミナル１３２の下部面と書き込み電極１１０及び読み出し電極１１２の上部面との間にギャップが生成されるように導電性変異電極ターミナル１３２にリセス１３３が生成される。リセス１３３によって変異電極ターミナル１３２は、書き込み電極１１０及び読み出し電極１１２から電気的に分離される。

変異電極１３６は、書き込み電極１１０及び読み出し電極１１２との間のトレンチ１１６の低面と離隔されトレンチ１１６の内部に延長する。変異電極１３６は、書き込み電極１１０と水平方向に第１ギャップ１１８Ａだけ離隔され、読み出し電極１１２と水平方向に第２ギャップ１１８Ｂだけ離隔される。変異電極１３６は、第１端部１３５Ａを含み、第１端部１３５Ａは、変異電極ターミナル１３２の下部面と電気的に接続される。また、変異電極１３６は、第２端部１３５Ｂを含み、第２端部１３５Ｂは、書き込み電極１１０と読み出し電極１１２との間に位置したトレンチ１１６の底面と離隔される。

図２に示した実施例で、メモリセル１０５は、メモリ素子のメモリセルアレイ内に位置することができ、書き込み電極１１０は、素子の書き込みワードラインと接続され、読み出し電極１１２は、素子の読み出しワードラインと接続され、変異電極１３６及びこれと接続された変異電極ターミナル１３２素子のビットラインと接続される。基板上で、ビットラインのローは第１方向に延長され、前記基板上で読み出しワードライン及び書き込みワードラインのコラムは第２方向に延長される。前記第２方向は、前記第１方向と互いに垂直する方向である。この場合、前記ビットライン及び書き込み及び読み出しワードラインは互いに交差するようになり、前記交差する地点にて素子のメモリセル１０５が形成される。

一実施例で、前記第２方向に互いに隣接する単位メモリセル１０５は、読み出しワードライン及び書き込みワードラインを互いに共有することができる。そして、前記第１方向に互いに隣接する単位メモリセル１０５は、ビットラインを互いに共有することができる。

図２に示した実施例で、変異電極１３６は書き込み電極１１０と読み出し電極１１２との間で第１ギャップ１１８Ａ及び第２ギャップ１１８Ｂを生成しかつ吊っている。そして、変異電極１３６は、第１ギャップ１１８Ａ及び第２ギャップ１１８Ｂを通じて動くことができよう弾性変形が可能な物質として形成される。ギャップ（１１８Ａ、１１８Ｂ）内で変異電極１３６の位置をコントロールすることで、変異電極１３６は、例えば、書き込み電極１１０の側壁表面または読み出し電極１１２の側壁表面と接触する。または、変異電極１３６は、書き込み電極１１０と読み出し電極１１２の両方とも接触しないかつ書き込み電極１１０と読み出し電極１１２との間に吊っていることが可能である。

変異電極１３６と接続されているビットラインに印加される電圧レベルと書き込み電極１１０及び読み出し電極１１２と接続されているそれぞれの書き込み及び読み出しワードラインに印加される電圧レベルをそれぞれ調節することで、それぞれのメモリセルに書き込み及び読み出し動作を行うことができる。即ち、図２に示している揮発性メモリセルに対して書き込み及び読み出し動作を行うことができる。なお、図１８に示している非揮発性電気的機械的メモリセルに対しても、プログラミング、消去、書き込み、及び読み出し動作を行うことができる。これについては下記でより詳細に説明する。例えば、前記書き込み電極１１０と接続されている書き込みワードラインに適切な電圧を印加することで、読み出し電極１１２と接続されている読み出しワードラインに適切な電圧を印加することで、そして、変異電極ターミナル１３２と接続されたビットラインに適切な電圧を印加することで、メモリセル１０５が「１」または「０」状態になるよう前記メモリセルを記録することができる。その後、変異電極１３６と接続されたビットライン及び読み出し電極１１２と接続された読み出しワードラインに適切な電圧を印加することで、前記メモリセルに記録されているデータを読み出すことができる。これについては下記でより詳細に説明する。

図３は、図２及び図１８に示した本発明の一実施例によるメモリセルまたは図２５によるメモリ素子において、読み出し、書き込み、プログラミング、及び消去するために印加される電圧の一例を表に示したものである。図４は、図１８に示した非揮発性メモリセルでビットラインと書き込みワードラインに印加される各電圧の差による前記変異電極の状態を示すグラフである。

図３を参照すると、「０」状態を書き込む場合、変異電極（１３６、２３６）は、書き込み電極（１１０、２１０）と接触するように位置するようになる。前記「０」状態は図７及び図２１に示されている。前記のように「０」状態を書き込むために、変異電極（１３６、２３６）と接続されているビットラインと書き込み電極（１１０、２１０）と接続されている書き込みワードラインと間の電圧差が正の値を有すべきである。例えば、ＶＢ／Ｌ＝２Ｖであり、ＶＷＷＬ＝−２Ｖを有すべきである。読み出し電極（１１２、２１２）と接続される選択された読み出しワードライン、非選択されたビットライン、及び非選択された書き込み及び読み出しワードラインを含む他のラインは、接地またはフローティング状態になるようにする。前記の例では、前記「プルイン」状態のしきい電圧は４Ｖであることができる。ここで、前記「プルイン」という用語は、前記変異電極が前記書き込み電極と接触したときに前記変異電極の位置を示す。

反面、「１」状態を書き込む場合、変異電極（１３６、２３６）は、書き込み電極（１１０、２１０）及び読み出し電極（１１２、２１２）の間のギャップ部位に位置するようにする。このような状態は、図５及び図１９に示している。のように「１」状態を書き込むために、変異電極（１３６、２３６）と接続されているビットラインと書き込み電極（１１０、２１０）と接続されている書き込みワードラインとの間の電圧差が低い負の値または低い正の値を有すべきである。例えば、ＶＢ／Ｌ＝２Ｖであり、ＶＷＷＬ＝ＯＶを有すべきである。読み出し電極（１２１、２１２）と接続される選択された読み出しワードライン、非選択された書き込みワードラインまたは読み出しワードラインは、接地またはフローティング状態になるようにする。前記例では、印加される静電気力の方向は、書き込みワードラインから変異電極（１３６、２３６）に向う方向になり、これによって変異電極（１３６、２３６）は、以前の位置に復元される。即ち、変異電極（１３６、２３６）は、前記書き込み電極（１１０、２１０）及び読み出し電極（１１２、２１２）の間のギャップ（１１８Ａ、１１８Ｂ、２１８Ａ、２１８Ｂ）内に吊っている。前記印加される静電気力による復元力はまた、選択された変異電極（１３６、２３６）と接続されたビットラインと、前記選択された書き込みワードラインと接続された書き込み電極（１１０、２１０）との間の静電気力またはクーロン力を克服する。

プログラミング動作は、図１８及び図２３の非揮発性メモリセルに適用することもできる。前記プログラミング動作の場合には、全体メモリセル２０５が「０」状態になるようにすることができる。即ち、前記素子内の全ての変異電極２３６は、書き込み電極２１０に接触する。これのために、前記基板電圧（Ｖｓｕｂ）及び全ての書き込みワードラインとの電圧差は、高い正の値を有するようになる。例えば、Ｖｓｕｂは約１０Ｖであり、ＶＷＷＬは約−１０Ｖであることができる。この場合、前記印加される静電気力によって前記電荷トラッピング構造物２２８Ａの電荷トラッピング膜２２２Ａに電荷がトラッピングされる。そして、変異電極２３６は、変異電極２３６及び書き込み電極２１０の下の電荷トラッピング構造物２２８Ａの間の引力によって曲げ状態（ｂｅｎｔｐｏｓｉｔｉｏｎ）に維持するようになる。図３を参照すると、例えば、前記プログラミング工程を行う期間、前記基板の電圧Ｖｓｕｂは「＋＋」に示されるように、高い正の値にセッティングされ、前記書き込み電極と接続される書き込みワードラインＶＷＷＬの電圧は、「−−」に示されるように非常に低い負の値にセッティングされ、前記読み出し電極と接続される読み出しワードラインＶＲＷＬの電圧と、前記変異電極と接続されるビットラインの電圧（ＶＢＬ）は接地のような中間値にセッティングすることができる。

消去動作は、図１８乃至図２３の非揮発性メモリセルに適用することができる。前記消去動作である場合には、全体メモリセル２０５が「０」状態になるようにすることができる。即ち、前記素子内の全ての変異電極２３６は、書き込み電極２１０に接触する。これのために、前記全ての書き込みワードラインとビットラインとの間の電圧差が負の値を有するようにする。例えば、ビットライン電圧ＶＢＬは、接地、読み出しワードライン電圧ＶＲＷＬは、接地、及び前記書き込みワードライン電圧ＶＷＷＬは、「−」に示される適切な負の値を有するようにする。この場合、前記静電力によって変異電極２３６が書き込み電極２１０と接触するようになる。

このように、前記プログラミング及び消去動作は、全てのメモリセルが「０」状態になるようにすることである。これら２動作の違いは、印加されるバイアスのレベルになる。前記プログラミング動作において、エネルギーバンドの歪曲が発生する程度に高いバイアスが印加され、その結果、前記電荷構造物内にＦＮトンネリングが発生され、前記電荷トラッピング構造物２２８Ａに電荷がトラップされる。前記消去動作では、印加されるバイアスが前記エネルギーバンドの歪曲が発生するには不十分な水準である。そのため、トラップされている電荷が電荷トラッピング構造物２２８Ａから出されない。

読み出し動作は、図５乃至図１７の揮発性メモリセル及び図１８乃至２３の非揮発性メモリセルに適用することができる。前記読み出し動作の場合、読み出し電極（１１２、２１２）と接続される選択された読み出しワードラインに適切な負の電圧−、例えばＶＲＷＷ＝４Ｖを印加する。そして、書き込み電極（１１０、２１０）と接続されている選択された書き込みワードライン、変異電極（１３６、２３６）と接続される選択されたビットライン、及び非選択ビットラインと非選択読み出し及び書き込みワードラインを含む他のラインは、接地状態になるようにする。読み出し電極（１１２、２１２）及び変異電極（１３６、２３６）の間の電圧差が正の値を有し、印加される前記静電気力の方向は、変異電極（１３６、２３６）から読み出し電極（１１２、２１２）に向う方向になり、その結果、変異電極（１３６、２３６）は、読み出し電極（１１２、２１２）方に移動するようになる。もし変異電極（１３６、２３６）が「０」状態と仮定すると、即ち、変異電極（１３６、２３６）が書き込み電極（１１０、２１０）と接触された状態であれば、変異電極（１３６、２３６）と読み出し電極（１１２、２１２）との間のギャップが相対的に大きくなる。したがって、変異電極（１３６、２３６）と読み出し電極（１１２、２１２）の間に印加される静電気力は変異電極（１３６、２３６）の復元力と結合するようになり、これは変異電極（１３６、２３６）と書き込み電極（１１０、２１０）の間に互いに引く付けるクーロン力を克服するには不十分である。また、変異電極（１３６、２３６）は、読み出し動作を行う期間、図８及び図２２に示したように、書き込み電極（１１０、２１０）の方に曲げ状態を維持するようになり、これによって、前記電流は感知されず、その結果、読み出しデータが「０」に決定される。反面、変異電極（１３６、２３６）が「１」状態のデータを有していると、変異電極（１３６、２３６）は書き込み電極（１１０、２１０）及び読み出し電極（１１２、２１２）の間のギャップ内に吊っているようになる。このとき、変異電極（１３６、２３６）及び読み出し電極（１１２、２１２）の間のギャップ（１１８Ｂ、２１８Ｂ）は相対的に小さい。したがって、変異電極（１３６、２３６）及び読み出し電極（１１２、２１２）の間に印加される静電気力は変異電極（１３６、２３６）が読み出し電極（１１２、２１２）と接触するようにするほど十分である。これによって、図７及び図２０に示したように、前記読み出し動作のうち、変異電極（１３６、２３６）はまた読み出し電極（１１２、２１２）の方に曲げ状態になる。したがって、電流が感知され、その結果、前記読み出しデータが「１」に決定される。

図４は、変異電極（１３６、２３６）と接触するビットライン（ＶＢＬ）と書き込み電極（１１０、２１０）と接触する書き込みワードライン（ＶＷＷＬ）に印加される電圧レベル間の差による変異電極（１３６、２３６）の状態を示すグラフである。前記電圧差である（ＶＢＬ−ＶＷＷＬ）が十分高い正の値を有すると、変異電極（１３６、２３６）は、書き込み電極（１１０、２１０）の方向に移動するようになる。など、変異電極（１３６、２３６）及び書き込み電極（１１０、２１０）の間のギャップ（Ｔｇａｐ）は「０」になる。前記印加される電圧は前記動作を行うに十分であるべきであり、これは図４で述べたように、プルイン電圧またはＶｐｕｌｌ−ｉｎという。これとは違って、前記電圧差である（ＶＢＬ−ＶＷＷＬ）が十分低い負の値を有すると、変異電極（１３６、２３６）は、読み出し電極（１１２、２１２）方向に移動するようになる。なお、変異電極（１３６、２３６）及び書き込み電極（１１０、２１０）の間のギャップ（Ｔｇａｐ）が発生するようになる。前記印加される電圧は、前記動作を行うに十分であるべきであり、これは、図４で述べたように、プルアウト電圧またはＶｐｕｌｌ−ｏｕｔという。図４のグラフでＶｐｕｌｌ−ｉｎ＝ＢＢＬ−ＶＷＷＬ＞０であるかＶｐｕｌｌ−ｏｕｔ＝ＢＢＬ−ＶＷＷＬ＜０である。前記記載されたものは、図１８乃至図２３に示した電荷トラッピング構造物２２８Ａを有する非揮発性メモリ素子にも適用することができる。なお、図２及び図５乃至１７に示した電荷トラッピング構造物２２８Ａを有さない揮発性メモリ素子にも適用することができる。プルアウト電圧Ｖｐｕｌｌ−ｏｕｔはＯＶまたは非常に少ない値になることができる。

「０」及び「１」それぞれの状態にて、クーロン力は、互いに向い合う電極の間で発生するようになり、復元力は変異電極（１３６、２３６）が自動に待機状態に戻るようにする自然な性質である。前記復元力は、弾性電極物質間のヤング率と関係がある。

図５及び図６は、図２に示した揮発性機械的メモリ素子に対してそれぞれ第１状態のメモリセル１０５と、前記第１状態のメモリセル１０５の読み出し動作を説明するための斜視図である。

図５を参照すると、書き込み動作の結果、前記変異電極１３６は、待機状態、即ち、前記書き込み電極１１０及び読み出し電極１１２の間に位置して前記書き込み電極１１０及び読み出し電極１１２いずれにも接触されない状態になる。これのために、変異電極１３６及び書き込み電極１１０の間に強いバイアスの電圧なしに、変異電極１３６の復元力が変異電極１３６と書き込み電極１１０との間のクーロン力を克服するように動作する。したがって、変異電極１３６は、前記待機状態に維持される。一実施例で、変異電極１３６の位置は、メモリセル１０５の「１」バイナリ状態と対応することができる。しかし、他の実施例で、変異電極１３６の待機状態の位置をメモリセルの「０」バイナリ状態に見なすこともできる。

図５に示すように、「１」状態にて、変異電極１３６は読み出し電極１１２から適切な間隔に離隔され、前記書き込みや読み出し動作が行われる前までは、変異電極１３６の位置がそのまま維持される。続いて、メモリセル１１５の読み出し動作が行われる間、読み出し電極１１２及び変異電極１３６の間に印加される電位差は、図５の待機位置から図６に示した設定された位置に偏向するに十分な量になる。これによって、変異電極１３６は、前記第２ギャップを通じて曲げられ、その結果、変異電極１３６は、読み出し電極１１２の側壁と接触するようになる。吊っている変異電極１３６は、変異電極１３６と読み出し電極１１２との間で発生するクーロン力によって読み出し電極１１２方に引き付けられる。変異電極１３６と読み出し電極１１２とが接触することによって、読み出し電極１１２と接続された読み出しワードラインと変異電極１３６と接続されたビットラインとの間には電流が発生する。前記電流は前記素子の読み出しワードラインと接続された電流感知回路によって感知されることが可能であり、その結果、前記メモリセルが「１」状態ということがわかる。

図７及び図８は、図２に示した揮発性電気的機械的メモリ素子に対してそれぞれ第２状態のメモリセルと、前記第２状態のメモリセルの読み出し動作を説明するための斜視図である。

図７を参照すると、書き込み動作の結果、変異電極１３６は、設定された位置にあるようになる。即ち、変異電極１３６は、書き込み電極１１０の側壁と接触する方向に曲げられる。これのために、前記書き込み動作を行う期間、変異電極１３６は正のバイアスが印加され、書き込み電極１１０は負のバイアスが印加されるようにする。これによって、変異電極１３６が書き込み電極１１０方に曲げられるようになる。その理由は、クーロン力が変異電極１３６の復元力を克服するためである。図１８乃至図２３の非揮発性メモリ素子において、後で前記バイアスが除去されても、例えば、前記素子で電源が印加されなくても、変異電極１３６は、前記曲げ位置に固定され書き込み電極１１０と接触する。その理由は、書き込み電極１１０の下の電荷トラッピング構造物２２８内にトラップされている電荷によってクーロン力が維持されるためである。本実施例で、変異電極１３６の位置は、メモリセルの「０」バイナリ状態に対応することができる。しかし、これとは違って、変異電極１３６の位置はメモリセルの「１」バイナリ状態に対応することができる。

図７に示すように、「０」状態において、変異電極１３６は、書き込み電極１１０と接触するように曲げられ、書き込みや読み出し動作が行われる前までは、変異電極１３６の位置がそのまま維持される。続いて、メモリセル１０５の読み出し動作が行われる期間、前記読み出し動作のための電位は変異電極１３６が図５の待機位置から読み出し電極１１２の側壁の設定された位置に偏向するに十分な量として選択される。しかし、前記読み出し動作のために読み出し電極１１２と変異電極１３６との間に印加される電位と変異電極１３６の復元力は、書き込み電極１１０と変異電極１３６との間のクーロン力を克服する程度の十分な量にならない。その結果、図７に示している状態のメモリセルを読む間、変異電極１３６は、同一の位置を維持する。即ち、変異電極１３６は、読み出し電極１１２と継続接触するようになる。したがって、前記読み出し動作を行う期間、前記読み出し動作電圧が読み出し電極１１２及び変異電極１３６に印加されるとき、読み出し電極１１２と接続された読み出しワードラインと変異電極１３６と接続されたビットラインとの間には電流が流れない。その理由は、前記曲げ状態の変異電極１３６は、読み出し電極１１２と変異電極１３６との間の電流経路（ｐａｔｈ）を遮断して動作しないようにするためである。前記電流が流れないと、前記素子の読み出しワードラインと接続された電流感知回路によってこれを感知するようになり、その結果、メモリセル１０５「０」状態であることがわかる。

図１８乃至図２３の非揮発性メモリ素子において、プログラミングにおいて、高いバイアス条件が電荷トラッピング構造物２２８Ａに提供され、即ち、ＦＮトンネリングによって電荷がトンネリングされる。電荷トラッピング構造物２２８Ａに電荷が十分トラッピングされた後には、もう以上の最初のプログラミング動作が要求されない。したがって、もう以上の高いバイアス動作が必要ではない。前記「１」及び「０」状態間の転換は、書き込み電極２１０と変異電極２３６との適切なバイアスを印加することによって行うことができる。前記適切なバイアスレベルは、ＦＮトンネリングを発生させない。その結果、前記素子は、適切なパワーレベルとして動作し、高いエネルギー効率を有するようになる。

より正確で信頼性があるようにプログラミング、消去、書き込み、及び読み出し動作を行うようにするために、変異電極（１３６、２３６）の弾性、第１及び第２ギャップ（１１８Ａ、１１８Ｂ、２１８Ａ、２１８Ｂ）の幅及び前記印加される電圧のレベル及び極性などを考えるべきである。例えば、変異電極（１３６、２３６）の弾性は、変異電極（１３６、２３６）の長さは、厚さ、及び変異電極（１３６、２３６）の物質特性と係わる。第１及び第２ギャップ（１１８Ａ、１１８Ｂ、２１８Ａ、２１８Ｂ）の幅または距離は、変異電極（１３６、２３６）が書き込み電極（１１０、２１０）と読み出し電極（１１２、２１２）の間を連動する距離に影響を与える。前記ギャップの距離は、変異電極（１３６、２３６）が待機位置から設定された多様な位置まで移動するのに要求される電圧レベルに影響を与える。第１及び第２ギャップ（１１８Ａ、１１８Ｂ、２１８Ａ、２１８Ｂ）距離は、同一であるかあるいは相違する。変異電極（１３６、２３６）物質の弾性は、変異電極（１３６、２３６）の弾性力と、待機状態に戻る復元力に影響を与えるだけでなく、読み出し及び書き込み動作を数回反復したときの変異電極（１３６、２３６）の寿命にも影響を与える。更に、変異電極（１３６、２３６）は、ただ第１端部にのみ接続されており、第２端部は自由に動くことが可能である。そのため、変異電極（１３６、２３６）の柔軟性が増加すると、前記動作電圧が減少する可能性がある。前記それぞれの要素と他の要素との均衡は、前記動作速度、動作電圧、及び素子の信頼性に影響を与える。

図９乃至図１７は、本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。
図９を参照すると、基板１００上にシリコン酸化物からなる第１絶縁膜１０１を形成する。基板１００は、バルクシリコンのような半導体物質で構成することができる。これとは違って、基板１００は、シリコンオンインシュレータ構造または支持のために下部にバルク構造が取り付けられている絶縁膜を含むことができる。前記基板そのものが絶縁物質からなる場合には、本実施例の第１絶縁膜が必要ではない。

基板１００上に第１予備電極膜を形成し、これをフォトリソグラフィ工程を通じてパターニングすることで一つの本体を有する第１予備電極構造物１０２を形成する。第１予備電極構造物１０２の高さは、変異電極１３６の最終的な長さと直接的に対応するようになるので、変異電極１３６の長さによって決定する。第１予備電極構造物１０２を形成するための第１予備電極膜１０２は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、ポリシリコンなどのような導電性物質を含むことができる。これらは、パターニング工程を通じて最終的にセルの読み出し電極及び書き込み電極として用いることができる。一実施例で、前記第１予備電極膜は、化学気相蒸着工程または物理気相蒸着工程を通じて約１０ｍｍ〜１μｍの厚さにタングステンシリサイドまたはアルミニウムのような物質を蒸着して形成することができる。

図１０を参照すると、基板１００及び前記結果物上に第２絶縁膜１０４を形成し、第１予備電極構造物１０２の上部面と同一の高さを有するように、第２絶縁膜１０４を平坦化する。例えば、第２絶縁膜１０４は、化学気相蒸着工程を通じてシリコン窒化物を蒸着させ、平坦化のために化学機械的研磨工程を行うことで形成することができる。

図１１を参照すると、前記結果物上に化学気相蒸着工程、フォトリソグラフィ工程、及びエッチング工程を行うことで第１ハードマスクパターン１０６を形成する。そして、第１ハードマスクパターン１０６の側壁に側壁スペーサ１０８を形成する。隣接して互いに向い合う側壁スペーサ１０８の間の空間は、トレンチの幅を定義する。側壁スペーサ１０８の間の空間は、スペーサ用膜を蒸着する工程及びエッチング工程をコントロールすることで調節することができる。

図１２を参照すると、第１絶縁膜１０１または基板１００が露出されるように第１予備電極構造物１０２を選択的にエッチングしてトレンチ１１６を形成する。これによって、第１予備電極構造物１０２が分割され第１電極１１０及び第２電極１１２になり、第１電極１１０及び第２電極１１２は、本実施例でそれぞれメモリセルの書き込み電極１１０及び読み出し電極１１２に用いられる。トレンチ１１６を形成するために、側壁スペーサ１０８を用いると、第１ハードマスクパターン１０６を形成するための写真工程の解像度限界の幅より更に狭い幅を有するようトレンチ１１６の幅を調節することができる。トレンチ１１６を形成するためのエッチング工程を行った後、第１ハードマスクパターン１０６及び側壁スペーサ１０８は、湿式エッチング工程を通じて選択的に除去する。

図１３を参照すると、書き込み電極１１０、読み出し電極１１２、第２絶縁膜１０４、及びトレンチ１１６の内側壁と底面に沿って犠牲膜１１８を形成する。犠牲膜１１８は、化学気相蒸着工程を通じて、例えば、ポリシリコン、窒化物、または酸化物を蒸着して形成することができる。その結果、トレンチ１１６の側壁上にスペーサ形態の構造物が生成される。ここで、犠牲膜１１８は、２〜５０ｎｍの厚さに形成される。犠牲膜１１８は、トレンチ１１６を満たすように形成されない。その結果、トレンチ１１６内で定義されるホール１１６Ａの内部幅が減少する。犠牲膜１１８の厚さはホール１１６Ａの内部幅を定義し、後続工程を通じてホール１１６Ａ内に形成される変異電極１３６の大きさを定義する。

図１４を参照すると、前記結果物上に第２ハードマスク膜を形成し、これをパターニングして第２ハードマスクパターン１２０を形成する。第２ハードマスクパターン１２０は、ホール１１６Ａの内部を満たしかつ、書き込み電極１１０及び読み出し電極１１２の上部表面と対向する部位をカバーする形状を有し、前記対向する部位と隣接する第２絶縁膜１０４の上部と重なるように位置する。前記第２ハードマスク膜は、化学気相蒸着工程を通じて、例えば、窒化物を蒸着して形成することができ、これをパターニングする工程は、通常のフォトリソグラフィ工程を通じて行うことができる。その後、犠牲膜１２２の露出された部分を、第２ハードマスクパターン１２０をエッチングマスクに用いて選択的に除去する。

図１５を参照すると、書き込み電極１１０及び読み出し電極１１２の上部面と前記ホールの内部に形成されている第２ハードマスクパターン１２０をＨ₂ＳＯ₄を含むエッチング液を用いた湿式エッチング工程を通じて除去する。その後、ホール１１６Ａの内部を満たしかつ前記結果物上に第２電極膜１２４を形成する。第２電極膜１２４は、例えば、金、銀、銅、アルミニウム、タングステン、チタン窒化物、ポリシリコンなどのような導電性物質を含むことができる。第２電極膜１２４は、また米国特許２００４／１８１６３０号に開示されているタイプのナノチューブ構造を含むこともできる。一実施例で、第２電極膜１２４は、チタン窒化物を含み、約５〜５０ｎｍ範囲の厚さ、本実施例では２０ｎｍの厚さに形成され、化学気相蒸着工程を通じて形成される。

図１６を参照すると、前記結果物上に第３ハードマスク膜を形成し、これをパターニングすることで第３ハードマスクパターン１２６を形成する。第３ハードマスクパターン１２６は、トレンチ１１６の向い合う側壁上で書き込み及び読み出し電極（１１０、１１２）の配列を貫通する方向に延長される形状を有する。第３ハードマスクパターン１２６は、下部に位置する第２電極膜１２４及び第１パターニングされた犠牲膜１２２をパターニングするためのマスクとして用いられる。その結果、変異電極ターミナル１３２が定義され、変異電極ターミナル１３２は、ホール１１６Ａ内の変異電極１３６と接続される。前記第２パターニングされた犠牲膜１３０は、トレンチ１１６内部、前記書き込み及び読み出し電極（１１０、１１２）と隣接する上部表面及び第２絶縁膜１０４と隣接する上部の表面上に残るようになる。

図１７を参照すると、第３ハードマスクパターン１２６を前記結果物から選択的に除去する。前記第２パターニングされた犠牲膜１３０を湿式工程またはケミカル乾式エッチング工程を用いて選択的に除去する。前記第２パターニングされた犠牲膜１３０がポリシリコンで形成される場合、前記金属物質との高いエッチング選択比を有するＨＮＯ₃を含む湿式エッチング液を用いて工程を行うことができる。前記第２パターニングされた犠牲膜１３０が除去されると、変異電極１３６とこれと対応する書き込み電極１１０と読み出し電極１１２との間の第１ギャップ１１８Ａ及び第２ギャップ１１８Ｂ部位が生成される。そして、変異電極ターミナル１３２の下部の侵食される部位で変異電極ターミナル１３２と変異電極１３６とが互いに接続される。その結果、変異電極１３６は、トレンチ１１６内で書き込み電極１１０と読み出し電極１１２との間の部位を自由に移動するように吊っている。なお、変異電極１３６と変異電極ターミナル１３２は、書き込み電極１１０及び読み出し電極１１２から絶縁されている。変異電極１３６と書き込み１１０との間には、第１ギャップ１１８Ａが生成され、変異電極１３６と読み出し電極１１２との間には第２ギャップ１１８Ｂが生成される。変異電極１３６と第１絶縁膜１０１表面との間または変異電極１３６と基板１００表面との間には第３ギャップ１１８Ｃが生成される。この場合、前記犠牲膜の厚さは、変異電極１３６の厚さだけでなく、第１ギャップ１１８Ａ及び第２ギャップ１１８Ｂの距離を定義する。また、書き込み電極１１０及び読み出し電極１１２の長さは変異電極１３６の長さを定義する。

図２、図５、及び図９〜図１７の揮発性メモリ素子及びそれの製造方法に対して説明したが、非揮発性メモリ素子及びそれの製造方法と同一に適用することができる。一例として、図１８は、本発明の一実施例による電気的機械的非揮発性メモリ素子の斜視図である。本実施例では、基板２００と書き込み電極２１０及び読み出し電極２１２の間にそれぞれ電荷トラッピング構造物（２２８Ａ、２２８Ｂ）を具備することを除いては、図２及び図５ないし図１７に示した揮発性メモリ素子と類似である。本実施例のメモリ素子は、非揮発性でデータの保有が可能である。

図１８を参照すると、単位メモリセルは、「書き込み電極」に言及される第１電極２１０と、「読み出し電極」に言及される第２電極２１２と、「変異電極」に言及される第３電極２３６を含む。書き込み電極２１０及び読み出し電極２１２は、基板２００上に位置し、書き込み電極２１０及び読み出し電極２１２は、基板２００上に具備されるそれぞれの電荷トラッピング構造物（２２８Ａ、２２８Ｂ）によって基板２００と絶縁される。書き込み電極２１０及び読み出し電極２１２と、これとそれぞれ対応する電荷トラッピング構造物（２２８Ａ、２２８Ｂ）は、それらの間に具備されるトレンチ２１６によって互いに離隔されている。

電荷トラッピング構造物（２２８Ａ、２２８Ｂ）は、電荷をトラッピングするに適切な構造を含む。例えば、熱酸化工程によって形成されるトンネル酸化膜（２２０Ａ、２２０Ｂ）、化学気相蒸着工程によって形成されるシリコン窒化膜（２２２Ａ、２２２Ｂ）、化学気相蒸着または原子層積層工程によって形成されるブロッキング誘電膜（２２４Ａ、２２４Ｂ）を含む酸化物、窒化物、酸化物が積層されたＯＮＯ構造を有することができる。電荷トラッピング構造物（２２８Ａ、２２８Ｂ）に用いることができる他の物質としては、酸化物、窒化物、及びアルミニウム酸化物（ＯＮＡ）構造を挙げることができ、これは同様に素子及び素子の形成方法に適用することができる。

選択的変異膜は、書き込み電極２１０または読み出し電極２１２とこれと対応する電荷トラッピング電極構造物（２２８Ａ、２２８Ｂ）の間に配置することができる。前記選択的変異膜は、トンネル酸化膜２２０が適切な特性を維持されるように提供することができる。

第２絶縁膜２０４は、書き込み電極２１０と読み出し電極２１２、及び電荷トラッピング構造物（２２８Ａ、２２８Ｂ）の後面に配置され、導電性変異電極ターミナル２３２は、第２絶縁膜２０４上に具備される。変異電極ターミナル２３２は、トレンチ２１６上に延長され、書き込み及び読み出し電極（２１０、２１２）の間の部位と対向する変異電極ターミナル２３２の底面にリセス２３３が生成されることによって、書き込み電極２１０及び読み出し電極２１２とそれぞれ電気的に絶縁される。

変異電極２３６は、書き込み電極２１０及び読み出し電極２１２とこれに対応する電荷トラッピング構造物（２２８Ａ、２２８Ｂ）の間に生成されたトレンチ２１６の内部に延長される。変異電極２３６は、書き込み電極２１０及び第１電荷トラッピング構造物２２８Ａから水平な方向に第１ギャップ２１８Ａだけ離隔される。また、変異電極２３６は、読み出し電極２１２及び第２電荷トラッピング構造物２２８Ｂから水平な方向に第２ギャップ２１８Ｂだけ離隔される。変異電極２３６は、変異電極ターミナル２３２の底面と接続される第１端部と前記トレンチの内部に位置する第２端部を含む。

図１８に示すように、メモリセル２０５は、メモリ素子のメモリセルアレイ内に位置するようになる。書き込み電極２１０は、素子の書き込みワードラインと接続され、読み出し電極２１２は、素子の読み出しワードラインと接続され、変異電極２３６及びこれと対応する変異電極ターミナル２３２は、前記素子のビットラインと接続される。前記ビットラインのローは、前記基板上で第１方向に延長され、前記読み出しワードライン及び書き込みワードラインのコラムは、前記第１方向と垂直する第２方向に延長される。この場合、前記ビットラインと前記書き込みワードライン及び読み出しワードラインは互いに交差し、それぞれの交差点が素子のメモリセル２０５になる。

本実施例で、第２方向に隣接している単位メモリセル２０５は、読み出しワードラインと書き込みワードラインを互いに共有し、前記第１方向に隣接している単位メモリセル２０５は、ビットラインを互いに共有する。

図７の実施例で、変異電極２３６は、書き込み電極２１０と読み出し電極２１２との間で第１ギャップ２１８Ａ及び第２ギャップ２１８Ｂを生成するように位置し、第１ギャップ２１８Ａ及び第２ギャップ２１８Ｂを通じて移動するように弾性変形の可能な物質から形成される。変異電極２３６の位置を調節することで、変異電極２３６は、書き込み電極２１０の側壁または読み出し電極２１２の側壁と接触することもでき、書き込み電極及び読み出し電極（２１０、２１２）のいずれとも接触しない待機位置に位置するようにすることができる。変異電極２３６と接続されるビットラインに印加される電圧レベルと、書き込み電極２１０及び読み出し電極２１２それぞれの接続される書き込みワードライン及び読み出しワードラインに印加される電圧を調節することで、前記メモリセルそれぞれにプログラミング、消去、書き込み、及び読み出し動作を行うことができ、これについては、下記で詳細に説明する。書き込み電極２１０と接続された書き込みワードラインに適切なレベルの電圧を印加し、読み出し電極２１２と接続された読み出しワードラインに適切なレベルの電圧を印加することで、前記メモリセルの状態を「０」状態または「１」状態になるようにすることができる。その後、変異電極２３６と接続されたビットラインに適切なレベルの印加し、読み出し電極２１２と接続されたワードラインに適切なレベルの電圧を印加することで、前記メモリセルの状態を読み出す動作が行われる。これについては下記で詳細に説明する。

図１９及び図２０は、図１８に示した非揮発性電気的機械的メモリ素子において、第１状態のメモリセルと、前記第１状態のメモリセルを読み出す動作に対する斜視図である。

図１９を参照すると、書き込み動作の結果、変異電極２３６は、待機位置に位置する。即ち、変異電極２３６は、書き込み電極２１０と読み出し電極２１２との間に位置し、書き込み電極２１０の設定された部位、これに対応する第１電荷トラッピング構造物２２８Ａ、読み出し電極２１２、及びこれと対応する第２電荷トラッピング構造物２２８Ｂいずれとも接触しない。前記の状態を有するために、変異電極２３６と書き込み電極２１０との間の強いバイアス電圧がなく、前記第１電荷トラッピング構造物のクーロン力による引力がないので、変異電極２３６の復元力が変異電極２３６と書き込み電極２１０との間のクーロン力を克服するようにする。したがって、変異電極２３６は待機状態に位置する。一実施例として、変異電極２３６の位置は、メモリセルの「１」バイナリ状態に対応するように決定することができる。しかし、他の実施例として、待機位置の変異電極２３６は、メモリセルの「０」バイナリに対応するように決定することもできる。

図１９に示したように、「１」状態にて、変異電極２３６は、読み出し電極２１２から適切な距離の空間をおいて位置し、以後の消去、プログラミング、書き込み、及び読み出し動作が行われるまでは前記位置を維持する。メモリセル２０５の読み出し動作のうち、読み出し電極２１２と変異電極２３６との間に電圧ポテンシャルが印加され、前記電圧ポテンシャルは、図１９の待機位置から図２０の設定された位置に変異電極２３６が移動できるほど十分である。したがって、変異電極２３６は、第２ギャップ２１８Ｂを通じて曲げられることによって、読み出し電極２１２の側壁と接触するようになる。変異電極２３６は、読み出し電極２１２と変異電極２３６との間に引力のクーロン力によって読み出し電極２１２に向う方向に引き付けられる。

変異電極２３６は、前記読み出し電極の表面と接触され、なお第２電荷トラッピング構造物２２８Ｂのブロッキング酸化膜２２４Ｂの表面と接触してもよい。しかし、変異電極２３６は、第２電荷トラッピング構造物２２８Ｂのシリコン窒化物の表面とは接触されないように、その長さを調節すべきである。これは、前記シリコン窒化物と接触されると、前記シリコン窒化物から保存された電荷が除去されるためである。一実施例で、変異電極２３６の長さは、前記製造工程を行う期間、トレンチ２１６の下に具備される犠牲膜の厚さによって調節されることが可能である。

ここで、前記電流は、読み出し電極２１２と接続される読み出しワードラインと変異電極２３６と接続されるビットラインとの間で発生される。前記電流は、前記素子の読み出しワードラインと接続される電流センシング回路によって感知され、その結果、前記読み出し動作にてメモリセル２０５に対して「１」状態を読み出すことができる。

図２１及び図２２は、図１８に示された非揮発性電気的機械的メモリ素子にて第２状態のメモリセルと、前記第２状態のメモリセルを読み出す動作に対する斜視図である。

図２１を参照すると、読み出し動作の結果、変異電極２３６は、書き込み電極２１０の表面及び対応する電荷トラッピング構造物のブロッキング誘電膜２２４Ａの表面と接触するように曲げられる。前記の状態にするために、前記書き込み動作を行う期間、変異電極２３６に正のバイアスを印加し、書き込み電極２１０は負のバイアスを印加する。変異電極２３６は、書き込み電極２１０と接触する方向に曲げられる。その理由は、前記バイアスによるクーロング力が変異電極２３６の復元力を克服するためである。その後、前記バイアスが除去されると、即ち、前記素子からパワーが印加されないと、変異電極２３６は、書き込み電極２１０と接触しながら曲げ状態に維持される。その理由は、書き込み電極２１０の下の第１電荷トラッピング構造物２２８Ａにトラップされている電荷によって前記クーロンの力が維持されるためのである。

前記状態において、変異電極２３６は、書き込み電極２１０の側壁と接触するようになり、なお、第１電荷トラッピング構造物２２８Ａのブロッキング誘電膜２２４Ａの側壁と接触する。しかし、変異電極２３６がシリコン窒化膜２２２Ａと接触すると、シリコン窒化膜２２２Ａに保存された電荷が除去されるので、変異電極２３６の長さは第１電荷トラッピング構造物２２８Ａのシリコン窒化膜２２２Ａの側壁とは接触しないように調節される。で説明したように、一実施例で、変異電極２３６の長さは、製造工程を行う期間、トレンチ２１６の底面の犠牲膜の厚さを調節することで決定することができる。

一実施例で、変異電極２３６の位置は、メモリセル２０５の「０」バイナリ状態に対応することができる。しかし、他の実施例で、変異電極２３６の位置は、メモリセル２０５の「１」バイナリ状態に対応することができる。

図２１に示したように、「０」状態において、変異電極２３６は、書き込み電極２１０の側壁と接触するように曲げることができ、後の消去、書き込み、プログラミングの動作が行われるまで前記の状態を維持する。続いて、前記メモリ素子の読み出し動作を行う間、読み出し電極２１２と変異電極２３６との間に電圧ポテンシャルが印加される。前記読み出し動作のための電圧ポテンシャルは、前記図１９の待機状態から前記読み出し電極２１２の側壁表面の設定された位置に変異電極２３６が移動できるほどの十分な量として選択される。しかし、前記読み出し動作のために、読み出し電極２１２と変異電極２３６との間に印加される相対的に小さい電圧ポテンシャルと、変異電極２３６の復元力とを和した力は、書き込み電極２１０と変異電極２３６との間の引力を克服できるほどに十分な量を有さない。その結果、図２１に示した状態のメモリセルの読み出し動作のうち、変異電極２３６は、同一の位置で維持される。即ち、変異電極２３６は、書き込み電極２１０の側壁で設定された位置に位置するようなる。また、前記読み出し動作を行う期間、前記読み出し動作の電圧ポテンシャルが読み出し電極２１２と変異電極２３６に印加されるとき、読み出し電極２１２と接続されたワードラインと変異電極２３６と接続されたビットラインとの間には電流が流れない。その理由は、曲げ状態の変異電極２３６は、読み出し電極２１２と変異電極２３６との間の電流経路を遮断するためである。したがって、電流が減少し、前記素子のワードラインと接続される電流センシング回路によってこれを感知することによって、前記メモリセル２０５が「０」状態ということを読み出す読み出し動作を行うことができる。前記素子の最初プログラミング動作において、ＦＮトンネリングを通じて電荷がトンネリングされるように電荷トラッピング構造物２２８Ａに高いバイアスが加えられる。前記トラッピングされた電荷は、永久に電荷トラッピング構造物２２８Ａ内に保存されるので、これ以上のプログラミングが要求されない。なお、もう以上の高いバイアス動作も不必要になる。前記「１」または「０」状態への変化は、書き込み電極２１０と変異電極２３６との間に適切なバイアスを有するようにすることで行うことができる。前記適切なバイアスレベルによっては、前記ＦＮトンネリングが発生しない。その結果、前記素子は、適切なパワーレベルに動作することができ、高いエネルギー効率を有することができる。

図２３は、本発明の実施例による非揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。
図２３を参照すると、基板２００上に電荷トラップ膜２２８を形成する。基板２００は、例えば、バルクシリコンのような半導体物質で形成することができる。または基板２００は、シリコンオンインシュレータ（ＳＯＩ）構造を含むかあるいは支持基板の表面上に絶縁膜が具備される構造を有することができる。

電荷トラップ膜２２８上に第１予備電極膜を形成し、通常の写真工程を通じてパターニングすることで一つの本体を有する第１予備電極構造物２０２を形成する。第１予備電極構造物２０２の高さは、最終的に形成される変異電極２３６の高さと対応するようになる。一実施例で、第１予備電極構造物２０２及びそれの下に位置された電荷トラップ膜２２８は、同一のエッチングマスクを用いて同時にエッチングすることができる。一実施例で、電荷トラップ膜２２８は、酸化物、窒化物、酸化物（ＯＮＯ）膜を含み、これらはそれぞれ約１０ｎｍ、２０ｎｍ、１０ｎｍ程度に形成することができる。一実施例で、前記ＯＮＯ膜は、熱酸化工程によって形成されるトンネル酸化膜２２０、化学気相蒸着工程によって形成されるシリコン窒化膜２２２、化学気相蒸着工程または原子層の積層工程によって形成されるブロッキング誘電膜２２４を含むことができる。これとは違って、電荷トラップ膜２２８は、酸化物、窒化物、アルミニウム酸化物（ＯＮＡ）を含むことができ、これは、前記素子及び本発明の一実施例による形成方法に同様に適用することができる。

図１８ないし図２２に示した非揮発性電気的機械的メモリ素子のような非揮発性メモリ素子を形成するために、図２３に示した工程に後続する残りの工程は、図９ないし図１７を参照して説明した非揮発性メモリ素子の製造方法と類似であるので、本実施例で反復される説明は省略する。

図２４は、電気的機械的メモリセルを含む膜の下に下部素子膜が具備される積層されたメモリ素子の斜視図である。素子膜３０１は、基板３００を含み、基板３００上には、通常的な形態のトランジスタ３０３が形成される。トランジスタ３０３は、ゲート酸化膜３０２、ポリシリコンゲート３０４及びゲートキャッピング膜３０６で構成されるゲート構造物３０７を含む。ゲート構造物３０７の側壁には絶縁性スペーサ３０８が具備される。ゲート構造物３０７の側壁から延長される基板３００にはトランジスタのソース／ドレイン領域３１０が具備される。前記結果物上には、層間絶縁膜３１２が具備され、前記層間絶縁膜３１２は、メモリセル膜３０５を支持するために提供される。

メモリセル膜３０５はメモリセルを含み、例えば、図１８ないし図２３に示した非揮発性電気的機械的メモリセルを含むことができる。前記メモリセルは、図２３及び図１０ないし図１７を参照して説明した方法によって形成することができる。追加的な素子膜及び／またはメモリセル膜は、図２４に示している素子膜３０１とメモリセル３０５膜の上、下または間に形成することができる。前記追加的なメモリセル膜は、素子の適用によって非揮発性電気的機械的メモリセルまたは揮発性電気的機械的メモリセルを含むことができる。この場合、複合膜メモリ素子または積層されたメモリ素子は、素子膜及び少なくとも一つの電気的機械的メモリセル膜を含むように形成することができる。前記少なくとも一つの電気的機械的メモリセル膜は、非揮発性メモリセル、揮発性メモリセル、または非揮発性メモリセル及び揮発性メモリセル両方とも含む複合膜を含むことができる。

（第２実施例）
本発明の第２実施例による非揮発性電気的機械的メモリ素子アレイを図２５に基づいて説明する。本実施例で、メモリセル４０５のアレイは、基板４００上で第１及び第２方向に延長するように整列される。図２５を参照すると、前記アレイ内の単位メモリセル４０５は、「書き込み電極」に言及される第１電極（４２６ａ、４２６ｃ）、「読み出し電極」に言及される第２電極（４２６ｂ）、「変異電極」に言及される第３電極（４３８Ａ、４３８Ｂ）を含む。書き込み電極（４２６ａ、４２６ｃ）及び読み出し電極（４２６ｂ）は、基板４００上に具備され、電荷トラッピング構造物（４２８ａ、４２８ｂ、４２８ｃ）によって基板表面から絶縁される。書き込み電極（４２６ａ、４２６ｃ）及び読み出し電極（４２６ｂ）とこれに対応する電荷トラッピング構造物（４２８ａ、４２８ｂ、４２８ｃ）はそれらの間に形成されるトレンチ４３９Ａによってそれぞれ互いに離隔されている。

電荷トラッピング構造物（４２８ａ、４２８ｂ、４２８ｃ）それぞれは、電荷トラッピングに適切な構造を有する。例えば、酸化物、窒化物、酸化物（ＯＮＯ）構造の積層膜を含むことができる。具体的に、前記ＯＮＯ構造は、図１８の実施例で説明したように、トンネル酸化膜（４２０ａ、４２０ｂ、４２０ｃ）、シリコン窒化膜（４２２ａ、４２２ｂ、４２２ｃ）及びブロッキング誘電膜（４２４ａ、４２４ｂ、４２４ｃ）を含むことができる。これとは違って、電荷トラッピングに適切な構造として、酸化物、窒化物、アルミニウム酸化物（ＯＮＡ）構造の積層膜を含むことができる。これらは、前記素子及び本発明の実施例を形成する方法に同様に適用することができる。

前記書き込み電極及び読み出し電極（４２６ａ、４２６ｂ、４２６ｃ）と電荷トラッピング構造物（４２８ａ、４２８ｂ、４２８ｃ）の後面には第２絶縁膜４１２が具備され、第２絶縁膜４１２上には導電性変異電極ターミナル（４３６Ａ、４３６Ｂ）、即ち、ビットラインが具備される。図２及び図１８を参照して説明したように、変異電極ターミナル（４３６Ａ、４３６Ｂ）、即ち、ビットラインはトレンチ４３０Ａ上に位置し、書き込み電極及び読み出し電極（４２６ａ、４２６ｂ、４２６ｃ）の間に対向する部位の変異電極（４３３Ａ、４３８Ｂ）の下部にリセスが生成されていて、書き込み電極及び読み出し電極（４２６ａ、４２６ｂ、４２６ｃ）から絶縁される。

図１８の非揮発性素子及び図２の揮発性素子を形成することと同様の方式で、変異電極（４３８Ａ、４３８Ｂ）は、トレンチ４３０Ａ内に位置するようにする。前記結果物の上部に第３絶縁膜４４０が具備され、前記書き込み電極４２６ａと接続されるコンタクトプラグ４４２及び読み出し電極２４６ｂと接続されるコンタクトプラグ４４４がそれぞれ具備される。第３絶縁膜４４０上には書き込みワードライン（４４８Ａ、４４８Ｂ）が位置し、書き込みワードライン（４４８Ａ、４４８Ｂ）は、第１方向に延長される。書き込みワードライン（４４８Ａ、４４８Ｂ）は、これと対応するコンタクトプラグ４４２によって下部の書き込み電極（４２６ａ、４２６ｃ）と電気的に接続される。また、第３絶縁膜４４０上には、読み出しワードライン（４４６Ａ、４４６Ｂ）０が位置し、読み出しワードライン（４４６Ａ、４４６Ｂ）は、第１方向に延長される。読み出しワードライン（４４６Ａ、４４６Ｂ）は、これと対応するコンタクトプラグ４４４によって下部の読み出し電極４２６ｂと電気的に接続される。

図１８に示している実施例で、メモリセル２０５は、メモリ素子のメモリセルアレイ内に位置するようになる。図２５に示したように、前記メモリセルは、基板上で第１及び第２水平方向（５０１、５０３）に配置される。前記第１方向にそれぞれ引接するメモリセル４０５は、第１書き込み電極４２６ａと、共有する読み出し電極４２６ｂ及び第２書き込み電極４２６ｃを含む。前記共有された読み出し電極４２６ｂは、第１書き込み電極４２６ａ及び第２書き込み電極４２６ｃに対して共有され、対応する第１変異電極４３８Ａ及び第２変異電極４３８Ｂは、二つのビットを提供する。前記第２方向に隣接するメモリセルは、第２絶縁膜４１２によってそれぞれ絶縁される。

図２５に示したアレイにおいて、第１書き込み電極４２６ａは、素子の書き込みワードライン４４８Ａと電気的に接続され、読み出し電極４２６ｂは、素子の読み出しワードライン４４８Ａと電気的に接続され、第１変異電極４３８Ａは第１ビットライン４３６Ａと電気的に接続され、第２変異電極４３８Ｂは第２ビットライン４３６Ｂと電気的に接続される。ビットライン（４３６Ａ、４３６Ｂ）の熱は、基板４００上で第２方向５０３に延長され、書き込みワードライン及び読み出しワードライン（４４８Ａ、４４８Ｂ、４４６Ａ、４４６Ｂ）のコラムは、前記第２方向と垂直する第１方向に延長される。ここで、ビットライン（４３６Ａ、４３６Ｂ）と書き込みワードライン及び読み出しワードライン（４４８Ａ、４４８Ｂ、４４６Ａ、４４６Ｂ）は互いに交差し、前記交差点は、素子のメモリセル４０５に対応する。第１方向に互いに隣接する単位メモリセル４０５は、共通の読み出しワードライン（４４６Ａ、４４６Ｂ）及び書き込みワードライン（４４８Ａ、４４８Ｂ）を共有するようになり、前記第２方向に対外に隣接する単位メモリセル４０５は、共通のビットライン（４３６Ａ、４３６Ｂ）を共有するようになる。

上記で説明したように、図２５で示した実施例で、変異電極（４３８Ａ、４３８Ｂ）は、設定された位置に接触するようにコントロールすることができる。前記設定された位置は、第１書き込み電極４２６ａ及び第２書き込み電極４２６ｃの側壁または読み出し電極４２６ｂの側壁または書き込み電極及び読み出し電極（４２６ａ、４２６ｂ、４２６ｃ）の間のトレンチ４３０内の待機位置になることができる。説明したように、変異電極（４３８Ａ、４３８Ｂ）と接続されたビットライン（４３６Ａ、４３６Ｂ）に印加される電圧と書き込み電極及び読み出し電極（４２６ａ、４２６ｂ、４２６ｃ）それぞれと接続された書き込みワードライン（４４８Ａ、４４８Ｂ）及び読み出しワードライン（４４６Ａ、４４６Ｂ）に印加される電圧のそれぞれの電圧レベルをコントロールすることで、前記メモリセル４０５それぞれにプログラミング、消去、書き込み、及び読み出し動作を行うことができる。

図２６ないし図３０は、図２５に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。
図２６を参照すると、基板４００上に電荷トラップ膜（４０４、４０６、４０８）が形成される。基板４００は、例えば、前記で説明したような基板物質または素子基板を形成するに適合した他の基板物質から形成することができる。

図２３及び図９を参照して説明したように、電荷トラップ膜（４０４、４０６、４０８）上に第１予備電極膜を形成し、通常のフォトリソグラフィ工程を通じてパターニングして一体をなす第１予備電極構造物４１０を形成する。第１予備電極構造物４１０は、それぞれ第１方向５０１に延長される。それぞれの第１予備電極構造物４１０の間には第２絶縁膜４１２が形成される。前記結果物上に第１ハードマスクパターン４１４及び側壁スペーサ４１６を形成する。第１ハードマスクパターン４１４は、図１１を参照して説明したものと同一の方式で、前記第２方向に延長される。

図２７を参照すると、図１２を参照して説明したことの同様な方式で第１予備電極構造物４１０を選択的にエッチングしてトレンチ４３０を形成する。同様な方法で、第１予備電極構造物４１０から互いに電気的に分離された書き込み電極４２６ａ及び読み出し電極４２６ｂが形成される。

図２８を参照すると、図１３を参照して説明したことと同様な方式で、前記結果物上に犠牲膜４３２を形成し、これをパターニングすることで、トレンチ４３０の内部に減少された幅のホール４３０を形成する。

図２９を参照すると、図１４、図１５、図１６、及び図１７を参照して説明した工程を行い、変異電極（４３８Ａ、４３８Ｂ）及びこれと対応するビットライン（４３６Ａ、４３６Ｂ）を形成する。

図３０を参照すると、前記結果物上に例えば、化学気相蒸着工程及び化学的機械的研磨工程を行って第３絶縁膜４４０を形成する。その後、前記第３絶縁膜４４０上に、前記第３絶縁膜４４０の内部に具備されるプラグ（４４４、４４２）を用いて下部の読み出し電極４２６ａ及び書き込み電極４２６ｂと電気的に接続される書き込みワードライン及び読み出しワードライン（４４８Ａ、４４８Ｂ、４４６Ａ、４４６Ｂ）を形成する。その結果、図２５に示されたメモリアレイ構造が形成される。

図３１は、本発明によってある状態情報が書き込まれている図２５のメモリ素子アレイのセルの斜視図である。例えば、書き込み動作の結果として、第１変異電極４３８Ａは、第１書き込み電極４２６ａの設定された位置に位置するようになる。これは図２１及び図２２の実施例で説明したように、「０」状態に該当する。なお、書き込み動作の結果として第２変異電極４３８Ｂは、第２書き込み電極４２６ｃの設定された位置に位置する。これは、図２１及び図２２の実施例で説明したように「０」状態に該当する。前記読み出し電極４２６ｂは、第１変異電極４３８Ａ及び第２変異電極４３８Ｂの状態を読み出すために提供される。前記読み出し電極４２６ｂが互いに共有されることによって、前記読み出し電極４２６ｂは二つのビット情報を提供するようになる。この場合には、一つの読み出し電極４２６ｂを用いることで、「０」及び「０」のデータを読み出すことができる。

（第３実施例）
第３実施例で、互いに向い合う読み出し電極及び書き出し電極対及びこれに対向する変異電極は、ビット情報を保存するように設計することも可能である。その結果、それぞれのビット状態は、独立的にアクセスすることができる。

このように、前記説明した実施例は従来の素子の限界を克服することができる電気的機械的メモリ素子及びそれの製造方法について記述する。特に、本発明の実施例は、高容量、低電圧プログラミング及び消去動作、速い動作速度、データ保有能力の増加、長い寿命及び良好な耐久性を満足させる電気的機械的メモリ素子を提供する。本発明の実施例は、非揮発性及び揮発性メモリ素子の両方に適用することができる。そして、本発明の実施例は積層構造またはアレイ構造を有するように形成することができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

電気的機械的相互作用で素子にデータをプログラミングする従来の電気的機械的メモリ素子の断面図である。本発明の一実施例による揮発性メモリ素子の斜視図である。図２及び図１８に示した本発明の一実施例によるメモリセルにおいて、読み出し、書き込み、プログラミング、及び除去するために印加される電圧の一例を示した表である。本発明の一実施例によるメモリセルにおいて、ビットラインと書き込みワードラインに印加される各電圧の差による前記変異電極の状態を示すグラフである。図２に示した非揮発性電気的機械的メモリ素子に対してそれぞれ第１状態のメモリセルと、前記第１状態のメモリセルの読み出し動作を説明するための斜視図である。図２に示した非揮発性電気的機械的メモリ素子に対してそれぞれ第１状態のメモリセルと、前記第１状態のメモリセルの読み出し動作を説明するための斜視図である。図２に示した非揮発性電気的機械的メモリ素子に対してそれぞれ第２状態のメモリセルと、前記第２状態のメモリセルの読み出し動作を説明するための斜視図である。図２に示した非揮発性電気的機械的メモリ素子に対してそれぞれ第２状態のメモリセルと、前記第２状態のメモリセルの読み出し動作を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例によって揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。本発明の一実施例による電気的機械的非揮発性メモリ素子の斜視図である。図１８に示した非揮発性電気的機械的メモリ素子において、第１状態のメモリセルと、前記第１状態のメモリセルを読み出す動作に対する斜視図である。図１８に示した非揮発性電気的機械的メモリ素子において、第１状態のメモリセルと、前記第１状態のメモリセルを読み出す動作に対する斜視図である。図１８に示した非揮発性電気的機械的メモリ素子において、第２状態のメモリセルと、前記第２状態のメモリセルを読み出す動作に対する斜視図である。図１８に示した非揮発性電気的機械的メモリ素子において、第２状態のメモリセルと、前記第２状態のメモリセルを読み出す動作に対する斜視図である。本発明の実施例による非揮発性電気的機械的メモリ素子の製造方法を説明するための斜視図である。電気的機械的メモリセルを含む膜の下に下部素子膜が具備される積層されたメモリ素子の斜視図である。本発明の一実施例による非揮発性電気的機械的メモリ素子アレイの斜視図である。図２５に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。図２５に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。図２５に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。図２５に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。図２５に示した形態の非揮発性電気的機械的メモリ素子の製造方法を示す斜視図である。本発明によってある状態の情報が書き込まれている図２５のメモリ素子アレイのセルの斜視図である。

符号の説明

１０５：単位メモリセル、１１０：書き込み電極、１１２：読み出し電極、１１６：トレンチ、１３２：変異電極ターミナル、１３６：変異電極

Claims

基板と、
前記基板に対して垂直方向に延長される第１電極と、
前記基板に対して垂直する方向に延長され、電極のギャップによって前記第１電極と互いに離隔するように配置される第２電極と、
前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ前記第１電極から離隔され、第２ギャップだけ前記第２電極から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では、前記第１ギャップを通じて前記第１電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて前記第２電極と電気的に接続されるようにし、待機状態では前記第１及び第２電極と互いに電気的に絶縁されるようにする第３電極をと、を含むことを特徴とするメモリ素子。
前記第１及び第２電極は、前記電極ギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記第１及び第２電極に隣接する絶縁膜を含み、前記第３電極は、前記絶縁膜によって支持されることを特徴とする請求項１に記載のメモリ素子。
前記第１電極は素子の第１ワードラインと接続され、前記第２電極は素子の第２ワードラインと接続され、前記第３電極は素子のビットラインと接続されることを特徴とする請求項１に記載のメモリ素子。
前記第１ワードラインは素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項３に記載のメモリ素子。
前記第３電極は、静電気的に変形されることが可能である物質を含むことを特徴とする請求項１に記載のメモリ素子。
前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成されることを特徴とする請求項５に記載のメモリ素子。
前記第１電極及び第２電極それぞれは導電体からなり、前記メモリ素子は揮発性メモリ素子を含むことを特徴とする請求項１に記載のメモリ素子。
前記基板と第１電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項１に記載のメモリ素子。
前記第１曲げ状態で、前記第３電極は前記第１電極の下の電荷トラッピング構造物と容量性で接続されることを特徴とする請求項８に記載のメモリ素子。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造又は酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含むことを特徴とする請求項８に記載のメモリ素子。
前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は、前記書き込み電極と接触する曲げ状態及び待機状態のいずれかの状態を有することを特徴とする請求項８に記載のメモリ素子。
前記メモリ素子の第１状態の書き込み動作を行う期間、書き込み電極と第３電極との間の第１電圧ポテンシャルによって前記第３電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電と第３電極との間の第１電圧ポテンシャルは除去されたとき、前記第３電極は、前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項１１に記載のメモリ素子。
前記メモリ素子の第１状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記第３電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定することを特徴とする請求項１２に記載のメモリ素子。
前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルに反応して、前記第３電極は待機状態になり、前記第３電極は前記待機状態で前記書き込み電極と電気的に絶縁され、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持されることを特徴とする請求項１１に記載のメモリ素子。
前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極と書き込み電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第２状態に決定することを特徴とする請求項１４に記載のメモリ素子。
基板に対して垂直方向に延長される第１電極を提供する段階と、
前記基板に対して垂直方向に延長され、電極ギャップによって前記第１電極と互いに離隔されるように配置される第２電極を提供する段階と、
前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ前記第１電極から離隔され、第２ギャップだけ前記第２電極から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では、前記第１ギャップを通じて前記第１電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて前記第２電極と電気的に接続されるようにし、待機状態では前記第１及び第２電極と互いに電気的に絶縁されるようにする第３電極をと、を含むことを特徴とするメモリ素子の製造方法。
前記第１及び第２電極は、前記電極ギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記第１及び第２電極に隣接する絶縁膜を含み、前記第３電極は前記絶縁膜によって維持されることを特徴とする請求項１６に記載のメモリ素子の製造方法。
前記第１電極と素子の第１ワードラインを接続させるものと、前記第２電極と素子の第２ワードラインとを接続させるものと、前記第３電極と素子のビットラインとを接続させるものを更に含むことを特徴とする請求項１６に記載のメモリ素子の製造方法。
前記第１ワードラインは、素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項１８に記載のメモリ素子の製造方法。
前記第３電極は、電気的に変形することができる物質を含むことを特徴とする請求項１６に記載のメモリ素子の製造方法。
前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、およびナノチューブからなる群より選択された少なくとも一種で構成されることを特徴とする請求項２０に記載のメモリ素子の製造方法。
前記第１電極及び第２電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含むことを特徴とする請求項１６に記載のメモリ素子の製造方法。
前記基板と第１電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項１６に記載のメモリ素子の製造方法。
前記第１曲げ状態にて、前記第３電極は、前記第１電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項２３に記載のメモリ素子の製造方法。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造又は酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含むことを特徴とする請求項２３に記載のメモリ素子の製造方法。
前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は前記書き込み電極と接触する曲げ状態又は待機状態のいずれかの状態を有することを特徴とする請求項２３に記載のメモリ素子の製造方法。
前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルによって前記第３電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項２６に記載のメモリ素子の製造方法。
前記メモリ素子の第１状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定することを特徴とする請求項２７に記載のメモリ素子の製造方法。
前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルに反動して前記第３電極は待機状態になり、前記第３電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持されることを特徴とする請求項２６に記載のメモリ素子の製造方法。
前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記読み出し電極と接触するように曲げ状態が維持されたときを第２状態に決定することを特徴とする請求項２９に記載のメモリ素子の製造方法。
基板上に、ギャップによって互いに離隔されている第１及び第２電極を形成する段階と、
前記ギャップ内に犠牲膜を形成する段階と、
前記犠牲膜によって前記第１及び第２電極と互いに離隔された電極が生成されるよう、前記ギャップ内部の犠牲膜上に第３電極を形成する段階と、
前記第３電極と第１電極との間の第１ギャップと、前記第３電極と第２電極との間の第２ギャップとが生成されるよう前記犠牲膜を除去する段階と、を特徴とするメモリ素子の製造方法。
前記第３電極は静電気的に変形することができて、前記第３電極は前記第１ギャップを通じて前記第１電極と電気的に接続されるように曲げられる第１曲げ状態、前記第２ギャップを通じて前記第２電極と電気的に接続されるように曲げられる第２曲げ状態、または前記第１及び第２電極と電気的に絶縁される待機状態に変形されることを特徴とする請求項３１に記載のメモリ素子の製造方法。
前記基板と第１電極との間の電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項３２に記載のメモリ素子の製造方法。
前記第１曲げ状態にて、前記第３電極は前記第１電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項３３に記載のメモリ素子の製造方法。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造又は酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含むことを特徴とする請求項３３に記載のメモリ素子の製造方法。
前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は前記書き込み電極と接触する曲げ状態又は待機状態のいずれかの状態を有することを特徴とする請求項３３に記載のメモリ素子の製造方法。
前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルによって前記第３電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第３電極との間の第１電圧ポテンシャルは除去されたとき、前記第３電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項３６に記載のメモリ素子の製造方法。
前記メモリ素子の第１状態における読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定することを特徴とする請求項３７に記載のメモリ素子の製造方法。
前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルに反応して、前記第３電極は待機状態になり、前記第３電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持されることを特徴とする請求項３６に記載のメモリ素子の製造方法。
前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、第３電極が前記読み出し電極と曲げ状態に維持されたときを第２状態に決定することを特徴とする請求項３９に記載のメモリ素子の製造方法。
前記第１電極と素子の第１ワードラインとを接続させるものと、前記第２電極と素子の第２ワードラインとを接続させるものと、前記第３電極と素子のビットラインとを接続させるもとを更に含むことを特徴とする請求項３１に記載のメモリ素子の製造方法。
前記第１ワードラインは、素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項４１に記載のメモリ素子の製造方法。
前記第３電極は静電気的に変形されることが可能な物質を含むことを特徴とする請求項３１に記載のメモリ素子の製造方法。
前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成されることを特徴とする請求項４３に記載のメモリ素子。
前記第１電極及び第２電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含むことを特徴とする請求項３１に記載のメモリ素子の製造方法。
前記基板上に第１電極及び第２電極を形成する段階は、
基板上に電極膜を形成する段階と、
前記電極膜と隣接する基板上に絶縁膜を形成する段階と、
ギャップによって互いに離隔される第１電極と第２電極とを形成するために、前記電極膜内に第１開口部を形成する段階と、を含み、
前記第３電極は、前記絶縁膜によって支持されることを特徴とする請求項３１に記載のメモリ素子の製造方法。
前記ギャップ内に犠牲膜を形成する段階において、前記ギャップの幅を減少させ、前記ギャップ内の犠牲膜上に第３電極を形成する段階にて前記減少された幅を有する開口部内に第３電極が形成されるようにし、前記犠牲膜を除去することで、前記第３電極は前記第１及び第２電極とそれぞれ前記第１及び第２ギャップだけ離隔するようにすることを特徴とする請求項３１に記載のメモリ素子の製造方法。
トランジスタ素子アレイを含む第１素子膜と、
メモリセルアレイを含む第２素子膜を含み、
前記第１及び第２素子膜はそれぞれ垂直に配置され、
前記メモリセルアレイは、
基板に対して垂直方法に延長される第１電極と、
前記基板に対して垂直する方向に延長され、電極ギャップによって前記第１電極と互いに離隔するように配置される第２電極と、
前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ前記第１電極から離隔され、第２ギャップだけ前記第２電極から離隔され、静電気的に変形されることが可能であって、前記第１曲げ状態では前記第１ギャップを通じて第１電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて第２電極と電気的に接続されるようにし、待機状態では第１及び第２電極と電気的に接続されるようにする第３電極を含むことを特徴とするメモリ素子。
前記それぞれのメモリセルにおいて、前記第１及び第２電極は、前記電極のギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記第１及び第２電極に隣接する絶縁膜を含み、前記第３電極は前記絶縁膜によって支持されることを特徴とする請求項４８に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記第１電極は素子の第１ワードラインと接続され、前記第２電極は素子の第２ワードラインと接続されることを特徴とする請求項４８に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記第３電極は素子のビットラインと接続されることを特徴とする請求項５０に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記第１ワードラインは素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項５０に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記第３電極は静電気的に変形されることが可能である物質を含むことを特徴とする請求項４８に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成されることを特徴とする請求項５３に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記第１電極及び第２電極それぞれは導電体を含み、前記メモリ素子は揮発性メモリ素子を含むことを特徴とする請求項４８に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記基板と第１電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項４８に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記第１曲げ状態において、前記第３電極は前記第１電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項５６に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造又は酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含むことを特徴とする請求項５６に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は前記書き込み電極と接触する曲げ状態又は待機状態のいずれかの状態を有することを特徴とする請求項５６に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極及び第３電極との間の第１電圧ポテンシャルによって前記第３電極は書き込み電極と接触するように曲げ状態になり、前記書き込み電極と第３電極との間の第１電圧ポテンシャルは除去されたとき、前記第３電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項５９に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記メモリ素子の第１状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記書き込み電極と接触するように曲がれた状態に維持され時を第１状態に決定することを特徴とする請求項６０に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との第１電圧ポテンシャルに反応して、前記第３電極は待機状態になり、前記第３電極は前記待機状態にて前記書き込み電極と電気的に接続され、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持されることを特徴とする請求項５９に記載のメモリ素子。
前記それぞれのメモリセルにおいて、前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極及び読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では前記第３電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第２状態に決定することを特徴とする請求項６２に記載のメモリ素子。
前記アレイ内のメモリセルは、非揮発性メモリセルであることを特徴とする請求項４８に記載のメモリ素子。
前記アレイ内のメモリセルは、非揮発性メモリセルであることを特徴とする請求項４８に記載のメモリ素子。
基板と、
前記基板上に具備される第１電荷トラッピング構造物と、
前記第１電荷トラッピング構造物上に具備され、基板に対して垂直方向に延長する第１電極と、
前記基板に対して垂直する方向に延長され、電極のギャップによって前記第１電極と互いに離隔するように配置される第２電極と、
前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ前記第１電極から離隔され、第２ギャップだけ前記第２電極から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では、前記第１ギャップを通じて前記第１電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて前記第２電極と電気的に接続されるようにし、待機状態では前記第１及び第２電極と互いに電気的に絶縁されるようにする第３電極をと、を含むことを特徴とする非揮発性メモリ素子。
前記第１及び第２電極は、前記電極ギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記第１及び第２電極に隣接する絶縁膜を含み、前記第３電極は、前記絶縁膜によって支持されることを特徴とする請求項６６に記載非揮発性メモリ素子。
前記第１電極は素子の第１ワードラインと接続され、前記第２電極は素子の第２ワードラインと接続され、前記第３電極は素子のビットラインと接続されることを特徴とする請求項６６に記載の非揮発性メモリ素子。
前記第１ワードラインは素子の書き込みワードラインを含み、前記第２ワードラインは素子の読み出しワードラインを含むことを特徴とする請求項６６に記載の非揮発性メモリ素子。
前記第３電極は、静電気的に変形されることが可能であることを特徴とする請求項６６に記載の非揮発性メモリ素子。
前記第３電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なとも一種で構成されることを特徴とする請求項７０に記載の非揮発性メモリ素子。
前記第１電極及び第２電極それぞれは導電体からなることを特徴とする請求項６６に記載の非揮発性メモリ素子。
前記基板と第２電極との間に第２電荷トラッピング構造物を更に含むことを特徴とする請求項６６に記載の非揮発性メモリ素子。
前記第１曲げ状態で、前記第３電極は前記第１電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項６６に記載非揮発性メモリ素子。
前記第１電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造又は酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含むことを特徴とする請求項６６に記載の非揮発性メモリ素子。
前記第１電極は書き込み電極を含み、前記第２電極は読み出し電極を含み、前記メモリ素子の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルを印加することで、前記第３電極は前記書き込み電極と接触する曲げ状態又は待機状態のいずれかの状態を有することを特徴とする請求項６６に記載の非揮発性メモリ素子。
前記メモリ素子の第１状態の書き込み動作を行う期間、書き込み電極と第３電極との間の第１電圧ポテンシャルによって前記第３電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電と第３電極との間の第１電圧ポテンシャルは除去されたとき、前記第３電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項７６に記載の非揮発性メモリ素子。
前記メモリ素子の第１状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記第３電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定することを特徴とする請求項７７に記載の非揮発性メモリ素子。
前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と第３電極との間の第１電圧ポテンシャルに反応して、前記第３電極は待機状態になり、前記第３電極は前記待機状態にて前記書き込み電極と電気的に絶縁され、前記書き込み電極と第３電極との間の第１電圧ポテンシャルが除去されたとき、前記第３電極は前記待機状態が維持されることを特徴とする請求項７６に記載の非揮発性メモリ素子。
前記メモリ素子の第２状態の読み出し動作を行う期間、前記第３電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記第３電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第２状態に決定することを特徴とする請求項７９に記載の非揮発性メモリ素子。
基板上に、ロー方向に複数のローとコラム方向に複数のコラムを有するアレイに配置される複数のメモリ素子と、
前記基板上にコラム方向に延長され、同一のコラムのメモリ素子内の変異電極とそれぞれ接続されるビットラインと、
前記基板上にロー方向に延長され、同一のローのメモリ素子内の書き込み電極とそれぞれ接続される書き込みワードラインと、
前記基板上にロー方向に延長され、同一のローのメモリ素子内の読み出し電極とそれぞれ接続される読み出しワードラインと、を含み、
前記メモリ素子は、
基板に対して垂直する方向に延長される書き込み電極と、
前記基板に対して垂直する方向に延長され、電極ギャップによって前記書き込み電極と互いに離隔するように配置される読み出し電極と、
前記電極ギャップの内部に垂直方向に延長され、第１ギャップだけ書き込み電極から離隔され、第２ギャップだけ読み出し電極から離隔され、静電気的に変形されることが可能であって、第１曲げ状態では前記第１ギャップを通じて書き込み電極と電気的に接続されるようにし、第２曲げ状態では前記第２ギャップを通じて読み出し電極と電気的に接続されるようにし、前記待機状態では書き込み及び読み出し電極と互いに電気的に絶縁されるようにする変異電極を含むことを特徴とするメモリ素子。
前記書き込み及び読み出し電極は、前記電極ギャップだけ第１方向に互いに離隔され、前記第１方向と垂直する第２方向に前記書き込み及び読み出し電極に隣接する絶縁膜を含み、前記変異電極は前記絶縁膜によって支持されることを特徴とする請求項８１に記載のメモリ素子。
前記変異電極は、前記静電気的に変形されることが可能な物質を含むことを特徴とする請求項８１に記載のメモリ素子。
前記変異電極は、金、銀、銅、アルミニウム、タングステン、チタン窒化物、及びナノチューブからなる群より選択された少なくとも一種で構成されることを特徴とする請求項８３に記載のメモリ素子。
前記書き込み電極及び読み出し電極それぞれは導電体からなり、前記メモリ素子は、非揮発性メモリ素子を含むことを特徴とする請求項８１に記載のメモリ素子。
前記基板と書き込み電極との間に電荷トラッピング構造物を含み、前記メモリ素子は非揮発性メモリ素子を含むことを特徴とする請求項８１に記載のメモリ素子。
前記第１曲げ状態において、前記変異電極は前記書き込み電極の下の電荷トラッピング構造物と容量性に接続されることを特徴とする請求項８６に記載のメモリ素子。
前記電荷トラッピング構造物は、酸化物−窒化物−酸化物（ＯＮＯ）構造又は酸化物−窒化物−アルミニウム酸化物（ＯＮＡ）構造から選択されたいずれかを含むことを特徴とする請求項８６に記載のメモリ素子。
前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第１電圧ポテンシャルを印加することで、前記変異電極は、前記書き込み電極と接触する曲げ状態及び待機状態を有することを特徴とする請求項８６に記載のメモリ素子。
前記メモリ素子の第１状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第１電圧ポテンシャルによって前記変異電極は、書き込み電極と接触するように曲げ状態になり、前記書き込み電極と変異電極との間の第１電圧ポテンシャルが除去されたとき、前記変異電極は前記書き込み電極の電荷トラッピング構造物内に保存されている電荷によって前記曲げ状態が維持されることを特徴とする請求項８９に記載のメモリ素子。
前記メモリ素子の第１状態の読み出し動作を行う期間、前記変異電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記変異電極が前記書き込み電極と接触するように曲げ状態に維持されたときを第１状態に決定することを特徴とする請求項９０に記載のメモリ素子。
前記メモリ素子の第２状態の書き込み動作を行う期間、前記書き込み電極と変異電極との間の第１電圧ポテンシャルに反応して、前記変異電極は待機状態になり、前記変異電極は前記待機状態にて前記書き込み電極と電気的に接続され、前記書き込み電極と変異電極との間の第１電圧ポテンシャルが除去されたとき、前記変異電極は前記待機状態を維持することを特徴とする請求項８９に記載のメモリ素子。
前記メモリ素子の第２状態の読み出し動作を行う期間、前記変異電極と読み出し電極との間に第２電圧ポテンシャルが印加され、前記読み出し動作では、前記変異電極が前記読み出し電極と接触するように曲げ状態に維持されたときを第２状態に決定することを特徴とする請求項９２に記載のメモリ素子。