JP2005303294A - 各々が電荷蓄積用浮遊ゲートを持つ不揮発性メモリセルのアイソレーションの無い接点の無い配列、その製造方法及び使用方法 - Google Patents

各々が電荷蓄積用浮遊ゲートを持つ不揮発性メモリセルのアイソレーションの無い接点の無い配列、その製造方法及び使用方法 Download PDF

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Abstract

【課題】 コンパクトな接点の無くアイソレーションの無い浮遊ゲート不揮発性メモリセルの配列、その製造方法及びその動作モードが提供される。
【解決手段】 接点の無いアイソレーションの無い浮遊ゲート不揮発性メモリセルの配列は、半導体基板（５０）に複数の行と列に配列された電荷を記憶するための浮遊ゲート（２２）を各々が持つ複数のメモリセル（１１２）を有する。全てのビット線（１６）及びソース線（２０）は埋め込まれていて接点を持たない。第１の実施の形態では、各セルは別の補助トランジスタに結合した積層されたトランジスタ・ゲート（１４）と制御ゲート（２４）を持つトランジスタにより表される。全配列は平面的でよい。又は、好適な実施の形態では、各浮遊ゲートトランジスタはトレンチ（５８）内にある。又は、各補助トランジスタはトレンチ内にある。
【選択図】 図３Ａ

Description

本発明は浮遊ゲート不揮発性メモリセルのアイソレーションの無い接点の無い配列、その製造方法及び使用方法に関する。セル当たりに複数ビットの記憶を含む各メモリセルについてのいくつかの構成が存在する。
半導体材料基板中のチャンネル内の伝導を制御するために電荷をその上に蓄積する浮遊ゲートを持つ不揮発性メモリセルは当該技術では良く知られている。例えば、特許文献１を参照。構造的には、記憶のために浮遊ゲートを使用する不揮発性メモリは、積重ねゲート構造又は分割ゲート構造として分類できる。積重ねゲートでは、制御ゲートは浮遊ゲートの直上に位置する。分割ゲートでは、制御ゲートは一方側に位置して浮遊ゲートと共にチャンネルの別の部分を制御する。
浮遊ゲート不揮発性メモリセルの接点の無い配列は当該技術では良く知られている。「接点の無い」と言う用語は、配列中のメモリセルへのソース線及びビット線が埋め込まれていることを意味する。接点の無い構造は、ビット線又はソース線へ接するため半導体構造内に接点又はバイアが食刻される必要がないため、メモリセルを互いに近づけることが可能である。例えば、特許文献２及び特許文献３を参照。これらの特許は、浮遊ゲート不揮発性メモリセルの接点の無いがメモリセルの行及び列を分離するためにフィールド酸化物を使用するものを開示する。
２００３年、２００３ＩＥＥＥ国際ソリッドステートサーキット・コンファレンス，セッション１６で発行されたヨシダ・ケイイチ等の論文「大記憶応用のための１０ＭＢ／ｓプログラミング・スループットを持つ１Ｇｂ多レベルＡＧ−ＡＮＤ−タイプ・フラッシュメモリ」の著者は、浮遊ゲート不揮発性メモリセルの配列を開示している。また、２００２ＩＥＤＭで発行されたワイ・ササゴ等の論文「新ＡＧ−ＡＮＤセル技術により可能なＧｂスケール・フラッシュメモリの１０ＭＢ／ｓ多レベル・プログラミング」を参照。
図１Ａには、上記論文に開示された浮遊ゲート不揮発性メモリセルの配列１０の断面図が示されている。図１Ｂには、配列１０の概略図が示されている。配列１０は、複数の行及び列に配列された複数のメモリセル１２を含む。各メモリセルは、ゲート１４と第１ターミナル１６と第２ターミナル１８とを持つ従来のトランジスタ１１を含む。さらに、メモリセル１２は、制御ゲート２４、浮遊ゲート２２、トランジスタ１１の第２ターミナル１８へ接続された第１ターミナル、及び第２ターミナル２０を含む。従って、各メモリセル１２は４つのターミナル、第１ターミナル１６、第２ターミナル２０、トランジスタゲートターミナル１４、及び、制御ゲートターミナル２４、を持つ。さらに、図１Ｂから理解できるように、同じ行内の隣り合うメモリセル１２は、一方側のメモリセルに対する埋め込みソース線及び別の側のメモリセルに対する埋め込みソース線である共通埋め込みソース線を共有する。さらに、同じ列内のメモリセル１２は、一緒に接続されたトランジスタ・ゲート１４を持つ。従って、埋め込みソース線２０、埋め込みビット線１６、及び、トランジスタ・ゲート１４は全て列方向へ走る。最後に、同じ行内のメモリセルはその制御ゲート２４を同じ行線３０に接続させている。さらに、全てのメモリセル１２は半導体基板の平面的表面上に製造される。
米国特許第５，０２９，１３０号公報 米国特許第６，４２０，２３１号公報 米国特許第６，１０３，５７３号公報
本発明の１つの目的は、配列１０の密度を増加することであり、そしてこのように改良されたメモリセル配列を製造する方法を提供することである。
従って、本発明では、不揮発性メモリセルの配列は、複数の行及び列に配列されて基板内に形成された複数の不揮発性メモリセルを持つ半導体基板を含む。
第１の実施の形態では、各メモリセルは第１部分と第２部分とを持つチャンネルを間に有する第１ターミナルと第２ターミナルとを含む。トランジスタ・ゲートは基板から絶縁されて、チャンネルの第１部分中の電流の伝導を制御するために置かれる。浮遊ゲートが基板から絶縁されて、チャンネルの第２部分中の電流の伝導を制御するために置かれる。制御ゲートは浮遊ゲートに容量的に結合される。複数の埋め込みビット線が基板内に互いに実質的に平行に配列される。各埋め込みビット線は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続されて、同じ行内の隣り合うメモリセルは共通の埋め込みビット線を共有する。また、複数の埋め込みソース線は基板内に互いに平行に配列されて、各埋め込みソース線は同じ列内に配列されたメモリセルの第２ターミナルへ電気的に接続されていて、同じ行内の隣り合うメモリセルは共通の埋め込みソース線を共有する。複数のゲート線が互いに実質的に平行に配列されて、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続される。最後に、複数のワード線が互いに実質的に平行に配列されて、各ワード線は同じ行内に配列されたメモリセルの制御ゲートに電気的に接続される。
第２の実施の形態では、各メモリセルは基板内のチャンネルを間に持つ第１ターミナル及び第２ターミナルを含む。基板は平面的表面を持つ。基板内に側壁と底壁とを持つトレンチが基板内を第１方向へ延びている。浮遊ゲートがトレンチ内にあり、側壁から絶縁されて、チャンネル内の電流の伝導を制御するために配置される。制御ゲートがトレンチ内にあり、浮遊ゲートに容量的に結合している。各メモリセルの第１ターミナルが基板内にあり、トレンチの底壁に沿っている。第２ターミナルが基板内にあり、トレンチの隣の平面的表面に沿っている。複数の埋め込みビット線が基板内に互い実質的に平行に配列されて、各埋め込みビット線は同じ列内に配列されたメモリセルの第２ターミナルへ電気的に接続されていて、同じ行内の隣り合うメモリセルは共通の埋め込みビット線を共有する。複数の埋め込みソース線が基板内に互いに実質的に平行に配列されて、各埋め込みソース線は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続されていて、同じ行内の隣り合うメモリセルは共通の埋め込みソース線を共有する。複数のワード線が互いに実質的に平行に配列されて、各ワード線は同じ行内に配列されたメモリセルの制御ゲートに電気的に接続されている。
第３の実施の形態では、各メモリセルは第１部分と第２部分と第３部分を持つ基板内のチャンネルを間に持った第１ターミナル及び第２ターミナルを含む。トランジスタ・ゲートが基板から絶縁されていて、チャンネルの第２部分内の電流の伝導を制御するために位置する。第１浮遊ゲートが基板から絶縁されていて、チャンネルの第１部分内の電流の伝導を制御するために位置する。第２浮遊ゲートが基板から絶縁されていて、チャンネルの第３部分内の電流の伝導を制御するために位置する。チャンネルの第２部分はチャンネルの第１部分とチャンネルの第２部分との間にある。第１制御ゲートが第１浮遊ゲートに容量的に結合している。第２制御ゲートが第２浮遊ゲートに容量的に結合している。複数の埋め込みビット線が互いに実質的に平行に基板内に配列されていて、同じ列内のメモリセルに接続するように構成されている。第１の複数の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第１ターミナルに電気的に電気的に接続されて、同じ行内の隣り合うメモリセルは共通の第１ターミナルを共有する。第２の複数の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第２ターミナルに電気的に電気的に接続されて、同じ行内の隣り合うメモリセルは共通の第２ターミナルを共有する。複数のゲート線は互いに実質的に平行に配列されていて、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続されている。複数のワード線が互いに実質的に平行に配列されていて、各ワード線は同じ行内に配列された各メモリセルの第１及び第２制御ゲートに電気的に接続されている。
また、本発明は上記メモリセルの配列の製造及び動作方法を開示する。
本発明によると、コンパクトで、接点が無くアイソレーションが無い浮遊ゲート不揮発性メモリ、その製造方法、及び、その使用方法が提供される。
第１の実施の形態
図２を参照すると、本発明の浮遊ゲート不揮発性メモリセルの配列１１０の第１の実施の形態の概略図が示されている。配列１１０は、複数の行及び列に配列された複数のメモリセル１１２を含む。配列１１０は、複数の行及び列に配列された複数のメモリセル１１２を含む。トランジスタ・レベルでは、各メモリセル１１２Ａは図１Ｂに示されたメモリセル１２と同一である。図２に示された配列１１０と図１Ｂに示された配列１０との間の違いは、各メモリセル１１２を接続する回路の態様である。より詳細には、メモリ配列１１０については、各埋め込みビット線１６は同じ列内に配置されたメモリセルの第１ターミナルに電気的に接続していて、同じ行内の隣り合うメモリセルは共通の埋め込みビット線を共有する。従って、例えば、同じ行内のメモリセル１１２Ｂとメモリセル１１２Ｃは共通の埋め込みビット線１６Ｂを共有する。さらに、配列１１０内の各埋め込みソース線２０は同じ列内に配列されたメモリセルのメモリの第２ターミナルに接続され、同じ行内の隣り合うメモリセルは共通の埋め込みソース線２０Ａを共有する。すなわち、メモリセル１１２Ａとメモリセル１１２Ｂは共通の埋め込みソース線２０Ａを共有する。その他の全ての観点では、メモリ配列１１０は図１Ｂに示されるメモリ配列１０と同じ態様で接続される。
同じ行内のメモリセルの相互接続のこの変更の結果として、メモリセル１１０をさらにコンパクトにすることができる。
図３Ａを参照すると、メモリ配列１１０中に使用するメモリセル１１２1の第１のバージョンが示される。周知のように、不揮発性メモリセル１１０の配列は、単結晶シリコンなどの半導体基板５０から形成される。基板５０は平面的表面５２を持つ。複数の不揮発性メモリセル１１２が基板５０内に形成されて複数の行及び列に配列される。各メモリセル１１２1は基板５０内のトレンチ内に作られた部分を持つ。複数のトレンチが基板内にあり、実質的に互いに平行であり、各トレンチは第１側壁と第２側壁と底壁を持つ。埋め込みソース線２０は、トレンチの底壁に沿っている。同じ列内の一対の隣り合うメモリセルの浮遊ゲートは同じトレンチ内にトレンチの側壁から絶縁されて位置する。すなわち、メモリセル１１２Ａの浮遊ゲート２２Ａはトレンチの第１側壁から絶縁されている。同じ列内の第２メモリセル１１２Ｂの浮遊ゲート２２Ｂは第１メモリセル１１２Ａに隣り合い、同じトレンチ内に位置する。浮遊ゲート２２Ｂはトレンチの第２側壁から絶縁されている。隣り合うメモリセル１１２Ａ及び１１２Ｂは、トレンチ内に位置していて浮遊ゲート２２Ａ及び２２Ｂの両方から絶縁されている共通の制御ゲート２４Ａを共有する。各トレンチの隣に基板５０の平面的表面５２がある。メモリセル１１２のトランジスタ・ゲート１４は絶縁されていて平面的表面５２から離間されている。トランジスタ・ゲート１４はトレンチに隣り合っている。最後に、埋め込みビット線１６も平面的表面５２に沿いトランジスタ・ゲート１４に隣り合う。事実、隣り合うメモリセル１１２Ａの一対のトランジスタ・ゲート１４の間に埋め込みビット線１６がある。
図３Ｂを参照すると、第１の実施の形態の配列１１０に使用されるメモリセル１１２2の第２のバージョンが示される。図３Ｂに示される第２のバージョンでは、隣り合うメモリセル１１２のトランジスタ・ゲート１４はトレンチ内に位置する。また、浮遊ゲート２２及び制御ゲート２４も部分的にトレンチ５８にある。
製造方法１
図４Ａ乃至図４Ｊを参照すると、図２中の第１の実施の形態の配列１１０に使用される図３Ａに示されるメモリセル１１２1の第１バージョンを製造するための第１の方法が示されている。メモリセル１１２1を使用したアイソレーション無し接点無しメモリセル配列１１０は、シリコンなどの単結晶半導体材料の基板５０により開始される。基板５０の表面５２上に窒化シリコン５４が堆積されて、そして開口５６を形成するためにパターン化される。開口５６は、基板５０の表面５２を露呈する窒化シリコン５４内に形成された複数の列又はストリップである。これは、マスキングとエッチングを使用した従来のフォト・リソグラフイック技術によりできる。ここに使用される「列」又は「行」の用語は互いに交換可能に使用でき、特定の方向に限定されるものでないことに注意すべきである。
次のステップは、開口５６を介して基板５０内にトレンチ５８を切ることである。各トレンチ５８は列方向へ連続的に延びている。これは図４Ｂに示されている。結果として得られるトレンチ５８は、２つの側壁と底壁を持つ。これはトレンチ５８内のシリコン基板５０を露呈する。
酸化工程が基板５０のトレンチ５８内の露呈されたシリコンを参加するために実行される。これは、例えば、６０秒間、１０００度で、図４Ｂに示される構造の熱酸化により実行される。結果として、トレンチ５８の側壁と底壁とに沿って二酸化シリコンの層６０が形成される。二酸化シリコンの層６０は、約８０オングストロームの厚さである。ここに開示される寸法及びここに開示される工程は９０ｎｍ寸法のリソグラフィ工程用のものである。明らかに、異なるリソグラフィ寸法へのサイジングは厚さ、時間、温度等の大きさが変更される。そして、ポリシリコン層６２が、二酸化シリコン６０の層上を含む、全体に堆積される。そして、ポリシリコン層６２が、トレンチ５８の２つの側壁の各々に沿ってポリシリコン６２のスペーサーを形成するために異方性食刻される。
トレンチ５８の２つの側壁に沿ってポリシリコン・スペーサー６２が、トレンチ５８の底壁から最も離れたその１つの端に沿って尖端が形成されるように、形状される。これは、それがトレンチ５８を完全に充填するようにポリシリコンを堆積することにより達成できる。化学機械研磨（ＣＭＰ）などの平面化食刻工程が、ポリシリコン表面レベルを窒化物５４の上にあわせる。さらなる食刻がポリシリコンを所望のレベルまで掘り下げる。窒化物５４に隣り合うポリシリコン６２がより遅く食刻されるような傾斜付き食刻が行われて、ポリシリコン６２と窒化物５４との境界にて鋭角を形成する結果を生ずる。酸化物堆積と異方性食刻により形成された酸化物誘電体スペーサーが、窒化物５４の各トレンチ端に隣り合う厚み領域を規定する。この酸化物はポリシリコン６２が、トレンチ５８の各側壁について１つ部分の２つの部分に分離されるような食刻マスクとして働く。
代替的に、尖端はポリシリコン・スペーサー６２の他方の端、トレンチ５８の底壁に最近の端に形成できる。これはトレンチ壁５８をトレンチ底に対して相対的に鈍角形成することにより達成される。ポリシリコン・スペーサー６２は、堆積及び垂直食刻により形成される。これにより、トレンチ５８の各側壁に沿ってポリシリコン・スペーサーを残す。壁側ポリシリコン面と開側ポリシリコン面との間の角度差が、ポリシリコン・スペーサーに狭い端がトレンチ５８の底壁に最近するテーパー付形状を形成する。十分な角度及び深さにより、このテーパーが鋭い尖端を形成する。
後で説明されるように、ポリシリコン・スペーサー６２の尖端を形成するのに、トレンチ５８の底壁から最も離れた一端にするか又はトレンチ５８の底壁に最も近い一端にするかは、所望の消去方法に依存する。いずれの場合も、スペーサー６２の一端又は他端のいずれかに尖端が形成される。そして、注入ステップが実行されて、トレンチ５８の底壁に沿って埋め込みソース線２０を形成する。図４Ｃに、結果として得られた構造が示される。
そして、ポリシリコン・スペーサー６２を酸化する熱酸化工程が実行されて、トレンチ５８の側壁に沿ったポリシリコン・スペーサー６２を覆う酸化領域６４が形成される。さらに、熱酸化工程が、トレンチ５８の底壁に沿ったシリコン基板５０を酸化する。そして、酸化物層６４がポリシリコン・スペーサー６２をトレンチ５８の底壁に沿って覆う。そして、ポリシリコン６６が全体に堆積されて、トレンチ５８を充填する。そして、ＣＭＰ（化学機械研磨）が窒化シリコン５４上に堆積されたポリシリコン６６を除去するために使用されて、トレンチ５８内のポリシリコン６６のレベルが窒化シリコン５４のレベルと平面的になるようにポリシリコン６６が平面化される。そして、好ましくは、ポリシリコン６６が窒化シリコン５４の上表面の下のレベルまで食刻される（反応性イオン食刻（ＲＩＥ）により）。図４Ｄに、結果として得られた構造が示される。
そして、フォトレジスト・マスキング工程が実行されて、フォトレジスト７０中にストリップの開口がトレンチ５８の形成された方向と実質的に垂直に形成される。従って、ストリップは、窒化シリコン５４の部分及びトレンチ５８内のポリシリコン６６の一部を露呈する。選択的ＲＩＥエッチングにより、トレンチ５８内の露呈部分からポリシリコン６６が除去される。食刻ストップとして酸化物６４を用いて、ポリシリコン６６が除去された後、ＲＩＥエッチングがシリコンを食刻ストップとして用いて二酸化シリコン６４を切るために、エッチャントを変更して、さらに進められる。二酸化シリコン層６４が除去された後、ＲＩＥエッチングがトレンチ５８の側壁に沿ったポリシリコン６２が開口６８内に切られて酸化物層６０で停止するまで続けられる。この結果、トレンチ５８内に一対の不連続なポリシリコン・スペーサー６２が得られる。図４Ｅに、結果として得られた構造が示される。
そして、フォトレジスト７０が除去されて、全体構造が二酸化シリコン７２により充填されて、開口６８内の切込みを満たす。さらに、二酸化シリコン７４が、フォトレジスト７０により覆われたトレンチ５８内の領域内のポリシリコン６６を覆う。そして、ＣＭＰ研磨が実行されて、窒化シリコン５４の上表面から酸化物を除去する。図４Ｆに、結果として得られた構造が示される。
そして、窒化シリコンの選択化学又はＲＩＥエッチング実行されて、窒化シリコン５４を除去する。図４Ｇに、結果として得られた構造が示される。
そして、二酸化シリコン層７６が図４Ｇに示される構造の全体表面上に堆積される。その後、ポリシリコン層７８が二酸化シリコン７６上に堆積される。ポリシリコン７８のＲＩＥエッチングが実行されて、結果として、トレンチ５８の直ぐ傍に隣り合う二酸化シリコン７６に当接するスペーサーとして形成されたポリシリコン７８を生ずる。スペーサーの形成は当業者には良く知られていて、寸法は膜堆積厚及び食刻除去速度により制御される。これはフォトリソグラフイック・ノード制約により制限されないコンパクトな構造を可能にする。図４Ｈに、結果として得られた構造が示される。
そして、図４Ｈに示された構造への注入が実行される。イオン注入は一対の隣り合うポリシリコン・スペーサー７８の間に存在する埋め込みビット線１６を形成する。図４Ｉに、結果として得られた構造が示される。
そして、ワード線３０が二酸化シリコン７６を通じて、制御ゲート２４を形成するポリシリコン６６へ接点により接続される。ワード線３０を接続するために配列中に接点が使用されるが、上側レベルの接点に対するトポロジーは、ビット線ジャンクション１６又はソース・ジャンクション２０などの下側レベルへの接点のような制約にはならない。従って、この構造はビット線接点配列と比較してよりコンパクトな構造を生ずる。図４Ｊに、結果として得られた構造が示される。
上述から理解されるように、メモリセル１１２を持つ配列１１０は埋め込みビット線と埋め込みソース線を持ち、配列１１０内のメモリセル１１２の行又は列を分離するためにフィールド酸化物又はＳＴＩ（浅いトレンチ・アイソレーション）を持たない。従って、メモリ配列１１０は、浮遊ゲート・メモリセルのアイソレーション無しの配列である。
製造方法ＩＩ
図５Ａ乃至図５Ｇを参照して、メモリセル１１２1を持つメモリ配列１１０を製造する第２方法のステップのシーケンスが示される。再び、第１ステップで、形成された又はその中に形成される予定のメモリセルの行及び列を分離するために形成されたフィールド酸化物又は浅いトレンチ・アイソレーションを用いない平面的表面５２を持つ基板５０が使用される。窒化シリコンなどのマスク５４が基板５０の平面的表面５２上に形成される。第１方向（列方向など）に延びた複数の離間した開口５７が窒化シリコン５４中に形成される。これは、例えば、フォトレジスト及び従来のマスキング技術を使用して実行できる。これは、図４Ａに示される第１ステップと正確に類似している。図５Ａに、結果として得られた構造が示される。
各開口５７内に、二酸化シリコン７６が窒化シリコン５４に隣り合い、そして基板５０の平面的上表面５２に沿って形成される。その後、各々が、窒化シリコン５４に直に隣り合いそして開口５７の側壁に沿って二酸化シリコン層７６に当接するポリシリコン・スペーサー７８が形成される。一対のポリシリコン・スペーサー７８の間に、イオン注入が埋め込みビット線１６を形成するために行われる。最後に、二酸化シリコン８０が各開口５７内の一対のポリシリコン・スペーサー７８間の空間を充填する。図５Ｂに、結果として得られた構造が示される。二酸化シリコン層７６、ポリシリコン・スペーサー７８、埋め込みビット線１６、及びポリシリコン・スペーサー７８間の領域を充填する二酸化シリコン８０の形成の特定の詳細は、米国特許第６，３２９，６８５号に開示されている。特に、図２Ｆ−４乃至２Ｉ−４及びその説明を参照すると同様な構造の形成が詳細に示されている。
図５Ｂに示された構造が形成された後、窒化シリコン５４が除去される。これは窒化シリコン５４が占めていた複数の離間した開口５６を残す。図５Ｃに、結果として得られた構造が示される。
そして、トレンチ５８が図５Ｃに示される構造中に切り込まれる。これは基板５０を異方性食刻することでトレンチ５８を形成できる。これは図４Ｂに示されるトレンチ５８の形成と同じである。図５Ｄに結果として得られた構造が示される。
図４Ｃに示される構造の形成について説明されたステップと同様に、二酸化シリコン６０がトレンチ５８の側壁と底壁に沿って形成される。その後、前述したのと全て同じ方法で、トレンチ５８の底壁から最も遠い端又は底壁から最も近い端のいずれか１つに尖端を持つポリシリコン・スペーサー６２が形成される。その後に、埋め込みソース線２０を形成するために注入が実行される。図５Ｅに、結果として得られた構造が示される。
図４Ｄに説明される工程と同様に、二酸化シリコン６４がポリシリコン・スペーサー６２上に及びトレンチ５６の底壁に沿って形成される。そして、その後に、トレンチを充填するに十分なポリシリコン６６の堆積が続き、そして二酸化シリコン８０上にも行われる。そして、二酸化シリコン８０上のポリシリコン６６が、維持したいワード線をフォトレジストが覆うようにして、第１方向と実質的に直交する第２方向へパターン化される。トレンチ５８内の露呈されたポリシリコン６６を除去するために選択的ＲＩＥ又は異方性エッチングが実行される。また、トレンチ５８内のポリシリコン６６及び酸化物８０上のポリシリコン６６を全て除去し、トレンチ５８内の二酸化シリコン層６４及び二酸化シリコン８０を露呈する。二酸化シリコン８０の形成の際、トレンチ５８内の二酸化シリコン層６４よりも厚くなるように形成しなければならない。従って、この時点で、二酸化シリコンのＲＩＥ食刻が実行される。この食刻は、ポリシリコン・スペーサー７８が露呈する前に、二酸化シリコン８０がポリシリコン・スペーサー６２を露呈するよりも早く二酸化シリコン６４を取り去る。ポリシリコン６２が露呈されると、ポリシリコン・スペーサー７８を食刻せずにポリシリコン６２のアイランドを形成するようにポリシリコン６２を取り去るためにポリシリコン６２の選択的エッチングが使用される。図５Ｆに、結果として得られた構造が示される。
製造方法ＩＩＩ
図３ｂに示されるメモリセル１１２2の第２バージョンを使用した配列１１０の製造方法が以下に説明される。図４ａ及び図４ｂに示され説明されるように、窒化シリコン層５４の形成、開口５６の形成、トレンチ５８の形成のための食刻のステップが使用される。その後、トレンチ５８の底壁が酸化されて、底酸化領域を形成する。埋め込みビット線１６を形成するための底注入が実行される。そして、ポリシリコンが堆積され、窒化物５４のレベルまで例えばＣＭＰを用いて、平面化される。そして、ポリシリコンはゲート１４を形成するためにあるレベルまでトレンチ５４内で食刻される。そして、ゲート１４の上が酸化される。浮遊ゲート２２（浮遊ゲート２２の尖端がトレンチ５８の底又はゲートに最も近くなることを除いて）及びトレンチ５８内の制御ゲート２４の形成は、窒化シリコン５４の除去を含んで、図４Ｃ乃至図４Ｇに説明された同じ工程である。そして、平面的表面５２の近くに、埋め込みソース線２０を形成する注入が実行される。そして、ワード線接点３０が、図４ｊに記載されるように形成される。
メモリセル配列１１０の動作が以下に説明される。選ばれたメモリセル１１２Ｃが読み出され、プログラムされ、そして消去されると仮定する。
読出し操作
図２に示されるような配列１１０からセル１１２Ｃが読み出されると仮定する。以下に説明するようにさまざまな電圧がさまざまな線に印加される。選択されたソース線、すなわち、２０Ｂ、が接地に保持される。全ての選択されないソース線２０も接地に保持される。選択されたビット線、すなわち、１６Ｂに、Ｖｄ電圧が供給される。全ての選択されないビット線１６は、０ボルトに保持される。選択されたワード線３０Ａに、もし、浮遊ゲート２２Ｃがプログラムされていない場合、浮遊ゲート・トランジスタ１５Ｃを導通するのに十分なＶｇ電圧が供給される。しかし、もし、浮遊ゲート２２Ｃがプログラムされている場合、電圧Ｖｇは、浮遊ゲート２２Ｃに隣り合うトレンチ５８内の側壁に沿った部分であるチャンネルを導通するのには不十分である。全ての選択されていない他のワード線は接地に保持される。最後に、選択トランジスタ１１Ｃのゲート１４Ｃには、Ｖｇ電圧が供給される。この電圧はビット線１６とトレンチ５８の間の平面的表面５２に沿ったチャンネルを導通するのに十分である。全ての他のトランジスタ・ゲート１４は接地または負電圧に保持される。この結果、もし、浮遊ゲート２２Ｃが充電されている場合、その上の電圧は制御ゲート２４Ｃに供給された電圧Ｖｇを妨げるのに十分であり、そして、浮遊ゲートに隣り合うチャンネル、すなわち、浮遊ゲート２２Ｃに隣り合うトレンチ５８の側壁に沿った部分は電荷を伝導しない。この結果、メモリセル１１２Ｃを通じて電流は流れない。もし、逆に、浮遊ゲートがプログラムされていない場合、チャンネルは伝導して、トランジスタ・ゲート１４Ｃもまた導通しているため、ソース線２０Ｂからビット線１６Ｂへの電子の伝導経路が存在し、メモリセル１１２Ｃは電流を伝導する。
同じ行内の選択されていないメモリセルについての撹乱に関しては、全ての選択されていないトランジスタ・ゲート１４は、０ボルト又は負ボルトであるため、メモリセル１１２は導通しない。従って、同じ行内のこれらのメモリセル内には電流が流れない。メモリセル１１２Ｃと同じ列内のメモリセルに関しては、選択されないワード線３０Ｂは接地であるため、たとえ浮遊ゲート２２Ｇがプログラムされていなくても、ワード線３０Ｂ上の０ボルトは浮遊ゲート２２Ｇに隣り合うチャンネルを導通するのに不十分である。従って、選択されたメモリセル１１２Ｃと同じ列内にあるメモリセル１１２Ｇ及びその他はどんな電流も流さない。
プログラム動作
選択されたメモリセル１１２Ｃをプログラムするために、以下の電圧が印加される。選択されたソース線、２０Ｂ、は４ボルトなどの正電圧に保持される。全ての選択されないソース線２０は浮遊に保持される。選択されたビット線１６Ｂは接地又は０ボルトに保持される。全ての選択されないビット線１６は、Ｖｄｄに保持される。これは必要ではないが、選択されないビット線１６には正電圧が供給されて、正電圧はゲート１４の接地電圧が不十分な場合にソース線とビット線との間の電流の流れをさらに禁止する。選択されたワード線３０Ａが、８ボルトなどの高電圧に上昇される。全ての選択されないワード線３０は接地又は低い電位に保持される。選択されたゲート１４Ｃには、Ｖｔ電圧が供給される。全ての選択されないゲート線１４は接地に保持される。選択されたメモリセル１１２Ｃについては、ソース線２０Ｂは４ボルト、そして、ビット線１６Ｂは０ボルトであり、ゲート線１４Ｃにはトランジスタ１１のチャンネルを導通するのに十分な正電圧が供給されていて、制御ゲート２４Ｃはトレンチ５８の側壁内のチャンネルを導通するために高い電圧にあり、電子は平面的表面５２に沿って、ビット線１６Ｂからソース線２０Ｂへ横断する。トレンチ５６方向へ、ワード線３０Ａが高電圧であるため、それらは突然の電圧増加を経験して、浮遊ゲート２２Ｃ上へ注入される。浮遊ゲート２２Ｃへの電子のこの注入は、米国特許第５，０２９，１３０号などに記載されるように業界に周知のソースサイド注入又はホットチャンネル電子注入の機構による。電子は、浮遊ゲート２２Ｃに隣り合うトレンチ５８の側壁内のチャンネルの伝導を遮断するポイントまで浮遊ゲート２２Ｃが充電されるまで、注入される。
同じ行内のメモリセル１１２の撹乱に関しては、選択されないメモリセル１１２のゲート線１４は接地であるため、これらのメモリセル１１２は導通しない。従って、電子はチャンネルを伝導せず、注入又はプログラムされない。同じ列内のメモリセル１１２に関しては、選択されていないワード線３０は低く負電位に保持されている。この場合、浮遊ゲート２２への電子の注入を生ずるために平面的表面５２及びトレンチ５８のジャンクションで突然の電圧の増加を生ずるために不十分である。従って、同じ列内のメモリセルは撹乱されない。
消去動作
３つの可能な消去動作がある。各動作は、浮遊ゲート２２がトレンチ５６の底壁の近くに尖端を持つか又はトレンチ５６の底壁から最も離れた端に尖端を持つかを決定する。米国第５，０２９，１３０号に開示されるように、尖端は浮遊ゲート２２からの電子のファウラー−ノルデハイ・トンネルを促進する。
第１の実施の形態では、電子はメモリセル１１２Ｃの浮遊ゲート２２Ｃから制御ゲート２４Ｃ及びワード線３０Ａへトンネルする。選択されたメモリセル１１２Ｃのさまざまなターミナルに印加される電圧は以下の通りである。選択されたソース線２０Ｂは接地電位に保持される。選択されないソース線２０は浮される。選択されたビット線１６Ｂは接地電位に保持される。選択されないビット線１６は浮される。選択されたワード線３０Ａは１６ボルトなどの高電圧に上昇される。選択されないワード線３０は接地電圧に保持される。選択されたゲート線１４Ｃには、０ボルトが供給される。選択されないゲート線１４は浮される。制御ゲート２４Ｃと浮遊ゲート２２Ｃとの間の高い容量結合及び制御ゲート２４Ｃの高電圧に起因して、浮遊ゲート２２Ｃからの電子は制御ゲート２４Ｃに引き付けられて、トレンチ５８の底から最も離れた端の先端を通じてファウラー−ノルデハイ・トンネリングにより、電子は制御ゲート２４Ｃへトンネルする。選択されたワード線３０Ａ上の高電圧により、同じ行内の全てのメモリセル１１２は同時に消去されることに注意する。
第２の消去モードでは、選択されたメモリセル１１２Ｃの浮遊ゲート２２Ｃはその上に蓄積された電子を浮遊ゲート２２Ｃから選択されたトランジスタ１１Ｃのゲート１４Ｃにトンネルさせることにより消去される。配列に印加される電圧は次の通りである。選択されたソース線は２０Ｂは、接地電圧が供給されるが、選択されないソース線２０は浮かされたままである。選択されたワード線１０Ａは、−１０ボルトが供給されるが、選択されないワード線３０には接地電圧が供給される。選択されたゲート線１４Ｃは正電圧Ｖｇが供給されるが、選択されないゲート線１４は浮かされる。このモードでは、制御ゲート２４Ｃと浮遊ゲート２２Ｃとの間の容量結合により、そして制御ゲート２４Ｃに印加された高い負電圧により、浮遊ゲート２２Ｃ上の電子は制御ゲート２４Ｃにより反発されてトレンチ５８の側壁の近くに移動する。さらに、選択されたゲート線１４Ｃの正電圧により浮遊ゲート２２Ｃ上の電子はその正電位に引かれて酸化物層７６を介して選択ゲート１４Ｃへトンネルする。このモードでは、選択された行３０Ａ内のメモリセル１１２Ｃのみが消去される。浮遊ゲート２４Ｃからの電子はトレンチ５６の底壁から最も離れた先端を通じて選択された酸化物層７６を介して選択ゲート１４Ｃへトンネルする。
第３の消去モードでは、選択されたメモリセル１１２Ｃの浮遊ゲート２４Ｃからの電子は酸化物層６０を通って選択されたソース線２０Ｂへトンネルする。従って、配列１１０に印加される電圧は次の通りである。選択されたソース線２０Ｂは４ボルトに保持される。選択されないソース線２０は浮かされる。選択されたビット線１６Ｂ又は他のいずれのビット線１６にも電圧は印加されない。−８ボルトなどの負電圧が選択されたワード線３０Ａに印加される。選択されないワード線３０には、０ボルトが供給される。選択されたゲート線１４Ｃには、０ボルトが印加される。選択されないゲート１４は浮かされる。再び、制御ゲート２４Ｃと浮遊ゲート２２Ｃとの間の高い容量的結合に起因して、選択された制御ゲート２４Ｃに印加された負電圧は、電子を浮遊ゲート２２Ｃの制御ゲート２４Ｃ側からトレンチ５８の側壁方向へ反発する。さらに、選択されたソース線２０Ｂへ印加された正電圧により、選択された浮遊ゲート２２Ｃからの電子が引き付けられて酸化物層６０を通じてソース線２０Ｂ中にトンネルする。このモードでは、同じトレンチ５８内の浮遊ゲート２２Ｃ及び２２Ｄが一緒に同時に消去される。
上記から、消去の第２モードにより、ビット消去が可能であることが理解される。これは、配列１１０が消去−検証−消去−検証モードで動作することを可能にし、これにより、各消去動作後に、セル１１２が完全に消去されて且つ過度に消去されていないことを決定するためにセル１１２が読まれる。従って、消去及び検証の反復により、ビットは過度の消去無しに消去できる。完全に消去されたこれらのビットについては、消去動作が終了する。完全に消去されていない他のビットは消去が続けられる。従って、消去−検証−消去の新規なスキームが実行できる。
上記から、配列１１０には拡散接点の無いことが理解できる。従って、配列１１０は接点無し配列である。さらに、メモリセル１１２の行又は列を互いに隔離するためのフィールド・アイソレーション領域又はフィールド酸化物又は浅いトレンチ・アイソレーションが存在しない。これはメモリセル配列１１０の密度をさらに増加することを可能にする。最後に、各メモリセル１１２内のトランジスタ１１のゲート１４は、ソース側注入の動作を助ける。それは過度消去保護を提供しない。従って、消去モード２について上述したようなビットレベルの消去―検証―消去の能力は、メモリ配列１１０が過度消去状態を生成しないモードで動作することを可能にする。最後に、セル配列１１０及び製造方法により、セルが制御ゲート２４へ、又はトランジスタ・ゲート１４へ、又は埋め込みソース線２０へ消去されるように配列１１０を製造できる。
第２の実施の形態
図６を参照すると、本発明の配列２１０の第２の実施の形態の概略図が示されている。配列２１０は、複数の行と列に配列された複数のメモリセル２１２を含む。各メモリセル２１２は、浮遊ゲート２２と制御ゲート２４と第１ターミナル１６と第２ターミナル２０とを有する浮遊ゲート不揮発性トランジスタ１５を含む。同じ行内のメモリセル２１２がそれらの制御ゲート２４を共通ワード線３０に接続させるように複数のメモリセル２１２が接続される。同じ列内のメモリセル２１２はそれらの第１ターミナル１６を一緒に接続し且つそれらの第２ターミナルを一緒に接続している。互いに隣り合う同じ列内のメモリセル２１２は一方の側の共通第１ターミナルを共有し、そして別の側の共通第２ターミナル２０を共有する。
図６に示される配列２１０中に使用されるセル２１２の好適な実施の形態が、図７に示されている。セル２１２は、トランジスタ・ゲート１４が無く、ビット線１６が直接にトレンチ５８に当接している点を除いて、図３Ａに示されるセル１１２と同様である。
配列２１０内のセル２１２を製造する方法は、図４Ａ乃至図４Ｊに示された方法及び図５Ａ乃至図５Ｆに示された方法と実質的に類似している。
製造方法Ｉ
第１の方法では、配列２１０の製造ステップは図４Ａ乃至図４Ｇに示されるステップと同じである。しかし、その後、二酸化シリコン層７６がトレンチ領域５８内の構造上及び上側平面的表面５２上へ堆積される。そして、イオン注入が続き、隣り合うトレンチ５８間に埋め込みビット線１６を形成する。最後に、図４Ｊに示されるようなステップが、ワード線３０を介して制御ゲート２４への接点を形成するために実行される。
製造方法ＩＩ
メモリ配列２１０を製造する第２の方法では、方法は図５Ａに示されるステップと同様のステップを使用する。しかし、開口５７が形成された後、二酸化シリコン層７６のみが開口５７の側壁に沿って及び各開口５７の上側平面的表面に沿って形成される。イオン注入が行われて、そして埋め込みビット線１６が形成される。そして、開口５７を覆う二酸化シリコン８０が堆積される。そして、この構造から、図５Ｃ乃至図５Ｆに示されるステップと同じ態様で方法が進む。結果として得られる構造は、メモリセル２１２の配列２１０である。
読出し操作
配列２１０に対する読出し操作は、配列１１０に対する読出し操作と同様である。選択されたメモリセル２１２Ｃが読み出されると仮定する。配列２１０に印加される電圧は以下の通りである。選択されたワード線３０Ａに対して、電圧Ｖｇが印加される。選択されないワード線３０には０ボルトが印加される。選択されたソース線２０Ａに対しては、０ボルトが印加される。選択されたビット線１６Ｂに対しては、電圧Ｖｄが印加される。選択されないソース線２０Ｂ及びそれに隣り合う、すなわち、選択されたメモリセル２１２Ｃの右側に隣り合う全てのソース線に対して、電圧Ｖｄが選択されないソース線２０へ印加される。選択されないビット線１６、また、選択されたメモリセル２１２Ｃの「右」側にある、に対しては、電圧Ｖｄがまた印加される。従って、電圧Ｖｄが、選択されたビット線１６Ｂの右側のメモリセル２１２へ印加されて、全ての選択されないビット線１６及びソース線２０へ印加されて、そして全てが等しい電圧を持つ。これはこれらメモリセル２１２のいずれも導通しない。同様に、１６Ａなどの全ての選択されないビット線及び選択されたソース線２０Ａの左側の選択されないソース線２０に対して、接地電位が供給される。すなわち、選択されたメモリセル２１２Ｃの「左」のメモリセルは、等しい電圧がソース及びビット線へ供給され、よって、それらのメモリセルのチャンネルは導通しない。この態様で、浮遊ゲート２２２Ｂ上に電荷が記憶されているかどうかに依存して、選択されたメモリセル２１２Ｃのみがそれへ流れる電流を持つ。メモリセル、例えば、同じ列にあるメモリセル２１２Ｇに対しては、ワード線３０Ｂが導通されず、また、メモリセル２１２Ｇも導通しない。
プログラミング動作
同様に、セル２１２Ｃをプログラムするために配列２１０へ供給される電圧は次の通りである。選択されたワード線３０Ａに対して、＋８ボルト等の高い電圧が供給される。全ての選択されないワード線に対して、接地電圧が供給される。選択されたソース線２０Ａは接地電圧が供給され、そして選択されたビット線１６Ｂには＋４ボルト等の正電圧が供給される。これは選択されたメモリセル２１２Ｃを導通し、制御ゲート２４Ｃへの高電圧供給により、電子がソースサイド注入又はホットチャンネル電子注入の機構により浮遊ゲート上に注入される。選択されないメモリセル２１２への撹乱を最小にするために、全ての選択されないビット線１６及び選択されたビット線１６Ｂの右側の選択されないソース線２０には、選択されたビット線１６Ｂへ供給されたのと同じ電圧、４ボルトが供給される。この態様では、選択されたメモリセル２１２Ｃの右側の全てのメモリセルは、そのソース線２０及びそのビット線１６へ同じ電圧が供給されて、これにより、メモリセルを導通しない。同様に、選択されたメモリセル２１２Ｃの左側の全てのメモリセル２１２に対して、０ボルトが選択されていないソース線２０及び選択されていないビット線１６へ供給されて、これらメモリセル２１２を導通しない。
消去動作
メモリ配列２１０について２つの消去動作が存在する。第１動作のモードでは、配列１１０について説明された第１モードと同様に、＋１６ボルトなどの高電圧が選択されたワード線３０Ａに供給される。選択されないワード線３０には、０ボルトが供給される。選択された及び選択されない両方のソース線２０及びビット線１６の全てが接地に保持される。この態様で、同じ行内の全てのメモリセル２１２が選択されたメモリセル２１２Ｂとして同時に消去される。
動作の第２モードでは、同じトレンチ内の選択されたメモリセルの対が同時に消去される。従って、もし、メモリセル２１２Ｂ及び２１２Ｃが同じトレンチ内に作られる場合、これらは同時に消去される。同じ行と同じ列及び異なる列内の他の全てのメモリセルは消去されない。このモードでは、メモリ配列２１０に印加される電圧は次の通りである。選択されたワード線３０Ａに対して、−８ボルトなどの負電圧がワード線３０Ａに印加される。浮遊ゲート２２Ｄから電子を引き付けるのに不十分な電圧又は０ボルトが、選択された又は選択されない埋め込みビット線１６へ印加される。選択されたソース線２０Ａに対して、＋４ボルトの正電圧が印加される。全ての他の選択されないソース線２０は、０ボルトが供給される。従って、浮遊ゲート２２Ｂ及び２２Ｃからの電子は制御ゲート２４上の負電圧により反発されて、選択されたソース線２０Ａからの正電圧により引き付けられ、そして二酸化シリコン層６０を通じてのファウラー−ノルデハイム・トンネリングにより、電子はソース線２０Ａへトンネルされる。全ての他のメモリセル２１２は消去されない。
第３の実施の形態
図８を参照すると、本発明の浮遊ゲート不揮発性メモリセルの配列３１０の第３の実施の形態が示されている。再び、実施の形態の配列１１０及び２１０と同様に、実施の形態３１０は、複数の行及び列に配列された不揮発性メモリセル３１２のアイソレーション無し、接点無し配列３１０である。各メモリセル３１２、例えば、メモリセル３１２Ａは、浮遊ゲート２２Ａ１とそれに関連した制御ゲート２４Ａ１を持つ第１記憶トランジスタ１５Ａ１、浮遊ゲート２２Ａ２とそれに関連した制御ゲート２４Ａ２を持つ第２記憶トランジスタ１５Ａ２、及びゲート１４Ａを持つスイッチ・トランジスタ１１Ａを含む。スイッチ・トランジスタ１１は、２つの記憶トランジスタ１５Ｘ１と１５Ｘ２との間に位置する。同じ行内に配列された全てのメモリセル３１２は、それらの制御ゲート２４Ｘ１及び２４Ｘ２を一緒に接続させている。従って、制御ゲート２４Ａ１はメモリセル３１２Ａの制御ゲート２４Ａ２に接続されていて、それはメモリセル３１２Ｂの制御ゲート２４Ｂ１と制御ゲート２４Ｂ２に接続されている。各メモリセル３１２は、第１記憶トランジスタ１５Ｘ１の第１端である第１ターミナル１６及び第２記憶トランジスタ１５Ｘ２の第２端である第２ターミナル２０を有する。メモリセル３１０の配列は、同じ列内のメモリセル３１２が同じ第１ターミナル１６を一緒に接続し、それらの同じ第２ターミナルを一緒に接続するように、構成されている。さらに、隣り合う行内のメモリセル３１２の列は、共通の第２ターミナル２０をメモリセル３１２の隣り合う列と共有する。従って、第２ターミナル２０Ａは、メモリセル３１２Ｂを含んだメモリセルの列と共にメモリセル３１２Ａを含んだ同じ列内のメモリセルの列により共有される。同様に、セル３１２Ｂを含んだメモリセルの列の他の側で、メモリセルは第１ターミナル１６を共有する。従って、メモリセル３１２Ｂとその列内のメモリセルは、メモリセル３１２Ｃ及び同じ列内のメモリセルと共に第１ターミナル１６Ｂを共有する。最後に、同じ列内のトランジスタ１１の全てのトランジスタ・ゲート１４は、一緒に接続されている。
図９Ａを参照すると、本発明の配列３１０内に使用できるメモリセル３１２1の１つのバージョンが示されている。メモリセル３１２1は、２つのトレンチ５８Ａと５８Ｂを含む。第１トレンチ５８Ａの底壁には埋め込みビット線１６がある。第２トレンチ５８Ｂの底壁には埋め込みソース線２０がある。図８から理解できるように、配列３１０中では、ソース線２０及びビット線１６は同一で互いに交換可能である。用語はあるセルに対して適用されるが他のセルに対しては互いに交換可能である。それらは共にビット線と呼ばれることができる。図３Ａ及び図７に示された実施の形態と同様に、各トレンチは２つの側壁を持つ。壁の１つの側に沿ってメモリセル３１２1に対する浮遊ゲート６２Ａがある。第２トレンチ５８Ｂの別の側壁に沿ってメモリセル３１２Ａに対する浮遊ゲート６２Ｂがある。２つのトレンチ５８Ａと５８Ｂとの間に平面的上表面５２がある。トランジスタ・ゲート７８が平面的表面５２の上に位置する。第１及び第２トレンチ５８Ａ及び５８Ｂの各々の中に、制御ゲート６６Ａ及び６６Ｂがそれぞれある。制御ゲート６６Ａ及び６６Ｂの各々は、基板５０の上平面的表面５２の上の位置のワード線３０に接続されている。
図９Ｂを参照すると、図８に示される配列３１０内に使用できるメモリセル３１２2の第２バージョンが示されている。図９Ｂに示されるバージョンでは、トランジスタ・ゲート３１４が浮遊ゲート２２ａ１及び２２ａ２と一緒にトレンチ５８内にある。
図９Ｃを参照すると、図８に示される配列３１０内に使用できるメモリセル３１２3の第３バージョンが示されている。このバージョンでは、第１及び第２記憶トランジスタ１５Ｘ１及び１５Ｘ２、及びゲート・トランジスタ１１は全て基板５０の平面的表面５２の上にある。基板５０中に表面５２に形成されたトレンチ５８が存在しない。
配列３１０内で使用するために、図９Ａに示されるメモリセル３１２1の第１バージョンを形成するために、２つの方法があり、図９Ｂに示されるメモリセル３１２2の第２バージョンを形成するために、１つの方法がある。第１方法は図４Ａ乃至図４Ｊに示される方法に基づいている。第２方法は図５Ａ乃至図５Ｆに示されるステップに基づいている。第３方法は図３Ｂに示される実施の形態を製造する方法に基づいている。
製造方法Ｉ
第１方法では、図４Ａ乃至図４Ｇに示されると浮遊ゲート２２と制御ゲート２４と共にトレンチ５８を形成するステップと同じステップが、図９Ａに示されるメモリセル３１２を形成するために使用される。その後、酸化物層７６が図４Ｇに示される構造上に堆積され、そして、トランジスタ・ゲート１４を形成するポリシリコン７８が、図４Ｈに示されるのと同じく、酸化物７６上に堆積される。しかし、別個のスペーサーにゲートを食刻する必要はない。さらに、図４Ｉに示されるような、基板５０の平面的表面５２中に形成される埋め込みビット線１６は実行されない。最後に、ワード線３０及び酸化物７６を通じて制御ゲートへの接点が、図４Ｊに示されるステップと同様に形成される。
製造方法ＩＩ
配列３１０内で使用するために、図９Ａに示されるメモリセル３１２1を形成するための第２方法では、図５Ａに示されるステップと同じステップで基板５０の表面５２上に開口５７を形成する。そして、二酸化シリコン層７６が各開口５７内に堆積される。そして、トランジスタ・ゲート１４を形成するポリシリコン層７８が、二酸化シリコン７６上に堆積される。図５Ｂに示される構造と異なり、埋め込みビット線１６を形成する注入は実行されない。そして、ポリシリコン７８が酸化物層８０により覆われる。その後、図５Ｃ乃至図５Ｆに全て示されるような、窒化シリコン５４を除去して、酸化物と、その中の浮遊ゲートと、制御ゲートと、制御ゲートに接続するワード線３０を形成するステップが使用される。代替的に、ゲート酸化物７６上のポリシリコン７８上の酸化物「ハードマスク」８０のストリップが、業界で良く知られている通常のゲート定義リソグラフィによりパターン化できる。
製造方法ＩＩＩ
図９Ｂに示されるメモリセル３１２2を形成するための方法では、各トレンチ５８の底壁に埋め込みビット線１６を形成するための注入が無い点を除いて、図３Ｂに示される実施の形態を製造するのに示されたステップと同様なステップが使用される。
メモリ配列３１０の動作は次の通りである。
読出し操作
メモリセル３１２Ｂが読み出されると仮定する。さらに、メモリセル３１２Ｂ内に２つの記憶トランジスタ１５Ｂ１及び１５Ｂ２が存在するから、記憶トランジスタ１５Ｂ１の浮遊ゲート２２Ｂ１の状態を読み出すことを要求されていると仮定する。この場合、電圧は以下の通り印加される。ソース線２０Ａには接地電圧が供給される。ビット線１６ＢにはＶｄ電圧が供給される。全ての他のビット線１６及び選択されないソース線２０には接地電圧が供給される。選択ゲート・トランジスタ線１４Ｂにはトランジスタ１１Ｂを導通するのに十分な電圧Ｖｇが供給される。他の全ての選択されないトランジスタ１１はそれらのゲート１４にゼロボルトが印加されて、よって、トランジスタ１１を遮断する。このため、ソース線２０Ｂとビット線１６Ｂとの間に電圧差があるにもかかわらず、その列内の全てのメモリセル３１２のトランジスタ１１のゲート１４が遮断されている事実はこれらのトランジスタ１１のいずれにも電流の伝導がないことを意味する。選択されたワード線３０ＡにはＶｇ電圧が供給される。選択されないワード線３０Ｂ等には、接地電圧が供給されて、よって、これら記憶トランジスタ１５を遮断する。
選択されたワード線３０Ａ上の電圧Ｖｇは、選択された行内の全てのメモリセル３１２の全ての記憶トランジスタ１５を導通するのに十分である。そして、ドレイン１６Ｂ上に供給された電圧Ｖｄが、トランジスタ１１Ｂと記憶トランジスタ１５Ｂ２との間の仮想ソース／ドレインへ移される。トランジスタ１１Ｂのゲートがオンであるため、仮想ドレイン電圧はトランジスタ１１Ｂと記憶トランジスタ１５Ｂ１との間の仮想ソース／ドレインへ移される。この電圧は、Ｖｂ−Ｖｔに等しい。ここで、Ｖｂはゲート１４ｂに供給された電圧であり、Ｖｔはトランジスタ１１Ｂの閾値電圧である。この電圧は固定であり、記憶トランジスタ１５Ｂ２を介しての負荷から独立である。トランジスタ１１Ｂは、浮遊ゲート２２Ｂ２中の変化がソースサイドセル電圧に影響しないように内部カスコード装置として動作する。このカスコーデイング動作は本質的に電流検出であり、従って、記憶トランジスタ１５Ｂ１を通過する電流は、バイアスＶｂと浮遊ゲート２２Ｂ１の状態とに依存する。
同様に、記憶トランジスタ１５Ｂ２の状態を検出又は読み出すために、ビット線１６Ｂ上の電圧とソース線２０Ａ上の電圧が逆転される。メモリセル１５Ｂ２を流れる電流は、バイアスＶｂと浮遊ゲート２２Ｂ２の状態とにより決定される。
プログラミング動作
再び、説明目的のため、メモリセル３１２Ｂの第２記憶トランジスタ１５Ｂ２がプログラムされると仮定する。選択されたワード線３０Ａに、＋８ボルト等の高正電圧が供給されて、そして選択されないワード線３０は接地に保持される。ビット線１６Ｂは＋４ボルトが供給されて、全ての選択されないビット線１６は接地に保持される。トランジスタ１１Ｂのゲート１４Ｂには、トランジスタ１１Ｂを導通するのに十分な電圧Ｖｔが供給される。選択されないトランジスタ１１のゲート１４にはゼロボルトが供給される。選択されないソース２０Ａの電圧はゼロボルトが供給される。また、選択されないソース線２０の電圧にはゼロボルトが供給される。
動作では、選択されたワード線３０Ａに供給された、＋８ボルト等の電圧Ｖｐｐは、選択されたワード線３０Ａによりアクセスされる同じ行内の全てのメモリセル３１２中の全ての記憶トランジスタ１５を導通するのに十分である。ゼロボルトが供給されているソース線２０Ａに最も近い記憶トランジスタ１５Ｂ１がオンとなり、ゼロボルトを選択されたトランジスタ１１Ｂについてのソース／ドレインへ移す。選択トランジスタ１１Ｂのゲート１４は、Ｖｔ電圧を供給されているため、導通されて、トランジスタ１１を流れる電流を制御する。選択されたゲート１４Ｂの直下の上側平面的表面５２の近くのチャンネル領域内を通過する電流は、浮遊ゲート２２Ｂ２へ引き付けられる。浮遊ゲート２２Ｂ２は制御ゲート２４Ｂ２に高度に容量的に結合されているため、浮遊ゲート２２Ｂ２は高電圧に見える。この高電圧は、ソースサイド注入又はホットチャンネル注入の機構により、選択されたゲート１４Ｂの下のチャンネル領域内の電子を酸化物領域６０を通じて浮遊ゲート２２Ｂ２へ注入させるのに十分である。選択されたワード線３０Ａは同じ行内の全ての記憶トランジスタ１５を導通するため、ソースサイド注入電界と電流は選択トランジスタ１１Ｂのプログラミング・ゲート１４Ｂにより制御される。このため、選択されないトランジスタ１１Ａ、１１Ｃ等はゼロボルトに保持されているから、これらのメモリセル３１２はプログラムされない。
記憶トランジスタ１５Ｂ１をプログラムするには、ビット線１６Ｂ及びソース線２０Ａ上の電圧が単に逆転される。
消去動作
図３Ａに示されたメモリセル１１２の消去動作に関する説明と同様に、３つの動作モードが存在する。
第１モードでは、＋１６ボルトなどの正高電圧が選択ワード線３０Ａに印加される。選択されたビット線１６Ｂ及び選択されたソース線２０Ａは接地に保持される。全ての選択されないビット線１６とソース線２０は浮かされる又は接地に保持される。選択されないワード線は接地に保持される。この結果、同じ行３０Ａ内の全てのメモリセル３１２は同時に消去される。これは、上述したように浮遊ゲート２２からワード線３０Ａ上のそのそれぞれの制御ゲート２４へのファウラー−ノルドハイム・トンネリング機構により行われる。
第２モードでは、選択されたワード線３０Ａは、−１０ボルトなどの高負電圧が供給される。選択メモリセル３１２Ｂの選択されたトランジスタ１１Ｂのゲート１４Ｂには正電圧が供給される。この正電圧はそれぞれの記憶トランジスタ１５Ｂ１及び１５Ｂ２の浮遊ゲート２２Ｂ１及び２２Ｂ２上に記憶された電子を引き付けるのに十分であり、選択ゲート１４Ｂ上へこれら浮遊ゲート上に記憶された全ての電子のファウラー−ノルドハイム・トンネリングを生ずるために選択メモリセル３１２Ｂの浮遊ゲート２２Ｂ１及び浮遊ゲート２２Ｂ２上に記憶された電子を引き付けるのに十分である。選択されていないメモリセル３１２のトランジスタ１１の全ての他のゲート１４には、ゼロボルトが供給されている。この態様では、選択記憶トランジスタ１５Ｂ１と１５Ｂ２の浮遊ゲート２２からの電子のファウラー−ノルドハイム・トンネリングは、ゲート１４Ｂへトンネルする。選択メモリセル３１２Ｂのみが消去される。さらに、反復消去方法、すなわち、消去−検証−消去、に関して前に説明した内容が、どんな個別のメモリセル３１２Ｂを過度に消去すること無しに、メモリセル３１２の全行の消去に使用できる。このモードでは、前述のモードと同様に、各浮遊ゲート３２２は、浮遊ゲート２２から選択ゲート３１４への電子のトンネリングを促進するためにトレンチの底壁から最も離れた端に尖端を持つ。
最後に、第３モードでは、−８ボルトなどの負電圧が選択ワード線３０Ａに印加される。選択されないワード線３０にはゼロボルトが供給される。選択ビット線１６ｂには＋４ボルトが供給されている。全ての選択されないビット線１６と全てのソース線２０は、ゼロボルトに保持される。このモードでは、同じトレンチを共有する浮遊ゲートを持つ一対の記憶トランジスタ１５の浮遊ゲート２２が同時に消去される。従って、メモリセル３１２Ｂの浮遊ゲート２２Ｂ２とメモリセル３１２Ｃの浮遊ゲート２２Ｃ１が同時に消去される。
上述から、コンパクトな接点の無いアイソレーションの無い浮遊ゲート不揮発性メモリ、その製造方法、及び、さまざまな動作モードが開示された。
従来技術の浮遊ゲート不揮発性メモリセルの配列の断面図。 図１Ａに示された浮遊ゲート不揮発性メモリセルの配列の概略図。 本発明の浮遊ゲート不揮発性メモリセルのアイソレーション無し、接点無しの配列の第１の実施の形態の概略図。 図２に示される第１の実施の形態に使用できるメモリセルの第１バージョンの斜視断面図。 図２に示される第１の実施の形態に使用できるメモリセルの第２バージョンの断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示される第１の実施の形態に使用できる図３Ａに示されるメモリセルの第１バージョンを製造する本発明の方法の斜視断面図。 図２に示された配列の第１の実施の形態に使用できる図３Ａに標つれるメモリセルの第１バージョンを製造するために使用できる本発明の第２の方法の斜視断面図。 図２に示された配列の第１の実施の形態に使用できる図３Ａに標つれるメモリセルの第１バージョンを製造するために使用できる本発明の第２の方法の斜視断面図。 図２に示された配列の第１の実施の形態に使用できる図３Ａに標つれるメモリセルの第１バージョンを製造するために使用できる本発明の第２の方法の斜視断面図。 図２に示された配列の第１の実施の形態に使用できる図３Ａに標つれるメモリセルの第１バージョンを製造するために使用できる本発明の第２の方法の斜視断面図。 図２に示された配列の第１の実施の形態に使用できる図３Ａに標つれるメモリセルの第１バージョンを製造するために使用できる本発明の第２の方法の斜視断面図。 図２に示された配列の第１の実施の形態に使用できる図３Ａに標つれるメモリセルの第１バージョンを製造するために使用できる本発明の第２の方法の斜視断面図。 本発明の浮遊ゲート不揮発性メモリセルのアイソレーション無し、接点無しの配列の第２の実施の形態の概略図。 図６の第２の実施の形態に使用できるメモリセルの第２のバージョンの斜視断面図。 本発明の浮遊ゲート不揮発性メモリセルのアイソレーション無し、接点無しの配列の第３の実施の形態の概略図。 図８に示される第３の実施の形態に使用できるメモリセルの第１のバージョンの斜視断面図。 図８に示される第３の実施の形態に使用できるメモリセルの第２のバージョンの断面図。 図８に示される第３の実施の形態に使用できるメモリセルの第３のバージョンの斜視断面図。
符号の説明
１４ トランジスタ・ゲート
１６ 埋め込みビット線
２０ 埋め込みソース線
２２Ａ 浮遊ゲート
２２Ｂ 浮遊ゲート
２４ 制御ゲート
３０ ワード線
５０ 基板
５２ 平面的表面
５８ トレンチ
１１０ 配列
１１２ メモリセル
２１０ 配列
２１２ メモリセル

Claims (62)

  1. 不揮発性メモリセルの配列であって、
    半導体基板と、
    複数の行と列に配列され前記基板に形成された複数の不揮発性メモリセルと、
    各メモリセルが、
    前記基板のチャンネルをそれらの間に挟んだ第１ターミナルと第２ターミナルと、前記チャンネルは第１部分及び第２部分を有し、
    前記チャンネルの前記第１部分中の電流の伝導を制御するために位置し前記基板から絶縁されたトランジスタ・ゲートと、
    前記チャンネルの前記第２部分中の電流の伝導を制御するために位置し前記基板から絶縁された浮遊ゲートと、
    浮遊ゲートに容量的に結合した制御ゲートと含み、
    互いに実質的に平行に配列された前記基板内の複数の埋め込みビット線と、
    各埋め込みビット線は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続されていて、同じ行内の隣り合うメモリセルは共通の埋め込みビット線を共有し、
    互いに実質的に平行に配列された前記基板内の複数の埋め込みソース線と、各埋め込みソース線は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続されていて、同じ行内の隣り合うメモリセルは共通の埋め込みソース線を共有し、
    互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続されていて、
    互いに実質的に平行に配列された複数のワード線と、各ワード線は同じ行内に配列されたメモリセルの制御ゲートに電気的に接続されている、
    を備えた不揮発性メモリセルの配列。
  2. 前記チャンネルの前記第１部分が前記第１ターミナルに隣り合い、前記チャンネルの前記第２部分が前記チャンネルの前記第１部分と前記第２ターミナルとの間に隣り合い、前記埋め込みビット線が同じ行内の互いに隣り合うセルの隣り合うトランジスタ・ゲート間にあり、前記埋め込みソース線が同じ行内の互いに隣り合うセルの隣り合う浮遊ゲート間にある請求項１に記載の配列。
  3. 各々が第１側壁と第２側壁と底壁とを有し、互いに実質的に平行な前記基板内の複数のトレンチをさらに備え、
    各埋め込みソース線がトレンチの前記底壁に沿い、
    同じ列内の第１メモリセルの浮遊ゲートが同じトレンチ内に前記第１側壁から絶縁されて位置し、前記第１メモリセルに隣り合う同じ列内の第２メモリセルの浮遊ゲートが前記同じトレンチ内に前記第２側壁から絶縁されて位置する請求項２に記載の配列。
  4. 同じ行内の隣り合うメモリセルが共通の制御ゲートを共有し、前記共通の制御ゲートが前記トレンチ内に前記浮遊ゲートから絶縁されて位置する請求項３に記載の配列。
  5. 前記複数のトレンチが、隣り合うトレンチの各対間に前記基板上の実質的に平面的表面により、互いに離間されており、メモリセルのトランジスタ・ゲートは平面的表面から絶縁されて離間されており、各トランジスタ・ゲートがトレンチに隣り合う請求項４に記載の配列。
  6. 前記埋め込みビット線の各々が、前記基板内に前記平面的表面に沿って一対のトランジスタ・ゲート間にある請求項５に記載の配列。
  7. 各々が第１側壁と第２側壁と底壁とを有し、互いに実質的に平行な前記基板内の複数のトレンチをさらに備え、
    各埋め込みソース線がトレンチの前記底壁に沿い、
    同じ列内の第１メモリセルのトランジスタ・ゲートが同じトレンチ内に前記第１側壁から絶縁されて位置し、前記第１メモリセルに隣り合う同じ列内の第２メモリセルのトランジスタ・ゲートが前記同じトレンチ内に前記第２側壁から絶縁されて位置する請求項２に記載の配列。
  8. 同じ行内の隣り合うメモリセルが共通のトランジスタ・ゲートを共有し、前記共通のトランジスタ・ゲートが前記トレンチ内に前記第１及び第２側壁から絶縁されて位置する請求項７に記載の配列。
  9. 前記複数のトレンチが、隣り合うトレンチの各対間に前記基板上の実質的に平面的表面により、互いに離間されており、メモリセルの浮遊ゲートは平面的表面から絶縁されて離間されており、各浮遊ゲートがトレンチに隣り合う請求項８に記載の配列。
  10. 前記埋め込みソース線の各々が、前記基板内に前記平面的表面に沿い、一対の浮遊ゲート間にある請求項９に記載の配列。
  11. 半導体基板に複数の行と列に配列されて形成された複数の不揮発性メモリセルと、前記基板内に互いに実質的に平行で各々が側壁及び底壁を有する複数のトレンチと、各メモリセルが前記基板内のチャンネルを間に挟んだ第１ターミナル及び第２ターミナルを有し、前記チャンネルが第１部分及び第２部分を有し、前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、トレンチ内で前記基板から絶縁されて前記トレンチの前記側壁に沿って前記チャンネルの前記第２部分中の電流の伝導を制御するために位置する浮遊ゲートと、浮遊ゲートと容量的に結合した同じトレンチ内の制御ゲートと、前記基板内に互いに実質的に平行に配列された複数の埋め込みビット線と、各埋め込みビット線は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続され、同じ行内の隣り合うメモリセルは共通の埋め込みビット線を共有し、前記基板内に互いに実質的に平行に配列された複数の埋め込みソース線と、各埋め込みソース線は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続され、各第２ターミナルは基板内でトレンチの底壁内にあり、同じ行内の隣り合うメモリセルは共通の埋め込みソース線を共有し、互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続され、互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列されたメモリセルの制御ゲートに電気的に接続されている配列内の選択された不揮発性メモリセルを消去する方法であって、
    第１正電圧を前記選択されたメモリセルの制御ゲートに接続されたワード線に印加し、
    第２電圧を前記選択されたメモリセルのトランジスタ・ゲートに接続されたゲート線に印加し、
    第３電圧を前記選択されたメモリセルの第１ターミナルに接続された埋め込みビット線に印加し、
    第４電圧を前記選択されたメモリセルの第２ターミナルに接続された埋め込みソース線に印加することを含み、
    前記第１正電圧が、前記第２電圧、第３電圧、又は、第４電圧よりも正であり、
    これにより、電子が前記選択されたメモリセルの前記浮遊ゲートから前記選択されたメモリセルの前記制御ゲートへトンネルし、よって、浮遊ゲートを消去する方法。
  12. 前記第２電圧、第３電圧、及び第４電圧の全てが接地である請求項１１に記載の方法。
  13. 接地電圧を、選択されたメモリセルの制御ゲートに接続されていないワード線へ印加することをさらに含む請求項１２に記載の方法。
  14. 半導体基板に複数の行と列に配列されて形成された複数の不揮発性メモリセルと、前記基板内に互いに実質的に平行で各々が側壁及び底壁を有する複数のトレンチと、各メモリセルが前記基板内のチャンネルを間に挟んだ第１ターミナル及び第２ターミナルを有し、前記チャンネルが第１部分及び第２部分を有し、前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、トレンチ内で前記基板から絶縁されて前記トレンチの前記側壁に沿って前記チャンネルの前記第２部分中の電流の伝導を制御するために位置する浮遊ゲートと、浮遊ゲートと容量的に結合した同じトレンチ内の制御ゲートと、前記基板内に互いに実質的に平行に配列された複数の埋め込みビット線と、各埋め込みビット線は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続され、同じ行内の隣り合うメモリセルは共通の埋め込みビット線を共有し、前記基板内に互いに実質的に平行に配列された複数の埋め込みソース線と、各埋め込みソース線は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続され、各第２ターミナルは基板内でトレンチの底壁内にあり、同じ行内の隣り合うメモリセルは共通の埋め込みソース線を共有し、互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続され、互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列されたメモリセルの制御ゲートに電気的に接続されている配列内の選択された不揮発性メモリセルを消去する方法であって、
    負電圧を選択されたメモリセルの制御ゲートに接続されたワード線に印加し、
    正電圧を選択されたメモリセルのトランジスタ・ゲートに接続されたゲート線に印加し、
    第１電圧を選択されたメモリセルの第１ターミナルに接続された埋め込みビット線に印加し、
    第２電圧を選択されたメモリセルの第２ターミナルに接続された埋め込みソース線に印加することを含み、
    これにより、電子が前記浮遊ゲートから前記トランジスタ・ゲートへトンネルして、よって、浮遊ゲートを消去する方法。
  15. 前記第１及び第２電圧が接地である請求項１４に記載の方法。
  16. 前記選択されたメモリセルを読み出すこと、及び、選択されたメモリセルのトランジスタ・ゲートに接続された前記ゲート線に非正電圧を印加することを、選択されたメモリセルが消去される際、さらに含む請求項１４に記載の方法。
  17. 前記選択されたメモリセルが繰返して消去及び読み出され、選択されたメモリセルのトランジスタ・ゲートに接続されたゲート線に印加される電圧が消去サイクルの停止を制御するために使用される請求項１６に記載の方法。
  18. 半導体基板に複数の行と列に配列されて形成された複数の不揮発性メモリセルと、前記基板内に互いに実質的に平行で各々が側壁及び底壁を有する複数のトレンチと、各メモリセルが前記基板内のチャンネルを間に挟んだ第１ターミナル及び第２ターミナルを有し、前記チャンネルが第１部分及び第２部分を有し、前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、トレンチ内で前記基板から絶縁されて前記トレンチの前記側壁に沿って前記チャンネルの前記第２部分中の電流の伝導を制御するために位置する浮遊ゲートと、浮遊ゲートと容量的に結合した同じトレンチ内の制御ゲートと、前記基板内に互いに実質的に平行に配列された複数の埋め込みビット線と、各埋め込みビット線は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続され、同じ行内の隣り合うメモリセルは共通の埋め込みビット線を共有し、前記基板内に互いに実質的に平行に配列された複数の埋め込みソース線と、各埋め込みソース線は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続され、各第２ターミナルは基板内でトレンチの底壁内にあり、同じ行内の隣り合うメモリセルは共通の埋め込みソース線を共有し、互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続され、互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列されたメモリセルの制御ゲートに電気的に接続されている配列内の選択された不揮発性メモリセルを消去する方法であって、
    負電圧を選択されたメモリセルの制御ゲートに接続されたワード線に印加し、
    第１電圧を選択されたメモリセルのトランジスタ・ゲートに接続されたゲート線に印加し、
    正電圧を選択されたメモリセルの第２ターミナルに接続された埋め込みソース線に印加することを含み、
    これにより、電子が前記浮遊ゲートから前記トランジスタ・ゲートへトンネルして、よって、浮遊ゲートを消去する方法。
  19. 前記第１電圧が接地である請求項１８に記載の方法。
  20. 選択されたメモリセルの制御ゲートに接続されていないワード線に接地電位を印加することをさらに含む請求項１９に記載の方法。
  21. 前記方法が、各々が共通のトレンチ内に浮遊ゲートを有し共通のソース線を持つ一対の隣り合って位置するメモリセルを消去する請求項１８に記載の方法。
  22. 第１導電タイプの半導体基板中にアイソレーションの無い不揮発性メモリセルの配列を製造する方法であって、
    前記基板内に第１方向へ延びた複数の離間したトレンチを形成し、各トレンチは第１側壁と第２側壁と底壁とを有し、
    前記基板内に各トレンチの底壁に沿って第２導電タイプの第１ターミナルを形成し、
    各トレンチ内に第１側壁と第２側壁とに沿って一対の浮遊ゲートを形成し、各浮遊ゲートは第１側壁と第２側壁とからそれぞれ離間し、
    各トレンチ内に制御ゲートを形成し、各制御ゲートはトレンチ内の浮遊ゲートから絶縁されて容量的に結合され、トレンチの底壁に沿った第１ターミナルから絶縁され、
    前記第１方向と実質的に直交する第２方向に沿って前記基板をパターン化して、各トレンチ内に複数の離間した絶縁領域を形成し、互いに絶縁された複数の浮遊ゲートを前記第１方向へ形成し、
    離間して実質的に平行に前記第１方向へ延びた複数のトランジスタ・ゲートを形成し、各トランジスタ・ゲートは基板から離間して絶縁されており、トレンチの各対の間の領域でトレンチと隣り合って位置し、
    基板内に前記第１方向に延びた第２導電タイプの第２ターミナルを、トレンチの各対の間の領域でトランジスタ・ゲートの各対の間に形成し、
    同じ第２方向にある各制御ゲートへの電気的接続を形成する、
    ことを含む方法。
  23. 第１導電タイプの半導体基板中にアイソレーションの無い不揮発性メモリセルの配列を製造する方法であって、
    前記基板上に第１方向に実質的に平行な複数の離間したマスクされた領域を形成して、マスクされない領域を隣り合うマスクされた領域の各対の間の前記基板上に形成し、
    各マスクされない領域内に前記第１方向に沿って延び互いに実質的に平行な離間したトランジスタ・ゲートの一対を形成し、各トランジスタ・ゲートはマスクされた領域と隣り合い、基板からは絶縁されて離間されており、
    各マスクされた領域内にトランジスタ・ゲートの各対の間に、前記第１方向に延びて、前記基板に第２導電タイプの第１ターミナルを形成し、
    前記マスクされた領域を除去し、
    隣り合うマスクされない領域の各対の間に、前記基板内に第１方向へ延びたトレンチ領域を形成し、各トレンチは第１側壁と第２側壁と底壁を有し、
    前記基板内に各トレンチの底壁に沿って前記第１方向に延びた第２導電タイプの第２ターミナルを形成し、
    各トレンチ内にそれぞれ第１側壁と第２側壁に沿って一対の浮遊ゲートを形成し、各浮遊ゲートはそれぞれの側壁から離間し、
    制御ゲートを各トレンチ内に形成し、各制御ゲートはトレンチ内の浮遊ゲートから絶縁されて容量的に結合され、各トレンチの底壁に沿った第２ターミナルから絶縁され、
    前記第１方向と実質的に直交する第２方向に沿って前記基板をパターン化して、各トレンチ内に複数の離間した絶縁領域を形成し、
    同じ第２方向に位置する各制御ゲートへの電気的接続を形成する、
    ことを含む方法。
  24. 不揮発性メモリセルの配列であって、
    半導体基板と、
    複数の行と列に配列されて前記基板に形成された複数の不揮発性メモリと、
    各メモリセルが、
    前記基板内にチャンネルをその間に挟んだ第１ターミナル及び第２ターミナルと、
    前記基板内に列方向に延び、側壁と底壁を有するトレンチと、
    前記トレンチ内に前記側壁から絶縁されて前記チャンネル中の電流の伝導を制御するために位置する浮遊ゲートと、
    前記トレンチ内に浮遊ゲートと容量的に結合した制御ゲートとを含み、
    前記第１ターミナルは前記基板内の前記トレンチの底壁に沿い、
    前記第２ターミナルは前記基板内で前記トレンチに隣り合い、
    互いに実質的に平行に前記基板内に配列された複数の埋め込みビット線と、
    各埋め込みビット線は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の埋め込みビット線を共有し、
    互いに実質的に平行に前記基板内に配列された複数の埋め込みソース線と、各埋め込みソース線は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の埋め込みソース線を共有し、
    互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列されたメモリセルの制御ゲートに電気的に接続されている配列。
  25. 前記埋め込みビット線が同じ行内の互いに隣り合うセルの隣り合うトレンチ間にあり、前記埋め込みソース線が同じ行内の互いに隣り合うセルの隣り合う浮遊ゲート間にある請求項２４に記載の配列。
  26. 各トレンチが、第１側壁と第２側壁と底壁とを有し、
    同じ列内の第１メモリセルの浮遊ゲートが同じトレンチ内に位置して前記第１側壁から絶縁されていて、同じ列内で前記第１メモリセルと隣り合う第２メモリセルの浮遊ゲートは同じトレンチ内に位置して前記第２側壁から絶縁されている請求項２５に記載の配列。
  27. 同じ行内の隣り合うメモリセルは、共通の制御ゲートを共有し、前記共通の制御ゲートは前記トレンチ内に位置して前記浮遊ゲートから絶縁されている請求項２６に記載の配列。
  28. 双方向不揮発性メモリセルの配列であって、
    半導体基板と、
    複数の行と列に配列されて前記基板に形成された複数の不揮発性メモリと、
    各メモリセルが、
    前記基板内にチャンネルをその間に挟んだ第１ターミナル及び第２ターミナルと、前記チャンネルは第１部分と第２部分と第３部分とを有し、
    前記基板から絶縁されて前記チャンネルの前記第２部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、
    前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置する第１浮遊ゲートと、
    前記基板から絶縁されて前記チャンネルの前記第３部分中の電流の伝導を制御するために位置する第２浮遊ゲートと、
    前記第２部分は前記第１部分と前記第３部分との間にあり、
    第１浮遊ゲートと容量的に結合した第１制御ゲートと、
    第２浮遊ゲートと容量的に結合した第２制御ゲートと、
    互いに実質的に平行に前記基板内に配列されて同じ列内のメモリセルを接続するために配列された複数の埋め込みビット線と、
    第１の複数の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第１ターミナルを共有し、
    第２の複数の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第２ターミナルを共有し、
    互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続し、
    互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列された各メモリセルの第１及び第２制御ゲートに電気的に接続されている配列。
  29. 互いに実質的に平行な前記基板内に離間した複数のトレンチをさらに備え、各トレンチは第１側壁と第２側壁と底壁と各隣り合うトレンチ間に前記基板の平面的部分とを有し、
    前記第１及び第２埋め込みビット線の各々はトレンチの前記底壁に沿い、
    同じ列内の第１メモリセルの第１浮遊ゲートは同じトレンチ内に前記第１側壁から絶縁されて位置し、前記第１メモリセルと隣り合う同じ列内の第２メモリセルの第１浮遊ゲートは同じトレンチ内に前記第２側壁から絶縁されて位置している請求項２８に記載の配列。
  30. 同じ行内の１つの側で隣り合うメモリセルは共通の第１制御ゲートを共有し、前記共通の第１制御ゲートは前記トレンチ内に前記浮遊ゲートから絶縁されて位置している請求項２９に記載の配列。
  31. 同じ行内の他の側で隣り合うメモリセルは共通の第２制御ゲートを共有し、前記共通の第２制御ゲートは前記トレンチ内に前記浮遊ゲートから絶縁されて位置している請求項３０に記載の配列。
  32. 前記複数のトレンチが、隣り合うトレンチの各対間の前記基板上に実質的に平面的表面により、互いに離間されていて、メモリセルのトランジスタ・ゲートが平面的表面から離間して絶縁されている請求項２９に記載の配列。
  33. 前記基板内に互いに実質的に平行な離間された複数のトレンチと、各トレンチは第１側壁と第２側壁と底壁と各隣り合うトレンチ間の前記基板の平面的部分を有し、
    各隣り合うトレンチ間の前記基板の前記平面的部分に各々が沿った第１及び第２埋め込みビット線とをさらに備え、
    同じ列内の第１メモリセルの第１浮遊ゲートが第１埋め込みビット線とトレンチの間の一方側で前記基板の前記平面的部分から離間されていて、前記第１メモリセルと隣り合う同じ列内の第２メモリセルの第１浮遊ゲートが第２埋め込みビット線とトレンチの間の他方側で前記基板の前記平面的部分から離間されている請求項２８に記載の配列。
  34. メモリセルのトランジスタ・ゲートが、トレンチ内で第１及び第２側壁から離間されている請求項３３に記載の配列。
  35. 同じ行内の一方側で隣り合うメモリセルが共通の第１制御ゲートを共有し、前記共通の第１制御ゲートが前記第１及び第２メモリセルの前記第１浮遊ゲートに容量的に結合されている請求項３４に記載の配列。
  36. 同じ行内の他方側で隣り合うメモリセルが共通の第２制御ゲートを共有し、前記共通の第２制御ゲートが前記第１及び第２メモリセルの前記第２浮遊ゲートに容量的に結合されている請求項３５に記載の配列。
  37. 半導体基板に形成された双方向不揮発性メモリセルの配列内の選択された不揮発性メモリセルを消去する方法であって、前記基板に形成されて複数の行と列に配列された複数の不揮発性メモリセルと、互いに実質的に平行に離間した前記基板内の複数のトレンチと、各トレンチが第１側壁と第２側壁と底壁と各隣り合うトレンチ間に前記基板の平面的部分を有し、各メモリセルが前記基板内にチャンネルをその間に挟んだ第１ターミナル及び第２ターミナルを有し、前記チャンネルが第１部分と第２部分と第３部分を有し、前記第１部分は第１トレンチの第１側壁に沿い、前記第３部分は第２トレンチの第２側壁に沿い、そして前記第２部分は前記第１及び第２トレンチ間の前記平面的部分に沿い、前記基板の前記平面的部分から絶縁されて前記チャンネルの前記第２部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置する第１浮遊ゲートと、前記基板から絶縁されて前記チャンネルの前記第３部分中の電流の伝導を制御するために位置する第２浮遊ゲートと、第１浮遊ゲートと容量的に結合した第１制御ゲートと、第２浮遊ゲートと容量的に結合した第２制御ゲートと、互いに実質的に平行に前記基板内に配列されて同じ列内のメモリセルを接続するために配列された複数の埋め込みビット線と、第１の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第１ターミナルを共有し、前記第１ターミナルは前記第１トレンチの底壁に沿い、第２の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第２ターミナルを共有し、前記第２ターミナルは前記第２トレンチの底壁に沿い、互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続し、互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列された各メモリセルの第１及び第２制御ゲートに電気的に接続し、同じ列内の第１メモリセルの第１浮遊ゲートは同じトレンチ内に前記第１側壁から絶縁されて位置し、前記第１メモリセルと隣り合う同じ列内の第２メモリセルの第１浮遊ゲートは同じトレンチ内に前記第２側壁から絶縁されて位置している配列において、
    第１正電圧を、選択されたメモリセルの第１及び第２制御ゲートに接続されたワード線に印加し、
    第２電圧を、選択されたメモリセルのトランジスタ・ゲートに接続されたゲート線に印加し、
    第３電圧を、選択されたメモリセルの第１ターミナルに接続された第１埋め込みビット線に印加し、
    第４電圧を、選択されたメモリセルの第２ターミナルに接続された第２埋め込みビット線に印加することを含み、
    前記第１正電圧は、前記第２電圧、第３電圧、又は、第４電圧よりは正であり、
    これにより、電子が前記選択されたメモリセルの前記第１及び第２浮遊ゲートから前記選択されたメモリセルの前記第１及び第２制御ゲートへそれぞれトンネルし、よって、浮遊ゲートを消去する方法。
  38. 前記第２電圧、第３電圧、及び、第４電圧は全て接地である請求項３７に記載の方法。
  39. 選択されたメモリセルの第１及び第２制御ゲートに接続されていないワード線に接地電圧を印加することをさらに含む請求項３８に記載の方法。
  40. 半導体基板に形成された双方向不揮発性メモリセルの配列内の選択された不揮発性メモリセルを消去する方法であって、前記基板に形成されて複数の行と列に配列された複数の不揮発性メモリセルと、互いに実質的に平行に離間した前記基板内の複数のトレンチと、各トレンチが第１側壁と第２側壁と底壁と各隣り合うトレンチ間に前記基板の平面的部分を有し、各メモリセルが前記基板内にチャンネルをその間に挟んだ第１ターミナル及び第２ターミナルを有し、前記チャンネルが第１部分と第２部分と第３部分を有し、前記第１部分は第１トレンチの第１側壁に沿い、前記第３部分は第２トレンチの第２側壁に沿い、そして前記第２部分は前記第１及び第２トレンチ間の前記平面的部分に沿い、前記基板の前記平面的部分から絶縁されて前記チャンネルの前記第２部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置する第１浮遊ゲートと、前記基板から絶縁されて前記チャンネルの前記第３部分中の電流の伝導を制御するために位置する第２浮遊ゲートと、第１浮遊ゲートと容量的に結合した第１制御ゲートと、第２浮遊ゲートと容量的に結合した第２制御ゲートと、互いに実質的に平行に前記基板内に配列されて同じ列内のメモリセルを接続するために配列された複数の埋め込みビット線と、第１の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第１ターミナルを共有し、前記第１ターミナルは前記第１トレンチの底壁に沿い、第２の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第２ターミナルを共有し、前記第２ターミナルは前記第２トレンチの底壁に沿い、互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続し、互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列された各メモリセルの第１及び第２制御ゲートに電気的に接続し、同じ列内の第１メモリセルの第１浮遊ゲートは同じトレンチ内に前記第１側壁から絶縁されて位置し、前記第１メモリセルと隣り合う同じ列内の第２メモリセルの第１浮遊ゲートは同じトレンチ内に前記第２側壁から絶縁されて位置している配列において、
    負電圧を、選択されたメモリセルの第１及び第２制御ゲートに接続されたワード線に印加し、
    正電圧を、選択されたメモリセルのトランジスタ・ゲートに接続されたゲート線に印加し、
    第１電圧を、選択されたメモリセルの第１ターミナルに接続された第１埋め込みビット線に印加し、
    第２電圧を、選択されたメモリセルの第２ターミナルに接続された第２埋め込みビット線に印加することを含み、
    これにより、電子が前記第１及び第２浮遊ゲートから前記トランジスタ・ゲートへトンネルし、よって、浮遊ゲートを消去する方法。
  41. 前記第１及び第２電圧が接地である請求項４０に記載の方法。
  42. 前記選択されたメモリセルを読み出すこと、及び、選択されたメモリセルのトランジスタ・ゲートに接続された前記ゲート線に非正電圧を印加することを、選択されたメモリセルが消去される際、さらに含む請求項４０に記載の方法。
  43. 前記選択されたメモリセルが繰返して消去及び読み出され、選択されたメモリセルのトランジスタ・ゲートに接続されたゲート線に印加される電圧が消去サイクルの停止を制御するために使用される請求項４２に記載の方法。
  44. 半導体基板に形成された双方向不揮発性メモリセルの配列内の選択された不揮発性メモリセルを消去する方法であって、前記基板に形成されて複数の行と列に配列された複数の不揮発性メモリセルと、互いに実質的に平行に離間した前記基板内の複数のトレンチと、各トレンチが第１側壁と第２側壁と底壁と各隣り合うトレンチ間に前記基板の平面的部分を有し、各メモリセルが前記基板内にチャンネルをその間に挟んだ第１ターミナル及び第２ターミナルを有し、前記チャンネルが第１部分と第２部分と第３部分を有し、前記第１部分は第１トレンチの第１側壁に沿い、前記第３部分は第２トレンチの第２側壁に沿い、そして前記第２部分は前記第１及び第２トレンチ間の前記平面的部分に沿い、前記基板の前記平面的部分から絶縁されて前記チャンネルの前記第２部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置する第１浮遊ゲートと、前記基板から絶縁されて前記チャンネルの前記第３部分中の電流の伝導を制御するために位置する第２浮遊ゲートと、第１浮遊ゲートと容量的に結合した第１制御ゲートと、第２浮遊ゲートと容量的に結合した第２制御ゲートと、互いに実質的に平行に前記基板内に配列されて同じ列内のメモリセルを接続するために配列された複数の埋め込みビット線と、第１の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第１ターミナルを共有し、前記第１ターミナルは前記第１トレンチの底壁に沿い、第２の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第２ターミナルを共有し、前記第２ターミナルは前記第２トレンチの底壁に沿い、互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続し、互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列された各メモリセルの第１及び第２制御ゲートに電気的に接続し、同じ列内の第１メモリセルの第１浮遊ゲートは同じトレンチ内に前記第１側壁から絶縁されて位置し、前記第１メモリセルと隣り合う同じ列内の第２メモリセルの第１浮遊ゲートは同じトレンチ内に前記第２側壁から絶縁されて位置している配列において、
    負電圧を、選択されたメモリセルの第１及び第２制御ゲートに接続されたワード線に印加し、
    第１電圧を、選択されたメモリセルのトランジスタ・ゲートに接続されたゲート線に印加し、
    正電圧を、選択されたメモリセルの第２ターミナルに接続された第２埋め込みビット線に印加することを含み、
    これにより、電子が前記第２浮遊ゲートから前記第２埋め込みビット線へトンネルし、よって、浮遊ゲートを消去する方法。
  45. 前記第１電圧が接地である請求項４４に記載の方法。
  46. 選択されたメモリセルの制御ゲートに接続されていないワード線に接地電圧を印加することをさらに含む請求項４５に記載の方法。
  47. 選択されたメモリセルの第１ターミナルに接続された第１埋め込みビット線に正電圧を印加することをさらに含み、
    これにより、電子が前記第１浮遊ゲートから前記第１埋め込みビット線へトンネルし、よって、第１浮遊ゲートを消去する請求項４４に記載の方法。
  48. 半導体基板に形成された双方向不揮発性メモリセルの配列内の選択された不揮発性メモリセルを読み出す方法であって、前記基板に形成されて複数の行と列に配列された複数の不揮発性メモリセルと、各メモリセルが前記基板内にチャンネルをその間に挟んだ第１ターミナル及び第２ターミナルを有し、前記チャンネルが第１部分と第２部分と第３部分を有し、前記基板から絶縁されて前記チャンネルの前記第２部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置する第１浮遊ゲートと、前記基板から絶縁されて前記チャンネルの前記第３部分中の電流の伝導を制御するために位置する第２浮遊ゲートと、前記第２部分は前記第１部分と前記第３部分との間にあり、第１浮遊ゲートと容量的に結合した第１制御ゲートと、第２浮遊ゲートと容量的に結合した第２制御ゲートと、互いに実質的に平行に前記基板内に配列されて同じ列内のメモリセルを接続するために配列された複数の埋め込みビット線と、第１の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第１ターミナルを共有し、第２の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第２ターミナルを共有し、互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続し、互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列された各メモリセルの第１及び第２制御ゲートに電気的に接続している配列において、
    第１正電圧を、選択されたメモリセルの第２ターミナルに接続された第２埋め込みビット線に印加し、
    第１及び第２浮遊ゲート上に記憶された電荷にかかわらず選択されたメモリセルの前記チャンネルの前記第１及び第３部分を導通するのに十分な第２正電圧を、選択されたメモリセルの第１及び第２制御ゲートに接続されたワード線に印加し、
    第３正電圧を、選択されたメモリセルのトランジスタ・ゲートに印加することを含み、
    これにより、チャンネルの第１部分を通過する電流が、選択されたメモリセルの第１浮遊ゲート上に記憶された電荷、及び、前記第３正電圧から選択されたメモリセルのチャンネルの第２部分の閾値を横断する電圧降下を引いたものに等しい電圧の関数である方法。
  49. チャンネルの第２部分を導通するのに不十分な第４電圧が、前記配列の選択されない列中のメモリセルに供給される請求項４８に記載の方法。
  50. チャンネルの第１及び第２部分を導通するのに不十分な第５電圧が、前記配列の選択されない行中のメモリセルに供給される請求項４９に記載の方法。
  51. 半導体基板に形成された双方向不揮発性メモリセルの配列内の選択された不揮発性メモリセルをプログラミングする方法であって、前記基板に形成されて複数の行と列に配列された複数の不揮発性メモリセルと、互いに実質的に平行に離間した前記基板内の複数のトレンチと、各トレンチが第１側壁と第２側壁と底壁と各隣り合うトレンチ間に前記基板の平面的部分を有し、各メモリセルが前記基板内にチャンネルをその間に挟んだ第１ターミナル及び第２ターミナルを有し、前記チャンネルが第１部分と第２部分と第３部分を有し、前記第１部分は第１トレンチの第１側壁に沿い、前記第３部分は第２トレンチの第２側壁に沿い、そして前記第２部分は前記第１及び第２トレンチ間の前記平面的部分に沿い、前記基板の前記平面的部分から絶縁されて前記チャンネルの前記第２部分中の電流の伝導を制御するために位置するトランジスタ・ゲートと、前記基板から絶縁されて前記チャンネルの前記第１部分中の電流の伝導を制御するために位置する第１浮遊ゲートと、前記基板から絶縁されて前記チャンネルの前記第３部分中の電流の伝導を制御するために位置する第２浮遊ゲートと、第１浮遊ゲートと容量的に結合した第１制御ゲートと、第２浮遊ゲートと容量的に結合した第２制御ゲートと、互いに実質的に平行に前記基板内に配列されて同じ列内のメモリセルを接続するために配列された複数の埋め込みビット線と、第１の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第１ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第１ターミナルを共有し、前記第１ターミナルは前記第１トレンチの底壁に沿い、第２の埋め込みビット線の各々は同じ列内に配列されたメモリセルの第２ターミナルに電気的に接続し、同じ行内の隣り合うメモリセルは共通の第２ターミナルを共有し、前記第２ターミナルは前記第２トレンチの底壁に沿い、互いに実質的に平行に配列された複数のゲート線と、各ゲート線は同じ列内に配列されたメモリセルのトランジスタ・ゲートに電気的に接続し、互いに実質的に平行に配列された複数のワード線とを備え、各ワード線は同じ行内に配列された各メモリセルの第１及び第２制御ゲートに電気的に接続し、同じ列内の第１メモリセルの第１浮遊ゲートは同じトレンチ内に前記第１側壁から絶縁されて位置し、前記第１メモリセルと隣り合う同じ列内の第２メモリセルの第１浮遊ゲートは同じトレンチ内に前記第２側壁から絶縁されて位置している配列において、
    第１電圧を、選択されたメモリセルの第１ターミナルに接続された第１埋め込みビット線に印加し、
    前記第１電圧よりも正の第２電圧を、選択されたメモリセルの第２ターミナルに接続された第２埋め込みビット線に印加し、
    記憶されている電荷量にかかわらず選択されたメモリセルのチャンネルの第１部分及び第３部分を導通するのに十分な第３正電圧を、選択されたメモリセルの第１及び第２制御ゲートに接続されたワード線に印加し、
    チャンネルの第２部分を導通するのに十分な第４正電圧を、選択されたメモリセルのトランジスタ・ゲートに接続するゲート線に印加することを含み、
    これにより、第２浮遊ゲートをプログラムするために、前記第１ターミナルからの電荷が選択されたメモリセルの前記第２浮遊ゲートに注入される方法。
  52. 前記第１ターミナルからの電荷の量を制御するための前記第４正電圧を、前記第２浮遊ゲートへ注入する請求項５１に記載の方法。
  53. 前記第１電圧が接地である請求項５１に記載の方法。
  54. 選択されないメモリセルの前記チャンネルの第２部分を導通するのに不十分な第５電圧を、選択されたメモリセルのトランジスタ・ゲートに接続されないゲート線へ印加することをさらに含む請求項５１に記載の方法。
  55. 前記第５電圧が、接地である請求項５４に記載の方法。
  56. 選択されないメモリセルの前記チャンネルの第１及び第３部分を導通するのに不十分な第６電圧を、選択されたメモリセルの制御ゲートに接続されないワード線へ印加することをさらに含む請求項５４に記載の方法。
  57. 前記第６電圧が、接地である請求項５６に記載の方法。
  58. 前記第１電圧の程度の第７電圧を、選択されたメモリセルに接続されない埋め込みビット線に印加することをさらに含む請求項５４に記載の方法。
  59. 前記第７電圧が、接地である請求項５８に記載の方法。
  60. 第１導電タイプの半導体基板中にアイソレーションの無い不揮発性メモリセルの配列を製造する方法であって、
    前記基板内の第１方向に複数の離間したトレンチを形成し、各トレンチは第１側壁と第２側壁と底壁とを有し、
    前記基板内に各トレンチの底壁に沿って第２導電タイプの第１ターミナルを形成し、
    各トレンチ内に第１側壁と第２側壁とに沿って一対の浮遊ゲートを形成し、各浮遊ゲートは第１側壁と第２側壁とからそれぞれ離間し、
    各トレンチ内に制御ゲートを形成し、各制御ゲートはトレンチ内の浮遊ゲートから絶縁されて容量的に結合され、トレンチの底壁に沿った第１ターミナルから絶縁され、
    前記第１方向と実質的に直交する第２方向に沿って前記基板をパターン化して、各トレンチ内に複数の離間した絶縁領域を形成し、互いに絶縁された複数の浮遊ゲートを前記第１方向へ形成し、
    離間して実質的に平行な複数のトランジスタ・ゲートを形成し、各トランジスタ・ゲートは前記第１方向に延びて基板から離間して絶縁されており、トレンチの各対の間の領域でトレンチと隣り合って位置し、
    同じ第２方向に各制御ゲートへの電気的接続を形成する、
    ことを含む方法。
  61. 第１導電タイプの半導体基板中にアイソレーションの無い不揮発性メモリセルの配列を製造する方法であって、
    前記基板上に第１方向に実質的に平行な複数の離間したマスクされた領域を形成して、マスクされない領域を隣り合うマスクされた領域の各対の間の前記基板上に形成し、
    各マスクされない領域内に前記第１方向に沿って延び互いに実質的に平行な離間したトランジスタ・ゲートの一対を形成し、各トランジスタ・ゲートはマスクされた領域と隣り合い、基板からは絶縁されて離間されており、
    前記マスクされた領域を除去し、
    隣り合うマスクされない領域の各対の間に、前記基板内に第１方向へ延びたトレンチ領域を形成し、各トレンチは第１側壁と第２側壁と底壁を有し、
    前記基板内に各トレンチの底壁に沿って前記第１方向に延びた第２導電タイプの第１ターミナルを形成し、
    各トレンチ内にそれぞれ第１側壁と第２側壁に沿って一対の浮遊ゲートを形成し、各浮遊ゲートはそれぞれの側壁から離間し、
    制御ゲートを各トレンチ内に形成し、各制御ゲートはトレンチ内の浮遊ゲートから絶縁されて容量的に結合され、各トレンチの底壁に沿った第２ターミナルから絶縁され、
    前記第１方向と実質的に直交する第２方向に沿って各トレンチをパターン化して、各トレンチ内に複数の離間した絶縁領域を形成し、
    同じ第２方向に位置する各制御ゲートへの電気的接続を形成する、
    ことを含む方法。
  62. 第１導電タイプの半導体基板中にアイソレーションの無い不揮発性メモリセルの配列を製造する方法であって、
    前記基板上に第１方向に実質的に平行な複数の離間したマスクされた領域を形成して、マスクされない領域を隣り合うマスクされた領域の各対の間の前記基板上に形成し、
    前記基板に複数の埋め込みビット線を形成し、各埋め込みビット線は各マスクされない領域内にあって、互いに実質的に平行に前記第１方向に延び、
    複数の浮遊ゲートを形成し、各浮遊ゲートは前記マスクされない領域内の各埋め込みビット線から絶縁されていて、各浮遊ゲートは互いに実質的に平行に前記第１方向へ延び、
    複数の制御ゲートを形成し、各制御ゲートは前記マスクされない領域で各浮遊ゲートから絶縁されて容量的に結合され、各制御ゲートは互いに実質的に平行で前記第１方向に延び、
    前記マスク領域を除去し、
    隣り合うマスクされない領域の各対の間に、前記基板内に第１方向へ延びたトレンチ領域を形成し、各トレンチ領域は側壁と底壁を有し、
    各トレンチ内にゲート電極を形成し、各ゲート電極は各トレンチの前記側壁及び前記底壁から絶縁され、各ゲート電極は互いに実質的に平行に前記第１方向へ延び、
    前記第１方向と実質的に直交する第２方向に沿って各ゲート電極をパターン化し、前記ゲート電極及び浮遊ゲートを切断して各第１方向に複数の離間した絶縁領域を形成し、
    同じ第２方向に位置する各制御ゲートへの電気的接続を形成する、
    ことを含む方法。
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