KR20060045637A - 전하들의 저장을 위한 부유 게이트를 갖는 비휘발성 메모리셀의 비절연, 비접촉 어레이 및 그의 제조 및 동작 방법 - Google Patents

전하들의 저장을 위한 부유 게이트를 갖는 비휘발성 메모리셀의 비절연, 비접촉 어레이 및 그의 제조 및 동작 방법 Download PDF

Info

Publication number
KR20060045637A
KR20060045637A KR1020050030483A KR20050030483A KR20060045637A KR 20060045637 A KR20060045637 A KR 20060045637A KR 1020050030483 A KR1020050030483 A KR 1020050030483A KR 20050030483 A KR20050030483 A KR 20050030483A KR 20060045637 A KR20060045637 A KR 20060045637A
Authority
KR
South Korea
Prior art keywords
memory cells
trench
gate
substrate
terminal
Prior art date
Application number
KR1020050030483A
Other languages
English (en)
Inventor
다나 리
히에우 반 트란
잭 프레이어
Original Assignee
실리콘 스토리지 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 스토리지 테크놀로지 인크 filed Critical 실리콘 스토리지 테크놀로지 인크
Publication of KR20060045637A publication Critical patent/KR20060045637A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

비절연, 비접촉 비휘발성 메모리 어레이는 복수의 로우들 및 칼럼들로 배열된 상부에 전하들의 저장을 위한 부유 게이트를 각각 갖는 복수의 메모리 셀들을 갖는다. 각각의 메모리 셀은 다수의 상이한 유형들일 수 있다. 다양한 실시예들의 모든 비트 라인들 및 소스 라인들이 매입되고 비접촉형이다. 제 1 실시예에서, 각각의 셀은 개별 보조 트랜지스터에 결합된 적층형 게이트 부유 게이트 트랜지스터에 의해 표현될 수 있다. 전체 어레이는 평탄형일 수 있고, 또는 바람직한 실시예에서, 부유 게이트 트랜지스터들의 각각은 트렌치 내에 있고, 또는 보조 트랜지스터들의 각각이 트렌치 내에 있다. 제 2 실시예에서, 각각의 셀은 트렌치 내에 트랜지스터를 갖는 적층형 게이트 부유 게이트 트랜지스터에 의해 표현될 수 있다. 제 3 실시예에서, 각각의 셀은 2개의 적층형 게이트 부유 게이트 트랜지스터들 사이에 위치된 개별 보조 트랜지스터에 결합된 2개의 적층형 게이트 부유 게이트 트랜지스터들에 의해 표현될 수 있다. 전체 어레이는 평탄형일 수 있고, 또는 바람직한 실시예에서, 부유 게이트 트랜지스터들 각각이 트렌치 내에 있고, 또는 보조 트랜지스터들 각각이 트렌치 내에 있다. 신규한 어레이들의 제조 방법 및 메모리 셀들의 이들 실시예들 각각을 프로그램하고 소거하고 판독하는 방법들이 개시된다.
비트 라인들, 소스 라인들, 부유 게이트, 비휘발성 메모리, 트렌치

Description

전하들의 저장을 위한 부유 게이트를 갖는 비휘발성 메모리 셀의 비절연, 비접촉 어레이 및 그의 제조 및 동작 방법{An isolation-less, contact-less array of nonvolatile memory cell having a floating gate for storage of charges, and method of manufacturing, and operating therefor}
도 1a는 종래의 부유 게이트 비휘발성 메모리 셀들의 어레이의 단면도.
도 1b는 도 1a에 도시된 부유 게이트 비휘발성 메모리 셀들의 어레이의 개략 다이어그램.
도 2는 본 발명의 부유 게이트 비휘발성 메모리 셀들의 비절연, 비접촉 어레이의 제 1 실시예의 개략 다이어그램.
도 3a는 도 2에 도시된 제 1 실시예에 사용될 수 있는 메모리 셀의 제 1 버전의 단면 사시도.
도 3b는 도 2에 도시된 제 1 실시예에 사용될 수 있는 메모리 셀의 제 2 버전의 단면도.
도 4a 내지 도 4j는 도 2에 도시된 어레이의 제 1 실시예에 사용될 수 있는 도 3a에 도시된 메모리 셀의 제 1 버전을 제조하는 본 발명의 방법의 단면 사시도.
도 5a 내지 도 5f는 도 2에 도시된 어레이의 제 1 실시예에 사용될 수 있는 도 3a에 도시된 메모리 셀의 제 1 버전을 제조하는데 사용될 수 있는 본 발명의 제 2 방법의 단면 사시도.
도 6은 본 발명의 부유 게이트 비휘발성 메모리 셀들의 비절연, 비접촉 어레이의 제 2 실시예의 개략 다이어그램.
도 7은 도 6에 도시된 제 2 실시예에 사용될 수 있는 메모리 셀의 제 1 버전의 단면 사시도.
도 8은 본 발명의 부유 게이트 비휘발성 메모리 셀들의 비절연, 비접촉 어레이의 제 3 실시예의 개략 다이어그램.
도 9a는 도 8에 도시된 어레이의 제 3 실시예에 사용될 수 있는 메모리 셀의 제 1 버전의 단면 사시도.
도 9b는 도 8에 도시된 어레이의 제 3 실시예에 사용될 수 있는 메모리 셀의 제 2 버전의 단면도.
도 9c는 도 8에 도시된 어레이의 제 3 실시예에 사용될 수 있는 메모리 셀의 제 3 버전의 단면 사시도.
본 발명은 부유 게이트 비휘발성 메모리 셀들의 비절연(isolation-less) 비접촉(contact-less) 어레이 및 제조 및 작동 방법들에 관한 것이다. 셀당 다중 비트들의 저장을 포함하는 각각의 메모리 셀의 다수의 구성들이 있다.
반도체 재료의 기판의 채널 내의 전류의 전도를 제어하기 위해 상부에 전하 들의 저장을 위한 부유 게이트를 갖는 비휘발성 메모리 셀들은 당 기술 분야에 공지되어 있다. 예를 들면 그의 개시 내용이 그대로 본원에 참조에 의해 합체되어 있는 미국 특허 제 5,029,130호를 참조하라. 구조적으로는, 저장을 위한 부유 게이트를 사용하는 비휘발성 메모리 셀들은 스택형 게이트 구조 또는 분할 게이트 구조로 분류될 수 있다. 스택형 게이트에서, 전류 게이트가 부유 게이트의 상부에 직접 위치된다. 분할 게이트에서, 제어 게이트는 일 측면에 위치되고 부유 게이트와 함께 채널의 다른 부분을 제어한다.
부유 게이트 비휘발성 메모리 셀들의 비접촉 어레이들은 또한 당 기술 분야에 공지되어 있다. 용어 "비접촉"은 어레이 내의 메모리 셀들에 소스 라인들 및 비트 라인들이 매입되어 있는 것을 의미한다. 비접촉은 접점들 또는 비아들(vias)이 비트 라인 또는 소스 라인과 접촉하도록 반도체 구조체 내에 에칭될 필요가 없기 때문에 메모리 셀들이 함께 더 근접하여 위치될 수 있게 한다. 예를 들면, 미국 특허 제 6,420,331호 및 제 6,103,573호를 참조하라. 이들 특허들은 메모리 셀들의 로우들(rows) 또는 칼럼들(columns)을 분리하기 위해 필드 산화물을 사용하는 부유 게이트 비휘발성 메모리 셀들의 비접촉 어레이를 개시하고 있다.
2003 IEEE 국제 고상 회로 회의(2003년 세션 16)에서 출판된 게이이찌 요시다(Keiichi Yoshida) 등의 "대량 저장 응용을 위한 10MB/s 프로그래밍 처리율을 갖는 1Gb 다중 레벨 AG-앤드-타입 플래시 메모리(A 1 Gb Multi-Level AG-AND-Type Flash Memory with 10MB/s Programming Throughput for Mass Storage Application)"이라는 표제의 논설에서, 저자들은 부유 게이트 비휘발성 메모리 셀 들의 어레이를 설명하고 있다. 또한 2002 IEDM에서 출판된 와이. 사사고(Y. Sasago) 등에 의한 "신규한 AG-앤드 셀 기술에 의해 가용한 Gb-스케일 플래시 메모리의 10-MB/s 다중 레벨 프로그래밍(10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology)"라는 표제의 논문을 참조하라.
상술한 페이퍼에 개시된 부유 게이트 비휘발성 메모리 셀들의 어레이(10)의 단면도가 도 1a에 도시된다. 어레이(10)의 개략 다이어그램은 도 1b에 도시된다. 어레이(10)는 복수의 로우들 및 칼럼들로 배열된 복수의 메모리 셀들(12)을 포함한다. 각각의 메모리 셀은 게이트(14)와 제 1 단자(16) 및 제 2 단자(18)를 갖는 통상의 트랜지스터(11)를 포함한다. 게다가, 메모리 셀(12)은 제어 게이트(24), 부유 게이트(22), 트랜지스터(11)의 제 2 단자(18)에 접속된 제 1 단자(19) 및 제 2 단자(20)를 갖는 적층형 게이트 부유 게이트 트랜지스터(15)를 포함한다. 따라서, 각각의 메모리 셀(12)은 4개의 단자들: 즉 제 1 단자(16), 제 2 단자(20), 트랜지스터 게이트 단자(14) 및 제어 게이트 단자(24)를 갖는다. 또한, 도 1b로부터 알 수 있는 바와 같이, 동일한 로우 내의 인접 메모리 셀들(12)은, 일 측면에서 메모리 셀들을 위한 매입 소스 라인이며 다른 측면에서는 메모리 셀들에 대한 매입 비트 라인인 공통 매입 라인을 공유한다. 게다가, 동일한 칼럼 내의 메모리 셀들(12)은 함께 접속된 트랜지스터 게이트들(14)을 갖는다. 따라서, 매입 소스 라인들(20), 매입 비트 라인들(16), 및 트랜지스터 게이트들(14)은 모두 칼럼 방향으로 연장된다. 마지막으로, 동일한 로우 내의 메모리 셀들은 동일한 로우 라인(30)에 접속된 이들의 제어 게이트들(24)을 갖는다. 또한, 모든 메모리 셀들(12)은 반도체 기판의 평탄 표면 상에 형성된다.
본 발명의 일 목적은 어레이(10)의 밀도를 증가시키고 이러한 향상된 메모리 셀 어레이를 제조하기 위한 방법들을 제공하는 것이다.
따라서, 본 발명에 있어서, 비휘발성 메모리 셀들의 어레이는 복수의 로우들 및 칼럼들로 배열된 기판 내에 형성된 복수의 비휘발성 메모리 셀들을 갖는 반도체 기판을 포함한다.
제 1 실시예에서, 각각의 메모리 셀은 제 1 부분 및 제 2 부분을 갖는 채널을 그 사이에 갖는 제 1 단자 및 제 2 단자를 포함한다. 트랜지스터 게이트는 채널의 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 기판으로부터 절연된다. 부유 게이트는 채널의 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 기판으로부터 절연된다. 제어 게이트는 부유 게이트에 용량성으로 결합된다. 복수의 매입된 비트 라인들이 실질적으로 서로 평행하게 기판에 배열된다. 각각의 매입된 비트 라인은 동일한 로우 내의 인접한 메모리 셀들이 공통의 매입된 비트 라인을 공유하는 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속된다. 복수의 매입된 소스 라인들이 또한 실질적으로 서로 평행하게 기판에 위치되고, 여기서 동일한 로우 내의 인접한 메모리 셀들이 공통의 매입된 소스 라인을 공유하는 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 각각의 매입된 소스 라인이 전기적으로 결합된다. 복수의 게이트 라인들은, 각각의 게이트 라인이 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속된 상태로 실질적으로 서로 평행하게 배열된다. 마지막으로, 복수의 워드 라인들이, 각각의 워드 라인이 동일한 로우에 배열된 메모리 셀들의 제어 게이트에 전기적으로 접속된 상태로 실질적으로 서로 평행하게 배열된다.
제 2 실시예에서, 각각의 메모리 셀은 기판 내에서 그 사이에 채널을 갖는 제 1 단자 및 제 2 단자를 포함한다. 기판은 평탄 표면을 갖는다. 트렌치가 기판에서 제 1 방향으로 연장되고, 각각의 트렌치는 측벽 및 저부벽을 갖는다. 부유 게이트가 트렌치 내에 있고 측벽으로부터 절연되며 채널에서의 전류의 전도를 제어하도록 위치된다. 제어 게이트가 트렌치 내에서 부유 게이트에 용량성으로 결합된다. 각각의 메모리 셀의 제 1 단자는 기판 내에 있고 트렌치의 저부벽을 따른다. 제 2 단자는 기판 내에 있고 트렌치에 인접한 평탄 표면을 따른다. 복수의 매입된 비트 라인들이 기판 내에 실질적으로 서로 평행하게 배열되고, 각각의 매입된 비트 라인은 동일한 로우 내의 인접 메모리 셀들이 공통의 매입된 비트 라인을 공유하는 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속된다. 복수의 매입된 소스 라인들이 실질적으로 서로 평행하게 기판 내에 배열되고, 각각의 매입된 소스 라인은 동일한 로우 내의 인접 메모리 셀들이 공통의 매입된 소스 라인을 공유하는 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속된다. 복수의 워드 라인이 실질적으로 서로 평행하게 배열되고, 각각의 워드 라인은 동일한 로우에 배열된 메모리 셀들의 제어 게이트에 전기적으로 접속된다.
제 3 실시예에서, 각각의 메모리 셀은 기판내에 채널을 갖는 제 1 단자 및 제 2 단자를 포함하고, 채널은 제 1 부분, 제 2 부분 및 제 3 부분을 갖는다. 트랜지스터 게이트는 채널의 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 기판으로부터 절연된다. 제 1 부유 게이트는 채널의 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 기판으로부터 절연된다. 제 2 부유 게이트는 채널의 제 3 부분에서의 전류의 전도를 제어하도록 위치되고 기판으로부터 절연된다. 채널의 제 2 부분은 채널의 제 1 부분과 채널의 제 3 부분 사이에 있다. 제 1 제어 게이트는 제 1 부유 게이트에 용량성으로 결합된다. 복수의 매입된 비트 라인들이 실질적으로 서로 평행하게 기판에 배열되고 동일한 칼럼 내의 메모리 셀들을 접속하도록 배열된다. 각각의 제 1 복수의 매입된 비트 라인들은 동일한 로우 내의 인접한 메모리 셀들이 공통의 제 1 단자를 공유하는 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속된다. 각각의 제 2 복수의 매입된 비트 라인들은 동일한 로우 내의 인접한 메모리 셀들이 공통의 제 2 단자를 공유하는 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속된다. 복수의 게이트 라인들은, 각각의 게이트 라인이 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속된 상태로 실질적으로 서로 평행하게 배열된다. 복수의 워드 라인들은, 각각의 워드 라인이 동일한 로우에 배열된 각각의 메모리 셀들의 제 1 및 제 2 제어 게이트들에 전기적으로 접속된 상태로 실질적으로 서로 평행하게 배열된다.
본 발명은 또한 메모리 셀들의 상술한 어레이들의 제조 및 동작 방법들을 개시한다.
제 1 실시예
도 2를 참조하면, 본 발명의 부유 게이트 비휘발성 메모리 셀들의 어레이(110)의 제 1 실시예의 개략 다이어그램이 도시되어 있다. 어레이(110)는 복수의 로우들 및 칼럼들로 배열된 복수의 메모리 셀들(112)을 포함한다. 트랜지스터 레벨에서, 메모리 셀들(112A)의 각각은 도 1b에 도시된 메모리 셀(12)과 동일하다. 도 2에 도시된 어레이(110)와 도 1b에 도시된 어레이(10) 사이의 차이는 메모리 셀들(112)의 각각을 접속하는 회로의 방식에 있다. 더 구체적으로는, 메모리 어레이(110)에서, 각각의 매입된 비트 라인(16)은 공통의 매입된 비트 라인을 공유하는 동일한 로우 내의 인접 메모리 셀들을 갖는 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속된다. 따라서, 예를 들면 동일한 로우 내의 메모리 셀들(112B) 및 메모리 셀(112C)은 공통의 매입된 비트 라인(16B)을 공유한다. 또한, 어레이(110) 내의 매입된 소스 라인들(20)의 각각은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 접속되고, 여기서 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 소스 라인을 공유한다. 따라서, 메모리 셀(112A) 및 메모리 셀(112B)은 공통의 매입된 소스 라인(20A)을 공유한다. 모든 다른 양태들에서, 메모리 어레이(110)는 도 1B에 도시된 메모리 어레이(10)와 동일한 방식으로 접속된다.
동일한 로우 내의 메모리 셀들의 상호 접속부에서의 이 변화의 결과로서, 메모리 어레이(110)를 더 콤팩트하게 하는 것이 가능하다.
도 3a를 참조하면, 메모리 어레이(110)에 사용하기 위한 메모리 셀(1121)의 제 1 버전이 도시되어 있다. 공지된 바와 같이, 비휘발성 메모리 셀들(110)의 어레이는 단결정 실리콘과 같은 반도체 기판(50)으로 제조된다. 기판(50)은 평탄 표면(52)을 갖는다. 복수의 비휘발성 메모리 셀들(112)이 기판(50) 내에 형성되고 복수의 로우들 및 칼럼들로 배열된다. 각각의 메모리 셀(1121)은 기판(50)의 트렌치 내에 구성된 그의 부분을 갖는다. 실질적으로 서로 평행한 복수의 트렌치들이 기판 내에 위치되고 각각의 트렌치는 제 1 측벽, 제 2 측벽 및 저부벽을 갖는다. 매입된 소스 라인(20)은 트렌치의 저부벽을 따른다. 동일한 칼럼 내의 한 쌍의 인접 메모리 셀들의 부유 게이트들은 트렌치의 측벽들로부터 절연된 동일한 트렌치 내에 위치된다. 따라서, 메모리 셀들(112A)의 부유 게이트(22A)는 트렌치의 제 1 측벽으로부터 절연된다. 동일한 칼럼 내의 제 2 메모리 셀(112B)의 부유 게이트(22B)는 제 1 메모리 셀(112A)에 인접하고 동일한 트렌치 내에 위치된다. 부유 게이트(22B)는 제 2 측벽으로부터 절연된다. 인접한 메모리 셀들(112A, 112B)은, 트렌치 내에 또한 위치되고 양 부유 게이트들(22A, 22B)로부터 절연된 공통 제어 게이트(24A)를 공유한다. 각각의 트렌치에 인접한 것은 기판(50)의 평탄 표면(52)부이다. 메모리 셀(112)의 트랜지스터 게이트(14)는 트렌치에 인접한 트랜지스터 게이트(14)에 의해 평탄 표면(52)으로부터 이격되어 절연된다. 마지막으로, 매입된 비트 라인(16)이 또한 평탄 표면(52)을 따르고 트랜지스터 게이트(14)에 인접한다. 실제로, 매입된 비트 라인(16)은 인접한 메모리 셀들(112A)의 한 쌍의 트랜지스터 게이트들(14) 사이에 있다.
도 3b를 참조하면, 어레이(110)의 제 1 실시예에 사용하기 위한 메모리 셀(1122)의 제 2 버전이 도시되어 있다. 도 3b에 도시된 제 2 버전에서, 인접 메모리 셀들(112)의 트랜지스터 게이트들(14)이 트렌치 내에 위치된다. 부유 게이트(22) 및 제어 게이트(24)가 또한 트렌치(58) 내에 부분적으로 위치된다.
제조 방법 I
도 4a 내지 도 4j를 참조하면, 도 2에 도시된 어레이(110)의 제 1 실시예에 사용하기 위한 도 3a에 도시된 메모리 셀(1121)의 제 1 버전을 제조하기 위한 제 1 방법이 도시되어 있다. 메모리 셀(1121)을 사용하는 비절연, 비접촉 메모리 셀 어레이(110)는 실리콘과 같은 단결정 반도체 재료의 기판(50)으로부터 개시된다. 실리콘 질화물(54)이 기판(50)의 표면(52) 상에 적층되고, 이어서 개구들(56)을 형성하도록 패터닝된다. 개구들(56)은 실리콘 질화물(54) 내에 개방되어 기판(50)의 표면(52)을 노출시키는 복수의 칼럼들 또는 스트립들이다. 이는 마스킹 및 에칭을 사용하여 종래의 포토리소그래피 기술에 의해 수행될 수 있다. 본원에 사용될 때, 용어 "칼럼(column)" 또는 "로우(row)"는 서로 교체될 수 있고 특정 방향들에 한정되는 것은 아니라는 것을 주목해야 한다.
다음 단계는 개구들(56)을 통해 기판(50) 내로 트렌치들(58)을 절결 형성하는 것이다. 각각의 트렌치(58)는 칼럼 방향으로 연속적으로 연장된다. 이는 도 4b에 도시되어 있다. 최종 트렌치(58)는 2개의 측벽들 및 저부벽을 갖는다. 이는 트렌치(58) 내에 실리콘 기판(50)을 노출시킨다.
산화 프로세스가 수행되어 기판(50)의 트렌치들(58) 내의 노출된 실리콘을 산화시킨다. 이는 예를 들면 60초 동안 1000도 정도로 도 4b에 도시된 구조체의 열적 산화에 의해 수행될 수 있다. 결과물은 트렌치(58)의 저부벽을 따른 및 측벽들을 따른 실리콘 이산화물의 층(60)의 형성이다. 실리콘 이산화물의 층(60)은 대략 80Å 두께이다. 본원에 개시된 치수들 및 본원에 개시된 프로세스들은 9-NM 치수의 리소그래피 프로세스에 대한 것이라는 것을 인식해야 한다. 명백하게, 상이한 리소그래피 사이즈로의 치수 설정이 두께, 시간, 온도 등의 치수들을 변경할 수 있다. 다음, 폴리실리콘의 층(62)이 실리콘 이산화물의 층(60)을 포함한 모든 장소에 적층된다. 다음, 폴리실리콘의 층(62)은 이방성 에칭되어 트렌치(58)의 2개의 측벽들의 각각을 따라 폴리실리콘의 스페이서(62)를 형성한다.
트렌치(58)의 2개의 측벽들을 따른 폴리실리콘 스페이서들(62)은 트렌치(58)의 저부벽으로부터 가장 멀리 이격된 단부인 그의 이 단부를 따라 팁이 형성되도록 성형될 수 있다. 이는 트렌치(58)를 완전히 충전하도록 폴리실리콘을 적층함으로써 성취될 수 있다. 화학 기계적 연마(CMP)와 같은 평탄화 에칭 프로세스가 질화물(54)의 상부와 동일한 레벨로 폴리실리콘 표면을 잔류시킨다. 부가의 에칭이 폴리실리콘을 소정의 레벨로 오목하게 형성한다. 질화물(54)에 인접한 폴리실리콘(62)이 더 늦게 에칭되게 하는 경사 에칭이 폴리실리콘(62)과 질화물(54)의 계면에 예각이 형성되게 한다. 산화물 적층 및 이방성 에칭에 의해 형성된 산화물 유전성 스페이서는 질화물(54)의 각각의 트렌치 에지에 인접한 두꺼운 구역을 규정한다. 이 산화물은 폴리실리콘(62)이 2개의 부품들, 즉 트렌치(58)의 각각의 측벽에 대해 하나의 부품으로 분리되도록 하는 에칭 마스크로서 기능한다.
대안적으로, 팁은 트렌치(58)의 저부벽에 가장 근접한 단부인 폴리실리콘 스페이서(62)의 다른 단부에 형성될 수 있다. 이는 트렌치 저부에 대해 둔각을 갖는 트렌치벽(58)을 형성함으로써 성취될 수 있다. 폴리실리콘 스페이서들(62)은 적층 및 수직 에칭에 의해 형성된다. 이는 트렌치(58)의 측벽들의 각각을 따라 폴리실리콘 스페이서를 잔류시킨다. 벽측 폴리실리콘면과 개방측 폴리실리콘면 사이의 각도 차이는 트렌치(58)의 저부벽에 가장 근접한 좁은 단부를 갖는 테이퍼 형상을 폴리실리콘 스페이서에 형성한다. 충분한 각도 및 깊이에 의해, 이 테이퍼가 첨예한 팁을 형성한다.
트렌치(58)의 저부벽으로부터 가장 이격된 또는 트렌치(58)의 저부벽에 가장 근접한 단부에 있는 폴리실리콘 스페이서(62)의 일 단부에 팁이 형성되는지의 여부의 선택은 이하에 설명되는 바와 같이 원하는 소거 방식에 의존한다. 어느 경우든, 스페이서(62)의 일 단부 또는 다른 단부에 팁이 형성된다. 다음, 트렌치(58)의 저부벽을 따라 매입된 소스 라인(20)을 형성하는 주입 단계가 수행된다. 최종 구조체는 도 4c에 도시된다.
다음, 폴리실리콘 스페이서(62)를 산화하고 트렌치(58)의 측벽들을 따라 폴리실리콘 스페이서(62)를 덮는 산화물 구역(64)을 형성하는 열적 산화 프로세스가 수행된다. 게다가, 열적 산화 프로세스는 트렌치(58)의 저부벽을 따라 실리콘 기판(50)을 산화한다. 다음, 산화물의 층(64)이 폴리실리콘 스페이서(62) 및 트렌치 (58)의 저부벽을 따라 덮는다. 다음, 폴리실리콘(66)이 모든 장소에 적층되어 트렌치(58)를 충전한다. 이어서, CMP(화학 기계적 연마)가 사용되어 실리콘 질화물(54) 상에 적층된 폴리실리콘(66)을 제거하고 폴리실리콘(66)을 평탄화하여 트렌치(58) 내의 폴리실리콘(66)의 레벨을 실리콘 질화물(54)의 레벨로 평탄화한다. 바람직하게는, 폴리실리콘(66)은 이어서 실리콘 질화물(54)의 상부면보다 낮은 레벨로 에칭된다[반응성 이온 에칭(RIE)에 의해]. 최종 구조체는 도 4d에 도시된다.
다음, 포토레지스트(70) 내의 개구들의 스트립들이 트렌치들(58)이 형성된 방향에 실질적으로 수직인 방향으로 형성되는 포토레지스트 마스킹 단계가 수행된다. 따라서, 스트립들은 트렌치들(58) 내에 있는 폴리실리콘(66)의 부분들과 실리콘 질화물(54)의 부분들을 노출시킨다. 선택적 RIE 에칭을 통해, 폴리실리콘(66)이 트렌치(58) 내의 노출부로부터 제거된다. 폴리실리콘(66)이 제거된 후에, 에칭 중단부(etch stop)로서 사용된 산화물(64)에 의해, RIE 에칭이 에칭 중단부로서의 실리콘에 의해 실리콘 이산화물(64)을 절결하기 위해 더욱 진행되도록 에칭제가 변경된다. 실리콘 이산화물 층(64)이 제거된 후, RIE 에칭은 트렌치(58)의 측벽들을 따라 폴리실리콘(62)이 산화물 층(60)에서 중단되는 개구(68) 내에 절결 형성될 때까지 계속된다. 결과물은 트렌치(58) 내의 한 쌍의 불연속 폴리실리콘 스페이서들(62)이다. 최종 구조체는 도 4e에 도시된다.
다음, 포토레지스트(70)가 제거되고, 전체 구조체는 개구(68) 내의 "절결부"를 충전하는 실리콘 이산화물(72)로 충전된다. 게다가, 실리콘 이산화물(74)은 포토레지스트(70)에 의해 덮여진 트렌치(58) 내의 영역들 내의 폴리실리콘(66)을 덮 는다. 다음, 실리콘 질화물(54)이 상부면으로부터 산화물을 제거하는 CMP 연마가 수행된다. 최종 구조체는 도 4f에 도시된다.
다음, 실리콘 질화물(54)을 제거하는 실리콘 질화물(54)의 선택적 화학 또는 RIE 에칭이 수행된다. 최종 구조체는 도 4g에 도시된다.
다음, 실리콘 이산화물 층(76)이 도 4g에 도시된 구조체의 전체 표면 상에 적층된다. 그 후, 폴리실리콘의 층(78)이 실리콘 이산화물(76) 상에 적층된다. 폴리실리콘(78)의 RIE 에칭이 수행되어 트렌치(58)에 직접 인접한 실리콘 이산화물(76)에 접하는 스페이서들로서 형성된 폴리실리콘(78)을 초래한다. 스페이서들의 형성은 그의 치수들이 막 적층 두께 및 에칭 제거율들에 의해 제어되는 것으로 당 기술 분야에 공지되어 있다. 이는 리소그래픽 노드 제약들에 의해 제한되지 않는 콤팩트한 구조체를 허용한다. 최종 구조체는 도 4h에 도시된다.
다음, 도 4h에 도시된 구조체의 주입이 수행된다. 이온 주입은 인접 폴리실리콘 스페이서(78)의 상들 사이에 위치한 매입된 비트 라인(16)을 형성한다. 최종 구조체는 도 4i에 도시된다.
다음, 워드 라인들(30)이 실리콘 이산화물(76)을 통해 폴리실리콘(66) 내로 의 접점들과 접속되어 제어 게이트(24)를 형성한다. 접점들이 워드 라인들(30)을 접속하기 위해 어레이 내에 사용되었지만, 비트 라인 접합부(16) 또는 소스 접합부(20)와 같은 하부 레벨들로의 접점이 있을 수 있기 때문에 상부 레벨에서의 접점에 대한 형태로 한정되는 것은 아니다. 따라서, 이 구조는 어레이에 접촉된 비트 라인에 비교할 때 더 콤팩트한 구조를 달성한다. 최종 구조체는 도 4j에 도시된다.
상기로부터 알 수 있는 바와 같이, 메모리 셀(112)을 갖는 어레이(110)는 매입된 비트 라인들, 매입된 소스 라인들을 갖고, 어레이(110) 내의 메모리 셀들(112)의 로우들 또는 칼럼들을 분리하기 위한 임의의 필드 산화물 또는 STI(얕은 트렌치 절연체)를 갖지 않는다. 따라서, 메모리 어레이(110)는 부유 게이트 메모리 셀들의 비절연 어레이이다.
제조 방법 Ⅱ
도 5a 내지 도 5f를 참조하면, 메모리 셀(1121)을 갖는 메모리 어레이(110)를 제조하는 제 2 방법의 단계들의 시퀀스가 도시되어 있다. 마찬가지로, 제 1 스텝에서, 평탄 표면(52)을 갖는 기판(50)이, 내부에 형성된 또는 형성될 메모리 셀들의 로우들 및 칼럼들을 분리하기 위해 형성된 필드 산화물 또는 얕은 트렌치 절연체를 갖지 않고 사용된다. 실리콘 질화물과 같은 마스크(54)가 기판(50)의 평탄 표면(52) 상에 형성된다. 제 1 방향(칼럼 방향과 같은)으로 연장하는 복수의 이격된 개구들(57)이 실리콘 질화물(54) 내에 형성된다. 이는 예를 들면 포토레지스트 및 종래의 마스킹 기술을 사용함으로써 수행될 수 있다. 이는 도 4a에 도시된 제 1 단계와 정확하게 유사하다. 최종 구조체는 도 5a에 도시된다.
각각의 개구들(57) 내에서, 실리콘 이산화물(76)은 기판(50)의 상부 평탄 표면(52)을 따라 실리콘 질화물(54)에 인접하여 형성된다. 그 후, 폴리실리콘 스페이서(78)의 각각이 실리콘 질화물(54)에 직접 인접하여 개구(57)의 측벽을 따라 실 리콘 이산화물 층(76)에 접하는 상태로 실리콘 스페이서들(78)이 형성된다. 폴리실리콘 스페이서(78)의 쌍 사이에는, 이온 주입이 수행되어 매입된 비트 라인(16)을 형성한다. 마지막으로, 실리콘 이산화물(80)이 각각의 개구(57) 내의 폴리실리콘 스페이서(78)의 쌍 사이의 공간을 충전한다. 최종 구조체는 도 5b에 도시된다. 실리콘 이산화물의 층(76), 폴리실리콘 스페이서(78), 매입된 비트 라인16), 및 폴리실리콘 스페이서(78) 사이의 구역을 충전하는 실리콘 이산화물(80)의 형성의 특정 상세는 그 개시 내용이 그대로 본원에 참조에 의해 합체되어 있는 미국 특허 제 6,329,685호에 완전히 개시되어 있다. 특히 유사한 구조체의 형성을 상술하고 있는 상기 특허의 도 2F-4 내지 2I-4 및 상세한 설명을 참조한다.
도 5b에 도시된 구조체가 형성된 후, 실리콘 질화물(54)이 제거된다. 이는 실리콘 질화물(54)이 점유하고 있는 복수의 이격된 개구들(56)을 잔류시킨다. 최종 구조체는 도 5c에 도시되어 있다.
다음, 트렌치들(58)은 도 5c에 도시된 구조체로 절결된다. 이는 트렌치들(58)을 형성하도록 기판(50)을 이방성 에칭함으로써 수행될 수 있다. 이는 도 4b에 도시된 트렌치들(58)의 형성과 동일하다. 최종 구조체는 도 5d에 도시된다.
도 4c에 도시된 구조체의 형성에 대해 설명된 단계들과 유사하게, 실리콘 이산화물(60)이 트렌치들(58)의 저부벽 및 측벽들을 따라 형성된다. 그 후, 저부벽으로부터 가장 멀리 이격된 단부인 일 단부 또는 트렌치(58)의 저부벽에 가장 근접한 단부인 다른 단부에서 팁들을 갖는 폴리실리콘 스페이서(62)가 상술한 바와 모두 유사한 방식으로 형성된다. 그 후, 주입이 수행되어 매입된 소스 라인(20)을 형성한다. 최종 구조체는 도 5e에 도시된다.
도 4d에 설명된 프로세스와 유사하게, 실리콘 이산화물(64)이 이어서 폴리실리콘 스페이서(62) 상에 트렌치(56)의 저부벽을 따라 형성된다. 다음, 이는 실리콘 이산화물(80)의 상부 및 트렌치를 충전하기에 충분한 폴리실리콘(66)의 적층으로 이어진다. 실리콘 이산화물(80) 상의 폴리실리콘(66)은 이어서 포토레지스트가 보유되도록 요망되는 워드 라인(30)을 덮는 상태로 제 1 방향에 실질적으로 수직인 제 2 방향으로 패터닝된다. 선택적 RIE 또는 이방성 에칭이 수행되어 트렌치(58) 내에 노출된 폴리실리콘(66)을 제거한다. 이는 또한 산화물(80) 상의 모든 폴리실리콘(66) 뿐만 아니라 트렌치(58) 내의 폴리실리콘(66)을 제거하여, 트렌치(58) 내의 실리콘 이산화물 층(64) 및 실리콘 이산화물(80)을 노출시킨다. 실리콘 이산화물(80)의 형성 중에, 트렌치(58) 내의 실리콘 이산화물 층(64)보다 두꺼울 수 있도록 형성되어 있을 것이다. 따라서, 이 때, 실리콘 이산화물의 RIE 에칭이 수행된다. 에칭은 폴리실리콘 스페이서들(78)이 노출되기 전에 실리콘 이산화물(80)보다 빨리 실리콘 이산화물을 에칭 제거하여 폴리실리콘 스페이서들(62)을 노출시킬 수 있다. 폴리실리콘(62)이 노출되면, 폴리실리콘(62)의 선택적 에칭이 폴리실리콘 스페이서(78)를 에칭하지 않고 폴리실리콘(62)의 아일랜드들을 형성하도록 폴리실리콘(62)을 에칭 제거하는데 사용된다. 최종 구조체는 도 5f에 도시된다.
제조 방법 Ⅲ
도 3b에 도시된 메모리 셀(1122)의 제 2 버전을 사용하여 어레이(110)를 제조하는 방법은 이하와 같다. 도 4a 및 도 4b에 모두 도시되고 설명된 바와 같은 실리콘 질화물 층(54)을 형성하는 단계, 개구들(56)을 형성하는 단계 및 트렌치들(58)을 형성하도록 에칭하는 단계가 사용된다. 그 후, 트렌치(58)의 저부벽이 산화되어, 저부 산화물 구역을 형성한다. 매입된 비트 라인들(16)을 형성하기 위한 저부 주입이 또한 수행된다. 다음, 폴리실리콘이 적층되고, 이어서 질화물(54)의 레벨로 예를 들면 CMP를 사용하여 평탄화된다. 다음, 폴리실리콘이 게이트(14)를 형성하기 위한 레벨로 트렌치(54) 내로 에치 백(etch back)된다. 다음, 게이트(14)의 상부가 산화된다. 다음, 트렌치(58) 내의 부유 게이트(22)[부유 게이트(22)의 팁이 게이트(14) 또는 트렌치(58)의 저부에 근접하기 시작하는 것은 제외] 및 제어 게이트(24)의 형성은 실리콘 질화물(54)의 제거를 포함하는 도 4c 내지 도 4g에 설명된 바와 동일한 프로세스일 수 있다. 다음, 주입이 수행되어 평탄 표면(52)에 인접하여 매입된 소스 라인들(20)을 형성한다. 워드 라인 접점들(30)이 이어서 도 4j에 설명된 바와 같이 형성된다.
메모리 셀 어레이(110)의 동작이 이제 설명된다. 선택된 메모리 셀(112C)은 판독, 프로그램 및 소거되는 것으로 가정한다.
판독 동작
셀(112C)이 도 2에 도시된 바와 같이 어레이(110)로부터 판독되는 것으로 가 정한다. 다양한 라인들에 인가된 다양한 전압들은 이하와 같다. 선택된 소스 라인, 즉 20B가 접지에 유지된다. 보든 미선택된 소스 라인들(20)은 또한 접지에 유지된다. 선택된 비트 라인, 즉 16B는 Vd 전압이 공급된다. 모든 미선택된 비트 라인들(16)은 0V로 유지된다. 선택된 워드 라인(30A)은, 부유 게이트(22C)가 프로그램되지 않는 경우 부유 게이트 트랜지스터(15C)를 턴온하기에 충분한 Vg 전압이 공급된다. 그러나, 부유 게이트(22C)가 프로그램되면, Vg의 전압은 부유 게이트(22C)에 인접한 트렌치(58) 내의 측벽을 따른 부분인 채널을 턴온하기에 불충분하다. 모든 다른 미선택된 워드 라인들(30)은 접지에 유지된다. 마지막으로, 선택 트랜지스터(11C)의 게이트(14C)는 Vg 전압이 공급된다. 이 전압은 비트 라인(16)과 트렌치(58) 사이의 평탄 표면(52)을 따르는 채널을 턴온시키는데 충분하다. 그 결과, 부유 게이트(22C)가 하전되면, 그 상부의 전압은 제어 게이트(24C)에 공급된 전압 Vg를 상쇄하기에 충분하고, 부유 게이트에 인접한 채널, 즉 부유 게이트(22C)에 인접한 트렌치(58)의 측벽을 따른 부분은 전하들을 전도하지 않을 수 있다는 것을 알 수 있다. 그 결과, 전류가 메모리 셀(112C)을 통해 흐르지 않는다. 한편, 부유 게이트(22C)가 프로그램되지 않으면, 채널은 전도되고 트랜지스터 게이트(14C)가 또한 턴온되기 때문에, 소스 라인(20B)으로부터 비트 라인(16B)으로의 전자들을 위한 전도 경로가 존재하고 메모리 셀(112C)이 전류를 전도할 수 있다.
동일한 로우 내의 미선택된 메모리 셀들 상의 교란들에 대해, 모든 미선택된 트랜지스터 게이트들(14)이 0V 또는 네가티브 볼트에 있기 때문에, 이들 메모리 셀들(112)은 턴온되지 않는다. 따라서, 동일한 로우 내의 이들 메모리 셀들 내에 전 류가 흐르지 않을 수 있다. 메모리 셀(112C)과 동일한 칼럼 내의 메모리 셀들에 대해서, 미선택된 워드 라인(30B)이 접지에 있기 때문에, 부유 게이트(22G)가 프로그램되지 않을지라도, 워드 라인(30B) 상의 0V가 부유 게이트(22G)에 인접한 채널을 턴온시키기에 불충분하다. 따라서, 메모리 셀들(112C) 및 선택된 메모리 셀(112C)과 동일한 칼럼에 있는 다른 것들은 어떠한 전류도 전도하지 않을 것이다.
프로그램 동작
선택된 메모리 셀(112C)을 프로그램하기 위해, 이하의 전압들이 인가된다. 선택된 소스 라인(20B)은 4V와 같은 포지티브 전압으로 유지된다. 모든 미선택된 소스 라인들(20)은 부유 상태로 유지된다. 선택된 비트 라인(16B)은 접지 또는 0V로 유지된다. 모든 미선택된 비트 라인들(16)은 Vdd로 유지된다. 필수적인 것은 아니지만, 즉 미선택된 비트 라인들(16)이 포지티브 전압이 공급되는 것이 필수적이진 않지만, 게이트(14)에서의 접지 전압이 충분하지 않은 경우에 포지티브 전압이 소스 라인과 비트 라인 사이의 전류 흐름을 더욱 억제할 수 있다. 선택된 워드 라인(30A)은 8V와 같은 높은 전압으로 상승된다. 모든 미선택된 워드 라인들(30)은 접지 또는 다른 이러한 낮은 전위로 유지된다. 선택된 게이트(14C)는 Vt 전압이 공급된다. 모든 미선택된 게이트 라인들(14)은 접지로 유지된다. 선택된 메모리 셀(112C)에서, 소스 라인(20B)이 4V에 있고 비트 라인(16B)이 0V에 있으며, 게이트 라인(14C)은 트랜지스터(11)의 채널을 턴온시키는데 충분한 포지티브 전압이 공급되고, 제어 게이트(24C)는 트렌치(58)의 측벽 내의 채널을 턴온시키도록 높은 전압에 있으며, 전자들이 평탄 표면(52)을 따라 비트 라인(16B)으로부터 소스 라인(20B)으로 통과될 수 있다. 높은 전압에 있는 워드 라인(30A)을 갖는 트렌치(56)를 향해, 이들은 급격한 전압 증가를 경험하고 부유 게이트(22C) 상으로 주입된다. 이 부유 게이트(22C) 상의 전자들의 주입은 소스측 주입 또는 고온 채널 전자 주입의 메카니즘에 의한 것이고 미국 특허 제 5,029,130호에 개시된 바와 같이 당 기술 분야에 공지되어 있다. 부유 게이트(22C)에 인접한 트렌치(58)의 측벽 내의 채널의 전도가 턴오프되는 지점으로 부유 게이트(22C)가 하전될 때까지 전자들이 주입된다.
동일한 로우 내의 메모리 셀들(112) 상의 교란과 관련하여, 미선택된 메모리 셀들(112)의 게이트 라인들(14)이 접지에 있기 때문에, 이들 메모리 셀들(112)이 턴온되지 않는다. 따라서, 전자들이 채널 내에 전도되지 않고, 주입되거나 프로그램되지 않을 수 있다. 동일한 칼럼 내의 메모리 셀들(112)과 관련하여, 선택되지 않은 워드 라인(30)은 네가티브 전위로 낮게 유지된다. 이 경우, 이는 전자들이 부유 게이트(22) 상에 주입되도록 하기 위해 평탄 표면(52)과 트렌치(58)의 접합부에서 급격한 전압 증가를 발생시키는데 충분하지 않다. 따라서, 동일한 칼럼 내의 메모리 셀들은 또한 교란되지 않는다.
소거 동작
3개의 가능한 소거 동작들이 있다. 동작들 각각은 이어서 부유 게이트(22)가 트렌치(56)의 저부벽에 인접하여 팁을 갖는지 또는 트렌치(56)의 저부벽으로부 터 가장 이격된 단부에 인접하여 팁을 갖는지 여부를 판정할 수 있다. 이 팁은, 미국 특허 제 5,029,130호에 개시된 바와 같이 부유 게이트(22)로부터의 전자들의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 촉진한다.
제 1 실시예에서, 전자는 메모리 셀(112C)의 부유 게이트(22C)로부터 제어 게이트(24C) 상으로 및 워드 라인(30A) 상으로 터널링한다. 선택된 메모리 셀(112C)의 다양한 단자들에 인가된 전압들은 이하와 같다. 선택된 소스 라인(20B)은 접지 전압으로 유지된다. 미선택된 소스 라인들(20)은 부유한다. 선택된 비트 라인(16B)은 접지 전압으로 유지된다. 미선택된 비트 라인들(16)은 부유 상태로 유지된다. 선택된 워드 라인(30A)은 16V와 같은 높은 전압으로 상승된다. 미선택된 워드 라인(30)은 접지 전압으로 유지된다. 선택된 게이트 라인(14C)은 0V가 공급된다. 미선택된 게이트 라인들(14)은 부유 상태로 유지된다. 제어 게이트(24C)와 부유 게이트(22C) 사이의 고용량성으로 결합에 의해, 및 높은 전압의 제어 게이트(24C)에 의해, 부유 게이트(22C)로부터의 전자들은 제어 게이트(24C)로 흡인되고, 트렌치(58)의 저부로부터 가장 이격된 단부에서의 팁을 통한 파울러-노드하임 터널링에 의해, 전자들은 제어 게이트(24C)에 터널링된다. 선택된 워드 라인(30A) 상의 고 전압에 의해, 동일한 로우 내의 모든 메모리 셀들(112)이 동시에 소거될 수 있다는 것을 주목해야 한다.
제 2 소거 모드에서, 선택된 메모리 셀(112C)의 부유 게이트(22C)는 부유 게이트(22C)로부터 선택 트랜지스터(11C)의 게이트(14C)로의 터널에 그 상부에 저장된 전자들을 가짐으로써 소거된다. 어레이(110)에 인가된 전압들은 이하와 같다. 선택된 소스 라인(20B)은 접지 전압이 공급되고 미선택된 소스 라인들(20)은 부유 상태로 유지된다. 선택된 비트 라인(16B)은 접지로 유지되고 미선택된 비트 라인들은 부유된다. 선택된 워드 라인(30A)은 -10V가 공급되고 미선택된 워드 라인들(30)은 접지 볼트가 공급된다. 선택된 게이트 라인(14C)은 포지티브 전압 Vg가 제공되고 미선택된 게이트 라인들(14)은 부유한다. 이 모드에서, 제어 게이트(24C)와 부유 게이트(22C) 사이의 용량성으로 결합에 의해, 및 제어 게이트(24C)에 인가된 높은 네가티브 전압에 의해, 부유 게이트(22C) 상의 전자들이 제어 게이트(24C)에 의해 축출되고 트렌치(58)의 측벽에 근접하여 이동한다. 또한, 포지티브 전압에서의 선택 게이트 라인(14C)에 의해, 부유 게이트(22C) 상의 전자들은 이어서 이 포지티브 전위로 흡인되고 산화물 층(76)을 통해 선택 게이트(14C) 상으로 터널링된다. 이 모드에서, 단지 선택된 로우(30A) 내의 메모리 셀(112C)만이 소거된다. 부유 게이트(24C)로부터의 전자들은 트렌치(56)의 저부벽으로부터 가장 멀리 이격된 팁을 통해 및 선택된 산화물 층(76)을 통해 선택 게이트(14C) 상으로 터널링한다.
제 3 소거 모드에서, 선택된 메모리 셀(112C)의 부유 게이트(24C)로부터의 전자들은 산화물 층(60)을 통해 선택된 소스 라인(20B) 상으로 터널링한다. 따라서, 어레이(110)에 인가된 전압들은 이하와 같다. 선택된 소스 라인(20B)은 4V로 유지되고, 미선택된 소스 라인들(20)은 부유한다. 선택된 비트 라인(16B) 또는 임의의 다른 비트 라인들(16)에 전압이 인가되지 않는다. -8V와 같은 네가티브 전압이 선택된 워드 라인(30A)에 인가된다. 미선택된 워드 라인들(30)은 그에 인가된 0V를 갖는다. 선택된 게이트 라인(14C)은 그에 인가된 0V를 갖는다. 미선택된 게이트 라인들(14)은 부유한다. 마찬가지로, 제어 게이트(24C)와 부유 게이트(22C) 사이의 고용량성으로 결합에 의해, 선택된 제어 게이트(24C)에 인가된 네가티브 전압은 전자들을 부유 게이트(22C)의 제어 게이트(24C)측으로부터 트렌치(58)의 측벽을 향해 축출할 수 있다. 또한, 선택된 소스 라인(20B)에 인가된 포지티브 전압에 의해, 선택된 부유 게이트(22C)로부터의 전자들이 이어서 흡인되고 산화물 층(60)을 통해 소스 라인(20B) 내로 터널링한다. 이 모드에서, 동일한 트렌치(58) 내에 있는 부유 게이트들(22C, 22D)이 함께 동시에 소거된다는 것을 주목해야 한다.
상기로부터, 제 2 소거 모드에 의해, 비트 소거가 가능하다는 것을 알 수 있다. 이는 소거-확인-소거-확인 모드로 어레이(110)가 동작하는 것을 허용하여, 각각의 소거 동작 후에, 셀(112)은 셀(112)이 완전히 소거되고 과소거되지 않은지를 판정하도록 판독된다. 따라서, 반복적으로 소거 및 확인함으로써, 비트는 과소거 없이 소거될 수 있다. 완전히 소거된 이들 비트들에서, 소거 동작은 정지될 수 있고, 완전히 소거되지 않은 다른 비트들이 계속 소거될 수 있다. 따라서, 소거-확인-소거 시퀀스의 신규한 체계가 수행될 수 있다.
상기로부터, 어레이(110)에 의해, 어레이(110) 내의 확산 접점들이 존재하지 않는다는 것을 알 수 있다. 따라서, 어레이(110)는 비접촉 어레이이다. 또한, 메모리 셀들(112)의 로우들 또는 칼럼들을 서로로부터 절연하기 위한 필드 절연 구역들 또는 필드 산화물 또는 얕은 트렌치 절연체들이 존재하지 않는다. 이는 메모리 셀 어레이(110)의 밀도의 부가의 증가를 허용한다. 마지막으로, 각각의 메모리 셀 (112) 내의 트랜지스터(11)의 게이트(14)는 소스측 주입의 동작을 보조한다. 이는 과소거 보호를 제공하지 않는다. 따라서, 소거 모드 2에 대해 상술한 바와 같은 비트 레벨 상의 소거-확인-소거 능력은 메모리 어레이(110)가 과소거 조건을 생성하지 않는 모드에서 동작할 수 있게 한다. 마지막으로, 셀 어레이(110) 및 제조 방법에 의해, 어레이(110)는 셀들이 제어 게이트(24) 내로 또는 트랜지스터(14)로 또는 매입된 소스(20)로 소거될 수 있도록 형성될 수 있다.
제 2 실시예
도 6을 참조하면, 본 발명의 어레이(210)의 제 2 실시예의 개략 다이어그램이 도시되어 있다. 어레이(210)는 복수의 로우들 및 칼럼들로 배열된 복수의 메모리 셀들(212)을 포함한다. 각각의 메모리 셀(212)은 부유 게이트(22) 및 제어 게이트(24)를 갖는 부유 게이트 비휘발성 트랜지스터(15)와 제 1 단자(16) 및 제 2 단자(20)를 포함한다. 복수의 메모리 셀들(212)은, 동일한 로우 내의 메모리 셀들(212)이 공통 워드 라인(30)에 접속된 이들의 제어 게이트들(24)을 갖도록 접속된다. 동일한 칼럼에 있는 메모리 셀들(212)은 함께 접속된 이들의 제 1 단자(16) 및 함께 접속된 이들의 제 2 단자들(20)을 갖는다. 서로 인접한 동일한 칼럼 내의 메모리 셀들(212)은 일 측면에서 공통 제 1 단자(16)를, 다른 측면에서 공통 제 2 단자(20)를 공유한다.
도 6에 도시된 어레이(210)에 사용된 셀(212)의 바람직한 실시예는 도 7에 도시된다. 셀(212)은 트랜지스터 게이트(14)가 없고 트렌치(58)에 직접 접하는 비 트 라인(16)을 갖는 것을 제외하고는 도 3a에 도시된 셀(112)과 유사하다.
어레이(210) 내에 셀들(212)을 제조하는 방법들은 도 4a 내지 도 4j에 도시하고 설명된 방법 및 도 5a 내지 도 5f에 도시되고 설명된 방법과 실질적으로 유사하다.
제조 방법 I
제 1 방법에서, 어레이(210)의 형성을 위한 단계들은 도 4a 내지 도 4g에 도시되고 설명된 단계들과 동일하다. 그러나, 그 후에, 실리콘 이산화물 층(76)이 트렌치 구역(58) 내의 구조체 상에 및 상부 평탄 표면(52) 상에 적층된다. 다음, 인접한 트렌치들(58) 사이에 있는 매입된 비트 라인(16)을 형성하는 이온 주입이 이어진다. 마지막으로, 도 4j에 도시되고 설명된 바와 같은 단계들이 워드 라인(30)을 통해 제어 게이트(24)에 접촉하기 위해 수행된다.
제조 방법 Ⅱ
메모리 어레이(210)를 제조하는 제 2 방법에서, 방법은 도 5a에 도시되고 설명된 단계들과 유사한 단계들을 이용한다. 그러나, 개구들(57)이 형성된 후에, 단지 실리콘 이산화물의 층(76)만이 개구(57)의 측벽을 따라 및 개구(57)의 각각 내의 상부 평탄 표면(52)을 따라 형성된다. 이온 주입이 수행되고 매입된 비트 라인(16)이 형성된다. 개구(57)를 덮는 실리콘 이산화물(80)이 이어서 적층된다. 이 구조체로부터, 방법은 이어서 도 5c 내지 도 5f에 도시되고 설명된 단계들과 동일 한 방식으로 진행한다. 최종 구조체는 메모리 셀들(212)의 어레이(210)이다.
판독 동작
어레이(210)의 판독 동작은 어레이(110)의 판독 동작과 유사하다. 이제, 선택된 메모리 셀(212C)이 판독되는 것으로 가정하면, 어레이(210)에 인가된 전압들은 이하와 같다. 선택된 워드 라인(30A)에 대해, 전압 Vg가 인가된다. 미선택된 워드 라인들(30)은 그에 인가된 0V를 가질 수 있다. 선택된 소스 라인(20A)에는, 0V가 인가된다. 선택된 비트 라인(16B)에 대해, Vd의 전압이 인가된다. 미선택된 소스 라인(20B) 및 그에 인접한, 즉 선택된 메모리 셀(212C)의 우측에 인접한 모든 소스 라인들에 대해, 전압 Vd가 미선택된 소스 라인들(20)에 인가된다. 또한 선택된 메모리 셀(212C)의 "우측"에 있는 미선택된 비트 라인들(16)에 대해, 전압 Vd가 또한 인가된다. 따라서, 전압 Vd가 선택된 비트 라인(16B)의 우측, 모든 미선택된 비트 라인들(16) 및 소스 라인들(20)에 인가되고, 모두 동일한 전압들을 가질 수 있다. 이는 이들 메모리 셀들(212)의 임의의 셀을 턴온하지 않을 수 있다. 유사하게, 16A와 같은 모든 미선택된 비트 라인들(16), 및 선택된 소스 라인(20A)의 좌측에 있는 미선택된 소스 라인들(20)에 대해, 접지 전압이 그에 인가된다. 따라서, 선택된 메모리 셀(212C)의 "좌측"의 메모리 셀들은 또한 소스 및 비트 라인들에 인가된 동일한 전압을 가져, 이에 의해 이들 메모리 셀들을 위한 채널을 턴온하지 않을 수 있다. 이 방식으로, 단지 선택 메모리 셀(212C)이 전하들이 부유 게이트(222B) 상에 저장되는지의 여부에 따라 그에 흐르는 전류를 가질 수 있다. 예를 들면 워드 라인(30B)이 턴온되지 않은 동일한 칼럼에 있는 메모리 셀(212G)과 같은 메모리 셀들에서, 메모리 셀(212G)이 또한 턴온되지 않을 수 있다.
프로그래밍 동작
유사하게, 프로그래밍을 위해, 셀(212C)을 프로그램하기 위해 어레이(210)에 인가된 전압들은 이하와 같다. 선택된 워드 라인(30A)에서, +8V와 같은 높은 전압이 인가된다. 모든 미선택된 워드 라인들에서, 접지 전압이 공급된다. 선택된 소스 라인(20A)은 접지 전압이 공급되고, 선택된 비트 라인(16B)은 +4V와 같은 포지티브 전압이 공급된다. 이는 선택된 메모리 셀(212C)을 턴온시킬 수 있고, 제어 게이트(24C)로의 높은 전압 공급에 의해, 전자들이 이어서 소스측 주입 또는 고온 채널 전자 주입의 메카니즘을 통해 부유 게이트 상에 주입된다. 미선택된 메모리 셀들(212) 상의 교란을 최소화하기 위해, 선택된 비트 라인(16B)의 우측의 모든 미선택된 비트 라인들(16) 및 미선택된 소스 라인들(20)은 선택된 비트 라인(16B)에 공급된 동일한 전압인 4V가 공급된다. 이 방식으로, 선택된 메모리 셀(212C)의 우측의 모든 메모리 셀들(212)은 그의 소스 라인(20) 및 그의 비트 라인(16)에 공급된 동일한 전압을 가져, 이에 의해 메모리 셀들을 턴온하지 않을 수 있다. 유사하게, 선택된 메모리 셀(212C)의 좌측에 있는 모든 메모리 셀들(212)에 대해, 0V가 미선택된 소스 라인(20) 및 미선택된 비트 라인들(16)에 인가되어 또한 이들 메모리 셀들(212)을 턴온하지 않는다.
소거 동작
메모리 어레이(210)의 2개의 소거 동작 모드들이 존재한다. 제 1 동작 모드에서, 어레이(110)에 대해 설명된 제 1 모드와 유사하게, +16V와 같은 높은 전압이 선택된 워드 라인(30A)에 공급된다. 미선택된 워드 라인(30)은 0V가 공급된다. 선택된 및 미선택된 라인들 모두의 모든 소스 라인들(20) 및 비트 라인들(16)은 접지로 유지된다. 이 방식으로, 선택된 메모리 셀(212B)과 동일한 로우 내의 모든 메모리 셀들(212)이 동시에 소거된다.
제 2 동작 모드에서, 동일한 트렌치 내의 선택된 메모리 셀들의 쌍들이 동시에 소거된다. 따라서, 메모리 셀(212B) 및 메모리 셀(212C)이 동일한 트렌치 내에 형성되면, 이들은 동시에 소거될 수 있다. 동일한 로우 및 동일한 칼럼 내의 및 상이한 칼럼 내의 모든 다른 메모리 셀들은 소거되지 않을 수 있다. 이 모드에서, 메모리 어레이(210)에 인가된 전압은 이하와 같다. 선택된 워드 라인(30A)에 대해, -8V와 같은 네가티브 전압이 워드 라인(30A)에 인가된다. 부유 게이트(22D)로부터 전자들을 흡인하는데 불충분한 0V 또는 전압이 선택된 또는 미선택된 매입된 비트 라인들(16)에 공급된다. 선택된 소스 라인(20A)에서, +4V의 포지티브 전압이 인가된다. 모든 다른 미선택된 소스 라인들(20)은 그에 공급된 0V를 가질 수 있다. 따라서, 부유 게이트들(22B, 22C)로부터의 전자들은 제어 게이트(24) 상의 네가티브 전압에 의해 축출되고 선택된 소스 라인(20A)으로부터의 포지티브 전압에 흡인되며, 실리콘 이산화물 층(60)을 통한 파울러-노드하임 터널링을 통해, 이들은 소스 라인(20A)으로 터널링된다. 모든 다른 메모리 셀들(212)은 소거되지 않을 수 있다.
제 3 실시예
도 8을 참조하면, 본 발명의 부유 게이트 비휘발성 메모리 셀들의 어레이(310)의 제 3 실시예가 도시되어 있다. 마찬가지로, 어레이들(110, 210)의 실시예와 유사하게, 본 실시예(310)는 복수의 로우들 및 칼럼들로 배열된 비휘발성 메모리 셀들(312)의 비절연, 비접촉 어레이(310)이다. 예를 들면 메모리 셀(312A)과 같은 메모리 셀(312)의 각각은, 부유 게이트(22A1) 및 그의 관련 제어 게이트(24A1)를 갖는 제 1 저장 트랜지스터(15A1), 부유 게이트(22A2) 및 그의 관련 제어 게이트(24A2)를 갖는 제 2 저장 트랜지스터(15A2), 및 게이트(14A)를 갖는 스위치 트랜지스터(11A)를 포함한다. 스위치 트랜지스터(11)는 2개의 저장 트랜지스터들(15X1, 15X2) 사이에 위치된다. 동일한 로우에 배열된 모든 메모리 셀들(312)은 함께 접속된 이들의 제어 게이트들(24X1, 24X2)을 갖는다. 따라서, 제어 게이트(24A1)는, 메모리 셀(312B)의 제어 게이트(24B1) 및 제어 게이트(24B2) 등에 접속된 메모리 셀(312A)의 제어 게이트(24A2)에 접속된다. 각각의 메모리 셀(312)은 제 1 저장 트랜지스터(15X1)의 제 1 단부인 제 1 단자(16) 및 제 2 저장 트랜지스터(15X2)의 제 2 단부인 제 2 단자(20)를 갖는다. 메모리 셀들(310)의 어레이는, 동일한 칼럼 내의 메모리 셀들(312)이 함께 접속된 동일한 제 1 단자(16)를 갖고 함께 접속된 이들의 동일한 제 2 단자들(20)을 갖도록 배열된다. 또한, 인접한 로우들 내의 메모리 셀들(312)의 칼럼들은 메모리 셀들(312)의 인접한 칼럼과 공통의 제 2 단자(20)를 공유한다. 따라서, 제 2 단자(20A)는 메모리 셀(312B)을 포함하는 메모리 셀들의 칼럼과 메모리 셀(312A)을 포함하는 동일한 칼럼 내의 메모리 셀들의 칼럼에 의해 공유된다. 유사하게, 셀(312B)을 포함하는 메모리 셀들의 칼럼의 다른 측면에서, 메모리 셀들이 제 1 단자(16)를 공유한다. 따라서, 메모리 셀(312B) 및 칼럼 내의 메모리 셀들은 메모리 셀(312C) 및 동일한 칼럼 내의 메모리 셀들과 제 1 단자(16B)를 공유한다. 마지막으로, 동일한 칼럼 내의 트랜지스터들(11)의 모든 트랜지스터 게이트들(14)은 함께 접속된다.
도 9a를 참조하면, 본 발명의 어레이(310)에 사용될 수 있는 메모리 셀(3121)의 일 버전이 도시되어 있다. 메모리 셀(3121)은 2개의 트렌치들(58A, 58B)을 포함한다. 제 1 트렌치(58A)의 저부벽에는 매입된 비트 라인(16)이 있다. 제 2 트렌치(58B)의 저부벽에는 매입된 소스 라인(20)이 있다. 도 8에서 알 수 있는 바와 같이, 어레이(310) 내에서, 소스 라인들(20) 및 비트 라인들(16)은 동일하고 상호 교환 가능하다. 용어들이 소정의 셀에 대해 적용되지만, 다른 셀들에 대해 서로 교환될 수도 있다. 이들은 모두 비트 라인들로서 칭할 수 있다. 도 3a 및 도 7에 도시된 실시예와 유사하게, 각각의 트렌치는 2개의 측벽들을 갖는다. 벽의 일 측면을 따라서 메모리 셀(3121)의 부유 게이트(62A)가 있자. 제 2 트렌치(58B)의 다른 측벽을 따라 메모리 셀(312A)의 부유 게이트(62B)가 있다. 평탄 상부 표면(62)은 2개의 트렌치들(58A, 58B) 사이에 있다. 평탄 표면(52)의 상부에 위치된 것은 트랜지스터 게이트(78)이다. 제 1 및 제 2 트렌치들(58A, 58B)의 각각 내에 는 각각 제어 게이트(66A, 66B)가 있다. 제어 게이트들(66A, 66B)의 각각은 기판(50)의 상부 평탄 표면(52)의 상부의 위치에서 워드 라인(30)에 접속된다.
도 9b를 참조하면, 도 8에 도시된 어레이(310)에 사용될 수 있는 메모리 셀(3121)의 제 2 버전이 도시되어 있다. 도 9b에 도시된 버전에서, 트랜지스터 게이트(314)는 부유 게이트들(22a1, 22a2)과 함께 트렌치(58) 내에 있다.
도 9c를 참조하면, 도 8에 도시된 어레이(310)에 사용될 수 있는 메모리 셀(3121)의 제 3 버전이 도시되어 있다. 이 버전에서, 제 1 및 제 2 저장 트랜지스터들(15X1, 15X2), 및 게이트 트랜지스터들(11)은 모두 기판(50)의 평탄 표면(52)의 상부에 있다. 표면(52)에는 기판(50) 내로 트렌치(58)가 형성되지 않는다.
어레이(310)에 사용하기 위해 도 9a에 도시된 메모리 셀(3121)의 제 1 버전을 형성하기 위한 2개의 방법들이 있고, 도 9b에 도시된 메모리 셀(3121)의 제 2 버전을 형성하기 위한 1개의 방법이 있다. 제 1 방법은 도 4a 내지 도 4j에 도시되고 설명된 방법에 기초한다. 제 2 방법은 도 5a 내지 도 5f에 도시되고 설명된 단계들에 기초한다. 제 3 방법은 도 3b에 도시된 실시예를 형성하기 위한 방법에 기초한다.
제조 방법 I
제 1 모드에서, 도 4a 내지 도 4g에 도시되고 설명된 바와 같이 내부에 부유 게이트(22) 및 제어 게이트(24)를 갖는 트렌치들(58) 형성 단계들은 도 9a에 도시 된 메모리 셀(312)을 형성하는데 사용된 동일한 단계들이다. 그 후에, 산화물 층(76)이 도 4g에 도시된 구조체 상에 적층되고, 트랜지스터 게이트(14)를 형성하는 폴리실리콘(78)이 도 4h에 도시된 바와 동일한 산화물(76) 상에 적층된다. 그러나, 개별 스페이서들 내로의 게이트의 에칭이 요구되지 않고, 더욱이 도 4i에 도시된 바와 같은 기판(50)의 평탄 표면(52) 내에 형성된 매입된 비트 라인(16)이 수행되지 않는다. 마지막으로, 워드 라인(30) 및 산화물(76)을 통한 제어 게이트로의 접점이 도 4j에 도시되고 설명된 단계들과 유사하게 설정된다.
제조 방법 Ⅱ
어레이(310)에 사용하기 위해 도 9a에 도시된 메모리 셀(3121)을 형성하기 위한 제 2 방법에서, 기판의 표면(52) 상에서 기판(50) 상에 개구들(57)을 형성하는 단계들은 도 5a에 도시되고 설명된 바와 동일하다. 다음, 실리콘 이산화물의 층(76)이 개구들(57)의 각각 내에 적층된다. 트랜지스터 게이트(14)를 형성하는 폴리실리콘 층(78)이 이어서 실리콘 이산화물(76) 상에 적층된다. 도 5b에 도시된 구조체와 달리, 매입된 비트 라인(16)의 주입 성형이 수행되지 않는다. 다음, 폴리실리콘(78)은 산화물 층(80)으로 덮인다. 그 후, 모두 도 5c 내지 도 5f에 도시되고 설명된 실리콘 산화물(54)의 제거 및 내부의 산화물 및 부유 게이트 및 제어 게이트 및 제어 게이트로의 워드 라인(30) 접점의 형성 단계들이 사용된다. 대안적으로, 게이트 산화물(76) 상의 폴리실리콘(78) 상의 산화물 "하드 마스크"(80)의 줄무늬들(stripes)이 당 기술 분야에 공지된 바와 같은 종래의 게이트 형성 리소그래피에 의해 패터닝될 수 있다.
제조 방법 Ⅲ
도 9b에 도시된 메모리 셀(3121)을 형성하기 위한 방법에서, 단계들은 각각의 트렌치(58)의 저부벽에 매입된 비트 라인(16)을 형성하기 위한 주입이 없는 것을 제외하고는, 도 3b에 도시된 실시예를 형성하기 위해 도시되고 설명된 단계들과 유사하다.
메모리 어레이들(310)의 동작은 이하와 같다.
판독 동작
메모리 셀(312B)이 판독되는 것으로 가정한다. 또한, 메모리 셀(312B) 내에는 2개의 저장 트랜지스터들(15B1, 15B2)이 존재하기 때문에, 저장 트랜지스터(15B1)의 부유 게이트(22B1)의 상태를 판독하는 것을 원하는 것으로 가정한다. 이 경우, 전압들은 이하와 같이 인가된다. 소스 라인(20A)은 접지 전압이 공급된다. 비트 라인(16B)은 Vd의 전압이 공급된다. 미선택된 모든 다른 비트 라인들(16) 및 소스 라인들(20)은 접지 전압이 공급된다. 선택 게이트 트랜지스터 라인(14B)은 트랜지스터(11B)를 턴온하는데 충분한 전압 Vg가 공급된다. 모든 다른 미선택된 트랜지스터들(11)은 이들의 게이트(14)에 인가된 0V를 가져, 이에 의해 트랜지스터 들(11)을 턴오프한다. 따라서, 소스 라인(20B)과 비트 라인(16B) 사이에 전압 차이가 존재하더라도, 이 칼럼 내의 모든 메모리 셀들(312)의 트랜지스터들(11)의 게이트가 턴오프된다는 사실은 임의의 이들 트랜지스터들(11)에 전류의 전도가 없다는 것을 의미한다. 선택 워드 라인(30A)은 Vg 전압이 공급된다. 미선택된 워드 라인들(30B) 등은 접지 전압이 공급되어, 이에 의해 이들 저장 트랜지스터들(15)을 턴오프한다.
선택된 워드 라인(30A) 상의 전압 Vg는 선택된 로우 내의 모든 메모리 셀들(312)의 모든 저장 트랜지스터들(15)을 턴온하기에 충분하다. 드레인(16B)에 공급된 전압 Vd가 이어서 트랜지스터(11B)와 저장 트랜지스터(15B2) 사이의 가상 소스/드레인으로 통과될 수 있다. 트랜지스터(11B)의 게이트가 온되기 때문에, 가상 드레인 전압은 이어서 트랜지스터(11B)와 저장 트랜지스터(15B1) 사이의 가상 소스/드레인으로 통과될 수 있다. 이 전압은 Vb-Vt이고, 여기서 Vb는 게이트(14B)에 공급된 전압이고 Vt는 트랜지스터(11B)의 임계 전압이다. 이 전압은 고정되고 저장 트랜지스터(15B2)를 통한 부하에 무관하다. 트랜지스터(11B)는 부유 게이트(22B2) 내의 변화들이 소스측 셀 전압에 영향을 주지 않도록 하는 내부 캐스코드 디바이스로서 작용한다. 이 캐스코딩 작용은 고유적으로 전류 감지형이고, 따라서 저장 트랜지스터(15B1)를 통과하는 전류는 부유 게이트(22B1)의 상태 및 바이어스(Vb)에 의존할 수 있다.
유사하게, 저장 트랜지스터(15B2)의 상태를 감지하거나 판독하기 위해, 비트 라인(16B) 상의 전압들 및 소스 라인(20A) 상의 전압이 반전된다. 메모리 셀 (15B2)을 통과하는 전류는 부유 게이트(22B2)의 상태 및 바이어스(Vb)에 의해 결정된다.
프로그래밍 동작
마찬가지로, 설명을 위해, 메모리 셀(312B)의 제 2 저장 트랜지스터(15B2)가 프로그래밍되는 것으로 가정한다. 선택된 워드 라인(30A)은 +8V와 같은 높은 포지티브 전압이 공급되고, 미선택된 워드 라인들930)은 접지로 유지된다. 비트 라인(16B)은 +4V가 공급되고 모든 미선택된 비트 라인들(16)은 접지로 유지된다. 트랜지스터(11B)의 게이트(14B)는 트랜지스터(11B)를 턴온하기에 충분한 전압 Vt가 공급된다. 미선택된 트랜지스터들(11)의 게이트(14)는 0V가 공급된다. 선택된 소스(20A)에서의 전압은 0V가 공급된다. 미선택된 소스 라인들(20)의 전압은 또한 0V가 공급된다.
동작시에, 선택된 워드 라인(30A)에 공급된 +8V와 같은 전압 Vpp가 선택된 워드 라인(30A)에 의해 접근되는 동일한 로우 내의 모든 메모리 셀들(312) 내의 모든 저장 트랜지스터들(15)을 턴온시키는데 충분하다. 0V가 공급된 소스 라인(20A)에 가장 근접한 저장 트랜지스터(15B1)가 온되고, 선택된 트랜지스터(11B)를 위한 소스/드레이네 0V를 통과시킬 수 있다. 선택 트랜지스터(11B)의 게이트(14)는 Vt 전압이 공급되기 때문에, 이는 턴온될 수 있고 이 트랜지스터(11)를 통과하는 전류를 제어할 수 있다. 선택된 게이트(14B)의 직하부의 상부 평탄 표면(52)에 인접한 채널 구역 내에 통과된 전류는 부유 게이트(22B2)로 흡인될 수 있다. 부유 게이트 (22B2)는 제어 게이트(24B2)에 고용량성으로 결합되기 때문에, 부유 게이트(22B2)는 높은 전압을 본다. 이 높은 전압은 선택된 게이트(14B)의 하부의 채널 구역 내의 전자들이 소스측 주입 또는 고온 채널 주입의 메카니즘에 의해 산화물 구역(60)을 통해 부유 게이트(22B2) 상으로 주입될 수 있게 하는데 충분하다. 선택된 워드 라인(30A)은 동일한 로우 내의 모든 저장 트랜지스터들(15)을 턴온시키기 때문에, 소스측 주입 필드 및 전류는 선택 트랜지스터(11B)의 프로그래밍 게이트(14B)에 의해 제어된다. 따라서, 미선택된 트랜지스터들(11A, 11C) 등이 0V로 유지되기 때문에, 이들 메모리 셀들(312)이 프로그램되지 않을 수 있다.
저장 트랜지스터(15B1)를 프로그램하기 위해, 비트 라인들(16B) 및 소스 라인(20A) 상의 전압들이 단순히 반전된다.
소거 동작
도 3a에 도시된 메모리 셀(112)의 소거 동작에 관한 설명과 유사하게 3개의 소거 동작 모드들이 있다.
제 1 모드에서, +16V와 같은 포지티브의 높은 전압이 선택 워드 라인(30A)에 인가된다. 선택된 비트 라인(16B) 및 선택된 소스 라인(20A)이 접지에 유지된다. 모든 미선택된 비트 라인들(16) 및 소스 라인들(20)은 부유하거나 접지로 유지된다. 미선택된 워드 라인(30)은 접지에 유지된다. 그 결과, 동일한 로우(30A) 내의 모든 메모리 셀들(312)이 동시에 소거된다. 이는 상술한 바와 같이, 부유 게이트(22)로부터 워드 라인(30A) 상의 그의 각각의 제어 게이트(24)로의 파울러-노드 하임 터널링의 메카니즘에 의해 수행된다.
제 2 모드에서, 선택된 워드(30A)는 -10V와 같은 높은 네가티브 전압이 공급된다. 선택 메모리 셀(312B)의 선택된 트랜지스터(11B)의 게이트(14B)는 포지티브 전압이 공급된다. 이 포지티브 전압은 선택 게이트(14B) 상에 이들 부유 게이트들 상에 저장된 모든 전자들의 파울러-노드하임 터널링을 발생시키도록 선택 메모리 셀(312B)의 부유 게이트(22B2) 및 부유 게이트(22B1) 상에 저장된 전자들을 흡인하는데 충분한 각각의 저장 트랜지스터들(15B1, 15B2)의 부유 게이트들(22B1, 22B2) 상에 저장된 전자들을 흡인하는데 충분하다. 선택되지 않은 메모리 셀들(312)의 트랜지스터들(11)의 모든 다른 게이트들(14)은 0V가 공급된다. 이 방식으로, 선택 전자 트랜지스터들(15B1, 15B2)의 부유 게이트(22)로부터의 전자들의 파울러-노드하임 터널링은 게이트(14B)에 터널링할 수 있다. 단지 선택 메모리 셀(31B)만이 소거될 수 있다. 또한, 반복 소거, 즉 소거-확인-소거의 방법에 대한 이전의 논의가 임의의 개별 메모리 셀(312B)이 과소거되지 않고 메모리 셀들(312)의 전체 로우를 소거하는데 사용될 수 있다. 이 모드에서, 이전의 모드와 유사하게, 부유 게이트들(322)의 각각은 부유 게이트(22)로부터 선택 게이트(314) 상으로의 전자들의 터널링을 촉진하도록 트렌치의 저부벽으로부터 가장 멀리 이격된 단부에 팁을 가질 수 있다.
마지막으로, 제 3 모드 소거에서, -8V와 같은 네가티브 전압이 선택 워드 라인(30A)에 인가된다. 미선택된 워드 라인들(30)은 그에 인가된 0V를 가질 수 있다. 선택 비트 라인(16B)은 +4V가 공급된다. 모든 미선택된 비트 라인들(16) 및 모든 소스 라인들(20)은 0V로 유지된다. 이 모드에서, 동일한 트렌치를 공유하는 그들의 부유 게이트들을 갖는 한 쌍의 저장 트랜지스터들(15)의 부유 게이트들(22)이 동시에 소거된다. 따라서, 메모리 셀(312B)의 부유 게이트(22B2) 및 메모리 셀(312C)의 부유 게이트(22C1)가 동시에 소거된다.
상기로부터, 콤팩트한 부유 게이트 비휘발성 메모리 셀들의 비접촉, 비절연 어레이와 그 제조 방법 및 다양한 동작 모드들이 개시된다.
본 발명은 어레이의 밀도를 증가시키고 이러한 향상된 메모리 셀 어레이를 제조하기 위한 방법들을 제공하는 것이다.

Claims (62)

  1. 비휘발성 메모리 셀들의 어레이로서,
    반도체 기판;
    상기 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들로서, 각각의 메모리 셀은;
    상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분 및 제 2 부분을 갖는, 상기 제 1 단자 및 제 2 단자;
    상기 채널의 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 트랜지스터 게이트;
    상기 채널의 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 부유 게이트;
    상기 부유 게이트에 용량성으로 결합된 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀들;
    실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 상기 각각의 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 비트 라인을 공유하는, 상기 복수의 매립된 비트 라인들;
    실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 소스 라인들로서, 상기 각각의 매입된 소스 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 소스 라인을 공유하는, 상기 복수의 매립된 소스 라인들;
    실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속되는, 복수의 게이트 라인들;
    실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 메모리 셀들의 제어 게이트에 전기적으로 접속되는, 상기 복수의 워드 라인들 포함하는, 비휘발성 메모리 셀들의 어레이
  2. 제 1 항에 있어서, 상기 채널의 상기 제 1 부분은 상기 제 1 단자에 인접하고, 상기 채널의 제 2 부분은 상기 채널의 상기 제 1 부분과 상기 제 2 단자에 인접하고 그 사이에 있고, 상기 매입된 비트 라인은 동일한 로우 내의 서로 인접한 셀들의 인접 트랜지스터 게이트들 사이에 있고, 상기 매입된 소스 라인은 동일한 로우 내의 서로 인접한 셀들의 인접한 부유 게이트들 사이에 있는, 비휘발성 메모리 셀들의 어레이.
  3. 제 2 항에 있어서,
    실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 트렌치들을 더 포함하고,
    각각의 트렌치는 제 1 측벽, 제 2 측벽 및 저부벽(bottom wall)을 가지며,
    각각의 매입된 소스 라인은 상기 트렌치의 저부벽을 따라 있고,
    동일한 칼럼 내의 제 1 메모리 셀들의 부유 게이트들은 상기 제 1 측벽으로부터 절연된 동일한 트렌치 내에 위치되고, 상기 제 1 메모리 셀들에 인접한 동일한 칼럼 내의 제 2 메모리 셀들의 부유 게이트들은 상기 제 2 측벽으로부터 절연된 상기 동일한 트렌치 내에 위치되는, 비휘발성 메모리 셀들의 어레이.
  4. 제 3 항에 있어서, 상기 동일한 로우 내의 인접 메모리 셀들은 공통 제어 게이트를 공유하고, 상기 공통 제어 게이트는 상기 부유 게이트들로부터 절연된 상기 트렌치 내에 위치되는, 비휘발성 메모리 셀들의 어레이.
  5. 제 4 항에 있어서, 상기 복수의 트렌치들은 인접한 트렌치들의 각각의 쌍 사이에서 상기 기판 상에 실질적으로 평탄한 표면을 갖고 서로로부터 이격되고, 상기 메모리 셀들의 트랜지스터 게이트들은 상기 평탄 표면으로부터 절연되어 이격되며 각각의 트랜지스터 게이트는 트렌치에 인접하는, 비휘발성 메모리 셀들의 어레이.
  6. 제 5 항에 있어서, 상기 매입된 비트 라인들 각각은 상기 평탄 표면을 따라 상기 기판 내에 및 한 쌍의 트랜지스터 게이트들 사이에 있는, 비휘발성 메모리 셀들의 어레이.
  7. 제 2 항에 있어서,
    실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 트렌치들을 더 포함하고,
    각각의 트렌치는 제 1 측벽, 제 2 측벽 및 저부벽을 가지며,
    각각의 매입된 비트 라인은 상기 트렌치의 저부벽을 따라 있고,
    동일한 칼럼 내의 제 1 메모리 셀들의 트랜지스터 게이트들은 상기 제 1 측벽으로부터 절연된 동일한 트렌치 내에 위치되고, 상기 제 1 메모리 셀들에 인접한 동일한 칼럼 내의 제 2 메모리 셀들의 트랜지스터 게이트들은 상기 제 2 측벽으로부터 절연된 상기 동일한 트렌치 내에 위치되는, 비휘발성 메모리 셀들의 어레이.
  8. 제 7 항에 있어서, 상기 동일한 로우 내의 인접 메모리 셀들은 공통 트랜지스터 게이트를 공유하고, 상기 공통 트랜지스터 게이트는 상기 제 1 및 제 2 측벽들로부터 절연된 상기 트렌치 내에 위치되는, 비휘발성 메모리 셀들의 어레이.
  9. 제8 항에 있어서, 상기 복수의 트렌치들은 인접한 트렌치들의 각각의 쌍 사이에서 상기 기판 상에 실질적으로 평탄한 표면을 갖고 서로로부터 이격되고, 상기 메모리 셀들의 부유 게이트들은 상기 평탄 표면으로부터 절연되어 이격되며 각각의 부유 게이트는 트렌치에 인접하는, 비휘발성 메모리 셀들의 어레이.
  10. 제9 항에 있어서, 상기 매입된 소스 라인들 각각은 상기 평탄 표면을 따라 상기 기판 내에 및 한 쌍의 부유 게이트들 사이에 있는, 비휘발성 메모리 셀들의 어레이.
  11. 반도체 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들에 있어서, 각각의 메모리 셀은, 상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분 및 제 2 부분을 갖는, 상기 제 1 단자 및 제 2 단자; 상기 채널의 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 트랜지스터 게이트; 상기 트렌치의 측벽을 따라 상기 채널의 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 트렌치 내의 부유 게이트; 상기 부유 게이트에 용량성으로 결합된 동일한 트렌치 내의 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀들; 그 각각이 측벽 및 저부벽을 갖고 실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 트렌치들; 실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속되고 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 비트 라인을 공유하는, 상기 복수의 매립된 비트 라인들; 실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 소스 라인들로서, 각각의 매입된 소스 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 각각의 제 2 단자는 상기 기판내에서 트렌치의 상기 저부벽에 있고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 소스 라인을 공유하는, 상기 복수의 매립된 소스 라인들; 실질적으로 서로 평행하게 배열된 복수의 게이트 라인들 로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속되는, 복수의 게이트 라인들; 실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 메모리 셀들의 제어 게이트에 전기적으로 접속되는, 상기 복수의 워드 라인들을 갖는 어레이 내의 선택된 비휘발성 메모리 셀을 소거하는 방법으로서,
    상기 선택된 메모리 셀의 제어 게이트에 접속된 워드 라인에 제 1 포지티브 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 트랜지스터 게이트에 접속된 게이트 라인에 제 2 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 제 1 단자에 접속된 매입된 비트 라인에 제 3 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 제 2 단자에 접속된 매입된 소스 라인에 제 4 전압을 인가하는 단계를 포함하고,
    상기 제 1 포지티브 전압은 상기 제 2 전압, 제 3 전압 또는 제 4 전압보다 더 포지티브하고,
    이에 의해 상기 선택된 메모리 상기 셀의 부유 게이트로부터의 전자들이 상기 선택된 메모리 셀의 제어 게이트로 터널링되어 이에 의해 상기 부유 게이트를 소거하는, 선택된 비휘발성 메모리 셀 소거 방법.
  12. 제 11 항에 있어서, 상기 제 2 전압, 제 3 전압 및 제 4 전압은 모두 접지되 는, 선택된 비휘발성 메모리 셀 소거 방법.
  13. 제 12 항에 있어서,
    상기 선택된 메모리 셀의 제어 게이트들에 접속되지 않은 워드 라인들에 접지 전압을 인가하는 단계를 더 포함하는, 선택된 비휘발성 메모리 셀 소거 방법.
  14. 반도체 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들에 있어서, 각각의 메모리 셀은, 상기 기판 내에서 갖는 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분 및 제 2 부분을 갖는, 상기 제 1 단자 및 제 2 단자; 상기 채널의 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 트랜지스터 게이트; 상기 트렌치의 측벽을 따라 상기 채널의 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 트렌치 내의 부유 게이트; 상기 부유 게이트에 용량성으로 결합된 동일한 트렌치 내의 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀들; 그 각각이 측벽 및 저부벽을 갖고 실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 트렌치들; 실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속되고 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 비트 라인을 공유하는, 상기 복수의 매립된 비트 라인들; 실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 소스 라인들로서, 각각 의 매입된 소스 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 각각의 제 2 단자는 상기 기판내에서 트렌치의 상기 저부벽에 있고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 소스 라인을 공유하는, 상기 복수의 매립된 소스 라인들; 실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속되는, 복수의 게이트 라인들; 실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 메모리 셀들의 제어 게이트에 전기적으로 접속되는, 상기 복수의 워드 라인들을 갖는 어레이 내의 선택된 비휘발성 메모리 셀을 소거하는 방법으로서,
    선택된 메모리 셀의 제어 게이트에 접속된 워드 라인에 네가티브 전압을 인가하는 단계;
    선택된 메모리 셀의 상기 트랜지스터 게이트에 접속된 게이트 라인에 포지티브 전압을 인가하는 단계;
    선택된 메모리 셀의 제 1 단자에 접속된 매입된 비트 라인에 제 1 전압을 인가하는 단계;
    선택된 메모리 셀의 제 2 단자에 접속된 매입된 소스 라인에 제 2 전압을 인가하는 단계를 포함하고,
    이에 의해 상기 부유 게이트로부터의 전자들이 상기 트랜지스터 게이트로 터널링되어 이에 의해 상기 부유 게이트를 소거하는, 선택된 비휘발성 메모리 셀 소거 방법.
  15. 제 14 항에 있어서, 상기 제 1 및 제 2 전압들은 접지되는, 선택된 비휘발성 메모리 셀 소거 방법.
  16. 제 14 항에 있어서, 상기 선택된 메모리 셀을 판독하는 단계, 및 상기 선택된 메모리 셀이 소거되는 경우에 상기 선택된 메모리 셀의 상기 트랜지스터 게이트에 접속된 상기 게이트 라인에 비포지티브 전압을 인가하는 단계를 더 포함하는, 선택된 비휘발성 메모리 셀 소거 방법.
  17. 제 16 항에 있어서, 상기 선택된 메모리 셀은 소거 사이클의 중지를 제어하도록 사용된 상기 선택된 메모리 셀의 트랜지스터 게이트에 접속된 상기 게이트 라인에 인가된 전압으로 반복적으로 소거되고 판독되는, 선택된 비휘발성 메모리 셀 소거 방법.
  18. 반도체 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들로서, 각각의 메모리 셀은, 상기 기판 내에서 그 사이에 제 1 부분 및 제 2 부분을 갖는 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분 및 제 2 부분을 갖는, 상기 제 1 단자 및 제 2 단자; 상기 채널의 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 트랜지스터 게이트; 상기 트렌치의 측벽을 따라 상기 채널의 제 2 부분에서의 전류의 전도 를 제어하도록 위치되고 상기 기판으로부터 절연된 트렌치 내의 부유 게이트; 상기 부유 게이트에 용량성으로 결합된 동일한 트렌치 내의 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀들; 그 각각이 측벽 및 저부벽을 갖고 실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 트렌치들; 실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속되고 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 비트 라인을 공유하는, 상기 복수의 매립된 비트 라인들; 실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 소스 라인들로서, 각각의 매입된 소스 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 각각의 제 2 단자는 상기 기판내에서 트렌치의 상기 저부벽에 있고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 소스 라인을 공유하는, 상기 복수의 매립된 소스 라인들; 실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속되는, 복수의 게이트 라인들; 실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 메모리 셀들의 제어 게이트에 전기적으로 접속되는, 상기 복수의 워드 라인들을 갖는 어레이 내의 선택된 비휘발성 메모리 셀을 소거하는 방법으로서,
    선택된 메모리 셀의 제어 게이트에 접속된 워드 라인에 네가티브 전압을 인가하는 단계;
    선택된 메모리 셀의 상기 트랜지스터 게이트에 접속된 게이트 라인에 제 1 전압을 인가하는 단계;
    선택된 메모리 셀의 제 2 단자에 접속된 매입된 소스 라인에 포지티브 전압을 인가하는 단계를 포함하고,
    이에 의해 상기 부유 게이트로부터의 전자들이 상기 소스 라인으로 터널링되어 이에 의해 상기 부유 게이트를 소거하는, 선택된 비휘발성 메모리 셀 소거 방법.
  19. 제 18 항에 있어서, 상기 제 1 전압은 접지되는, 선택된 비휘발성 메모리 셀 소거 방법.
  20. 제 19 항에 있어서, 상기 선택된 메모리 셀의 상기 제어 게이트에 접속되지 않은 워드 라인들에 접지 전압을 인가하는 단계를 더 포함하는, 선택된 비휘발성 메모리 셀 소거 방법.
  21. 제 18 항에 있어서, 상기 방법은 공통의 소스 라인을 갖는 공통의 트렌치 내에 부유 게이트를 각각 갖는 한 쌍의 인접하게 위치된 메모리 셀들을 소거하는, 선택된 비휘발성 메모리 셀 소거 방법.
  22. 제 1 전도성 유형의 반도체 기판 내에 비휘발성 메모리 셀들의 비절연 어레 이(isolation-less array)를 제조하는 방법으로서,
    복수의 이격된 트렌치들을 제 1 방향으로 상기 기판 내에 형성하는 단계로서, 각 트렌치는 제 1 측벽, 제 2 측벽 및 저부벽을 갖는, 상기 형성 단계;
    상기 기판 내의 각각의 트렌치의 저부벽을 따라 제 2 전도성 유형의 제 1 단자를 형성하는 단계;
    한 쌍의 부유 게이트들을 각각의 트렌치 내의 상기 제 1 및 제 2 측벽을 따라 형성하는 단계로서, 각 부유 게이트는 상기 제 1 및 제 2 측벽들로부터 각각 이격된, 상기 형성 단계;
    제어 게이트를 각각의 트렌치 내에 형성하는 단계로서, 각 제어 게이트는 상기 트렌치 내의 상기 부유 게이트들로부터 절연되고 그에 용량성으로 결합되고 상기 트렌치의 상기 저부벽을 따라 상기 제 1 단자로부터 절연된, 상기 형성 단계;
    상기 제 1 방향에 실질적으로 수직인 제 2 방향을 따라 상기 기판을 패터닝하고 상기 각각의 트렌치 내에 복수의 이격된 절연 구역들을 형성하고 서로로부터 절연된 복수의 부유 게이트들은 상기 제 1 방향으로 형성하는 단계;
    복수의 이격된 실질적으로 평행한 트랜지스터 게이트들을 형성하는 단계로서, 각 트랜지스터 게이트는 상기 제 1 방향으로 연장하고 상기 기판으로부터 이격 및 절연되고 트렌치들의 각 쌍 사이의 구역에서 트렌치에 인접하여 위치된, 상기 형성 단계;
    트렌치들의 각 쌍 사이의 구역에서 트랜지스터 게이트들의 각각의 쌍 사이로 상기 기판에서 상기 제 1 방향으로 연장되는 제 2 용량성 유형의 제 2 단자를 형성 하는 단계; 및
    동일한 제 2 방향으로 각각의 제어 게이트로의 전기 접점을 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 비절연 어레이 제조 방법.
  23. 제 1 전도성 유형의 반도체 기판에 비휘발성 메모리 셀들의 비절연 어레이를 제조하는 방법으로서,
    제 1 방향으로 상기 기판 상에 복수의 이격된 실질적으로 평행한 마스킹된 구역들을 형성하는 단계로서, 비마스킹된 구역은 상기 인접한 마스킹된 구역들의 각각의 쌍 사이에서 상기 기판 상에 형성되는, 상기 형성 단계;
    각각의 비마스킹된 구역 내에서 상기 제 1 방향으로 연장하는 실질적으로 서로 평행한 한 쌍의 이격된 트랜지스터 게이트들을 형성하는 단계로서, 각각의 트랜지스터 게이트가 마스킹된 구역에 인접하고 상기 기판으로부터 이격되어 절연된, 상기 형성 단계;
    각각의 비마스킹된 구역에서 트랜지스터 게이트들의 각각의 쌍 사이에서 상기 제 1 방향으로 연장하는 제 2 전도성 유형의 제 1 단자를 상기 기판에 형성하는 단계;
    상기 마스킹된 구역들을 제거하는 단계;
    인접한 비마스킹된 구역들의 각각의 쌍 사이에서 상기 제 1 방향으로 연장하는 트렌치 구역을 상기 기판에 형성하는 단계로서, 각각의 트렌치는 제 1 측벽, 제 2 측벽 및 저부벽을 갖는, 상기 형성 단계;
    각각의 트렌치의 저부벽을 따라 상기 제 1 방향으로 연장하는 제 2 전도성 유형의 제 2 단자를 상기 기판에 형성하는 단계;
    각각의 트렌치의 각각 제 1 및 제 2 측벽을 따라 한 쌍의 부유 게이트들을 형성하는 단계로서, 각각의 부유 게이트는 그의 각각의 측벽으로부터 이격되는, 상기 형성 단계;
    제어 게이트를 각각의 트렌치 내에 형성하는 단계로서, 각 제어 게이트는 상기 트렌치 내의 부유 게이트들로부터 절연되고 그에 용량성으로 결합되고 각각의 트렌치의 상기 저부벽을 따라 상기 제 2 단자로부터 절연되는, 상기 형성 단계;
    상기 제 1 방향에 실질적으로 수직인 제 2 방향을 따라 각각의 트렌치를 패터닝하고, 상기 각각의 트렌치 내에 복수의 이격된 절연 구역들을 형성하는 단계; 및
    동일한 제 2 방향으로 위치된 각각의 제어 게이트로의 전기 접점을 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 비절연 어레이 제조 방법
  24. 비휘발성 메모리 셀들의 어레이로서,
    반도체 기판;
    상기 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들로서, 각각의 메모리 셀은;
    상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자;
    상기 기판 내에서 칼럼 발향으로 연장하는 트랜치로서, 상기 트랜치는 측벽 및 저부벽을 갖는, 상기 트랜치;
    상기 채널에서의 전류의 전도를 제어하도록 위치되고 상기 측벽으로부터 절연된 상기 트렌치 내의 부유 게이트;
    상기 부유 게이트에 용량성으로 결합된 상기 트렌치 내의 제어 게이트를 포함하고,
    상기 제 1 단자는 상기 트렌치의 저부벽을 따라 상기 기판 내에 있고;
    상기 제 2 단자는 상기 트렌치에 인접하고 상기 트렌치 내에 있는, 상기 복수의 비휘발성 메모리 셀;
    실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 비트 라인을 공유하는, 상기 복수의 매립된 비트 라인들;
    실질적으로 서로 평행하게 배열된 상기 기판 내의 복수의 매입된 소스 라인들로서, 각각의 매입된 소스 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 1 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 매입된 소스 라인을 공유하는, 상기 복수의 매립된 소스 라인들;
    실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 메모리 셀들의 상기 제어 게이트에 전기적으로 접속되는, 상기 복수의 워드 라인들 포함하는, 비휘발성 메모리 셀들의 어레이.
  25. 제 24 항에 있어서, 상기 매입된 비트 라인은 동일한 로우에서 서로 인접한 셀들의 인접한 트렌치들 사이에 있고, 상기 매입된 소스 라인은 동일한 로우에서 서로 인접한 셀들의 인접한 부유 게이트들 사이에 있는, 비휘발성 메모리 셀들의 어레이.
  26. 제 25 항에 있어서,
    제 1 측벽, 제 2 측벽 및 저부벽을 갖는 각각의 트렌치를 더 포함하고,
    동일한 칼럼 내의 제 1 메모리 셀들의 부유 게이트들은 상기 제 1 측벽으로부터 절연된 동일한 트렌치 내에 위치되고, 상기 제 1 메모리 셀들에 인접한, 동일한 칼럼 내의 제 2 메모리 셀들의 부유 게이트들은 상기 제 2 측벽으로부터 절연된 상기 동일한 트렌치 내에 위치되는, 비휘발성 메모리 셀들의 어레이.
  27. 제 26 항에 있어서, 상기 동일한 로우 내의 인접한 메모리 셀들은 공통 제어 게이트를 공유하고, 상기 공통 제어 게이트는 상기 부유 게이트들로부터 절연된 상기 트렌치 내에 위치되는, 비휘발성 메모리 셀들의 어레이.
  28. 쌍방향성 비휘발성 메모리 셀들의 어레이로서,
    반도체 기판;
    상기 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들로서, 각각의 메모리 셀은;
    상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분, 제 2 부분, 제 3 부분을 갖는, 상기 제 1 단자 및 제 2 단자;
    상기 채널의 상기 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 트랜지스터 게이트;
    상기 채널의 상기 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 1 부유 게이트;
    상기 채널의 상기 제 3 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 2 부유 게이트;
    상기 제 1 부유 게이트에 용량성으로 결합된 제 1 제어 게이트;
    상기 제 2 부유 게이트에 용량성으로 결합된 제 2 제어 게이트를 포함하고,
    상기 제 2 부분은 상기 제 1 부분과 상기 제 3 부분 사이에 있는, 상기 복수의 비휘발성 메모리 셀;
    실질적으로 서로 평행하게 배열되고 동일한 칼럼내의 메모리 셀들에 접속되도록 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서,
    각각의 제 1 복수의 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 상기 제 1 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 1 단자를 공유하며,
    각각의 제 2 복수의 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 상기 제 2 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 2 단자를 공유하는, 상기 복수의 매입된 비트 라인들;
    실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 상기 트랜지스터 게이트에 전기적으로 접속된, 상기 복수의 게이트 라인들;
    실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 각각의 메모리 셀들의 상기 제 1 및 제 2 제어 게이트들에 전기적으로 접속되는, 상기 복수의 워드 라인들을 포함하는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  29. 제 28 항에 있어서,
    실질적으로 서로 평행한 상기 기판 내의 복수의 이격된 트렌치들을 더 포함하고, 각각의 트렌치는 제 1 측벽, 제 2 측벽 및 저부벽을 갖고, 상기 기판의 평탄부가 각각의 인접한 트렌치 사이에 있고,
    상기 제 1 및 제 2 매입된 비트 라인들 각각은 트렌치의 저부벽을 따라 있고,
    동일한 칼럼 내의 제 1 메모리 셀들의 제 1 부유 게이트들은 상기 제 1 측벽으로부터 절연된 동일한 트렌치 내에 위치되고, 상기 제 1 메모리 셀들에 인접한, 동일한 칼럼 내의 제 2 메모리 셀들의 제 1 부유 게이트들은 상기 제 2 측벽으로부터 절연된 상기 동일한 트렌치 내에 위치되는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  30. 제 29 항에 있어서, 일 측면에서 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 1 제어 게이트를 공유하고, 상기 공통의 제 1 제어 게이트는 상기 부유 게이트들로부터 절연된 상기 트렌치 내에 위치되는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  31. 제 30 항에 있어서, 다른 측면에서 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 2 제어 게이트를 공유하고, 상기 공통의 제 2 제어 게이트는 상기 부유 게이트들로부터 절연된 상기 트렌치 내에 위치되는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  32. 제 29 항에 있어서, 상기 복수의 트렌치들은 인접한 트렌치들의 각각의 쌍 사이에서 상기 기판 상에 실질적으로 평탄한 표면을 갖는 서로로부터 이격되고, 상기 메모리 셀들의 트랜지스터 게이트는 상기 평탄 표면으로부터 절연 및 이격되는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  33. 제 28 항에 있어서,
    실질적으로 서로 평행하게 상기 기판 내의 복수의 이격된 트렌치들을 더 포함하고, 각각의 트렌치는 제 1 측벽, 제 2 측벽 및 저부벽을 갖고, 상기 기판의 평탄부가 상기 각각의 인접한 트렌치 사이에 있고,
    각각의 제 1 및 제 2 매입된 비트 라인은 각각의 인접한 트렌치 사이에서 상 기 기판의 평탄부를 따라 있고,
    동일한 칼럼 내의 제 1 메모리 셀들의 제 1 부유 게이트들은 일 측면에서 상기 제 1 매입된 비트 라인과 트렌치 사이에서 상기 기판의 평탄부로부터 이격되고, 상기 제 1 메모리 셀들에 인접한, 동일한 칼럼 내의 제 2 메모리 셀들의 제 1 부유 게이트들은 다른 측면에서 제 2 매입된 비트 라인과 트렌치 사이에서 상기 기판의 평탄부로부터 이격되는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  34. 제 33 항에 있어서, 상기 메모리 셀들의 트랜지스터 게이트는 상기 제 1 및 제 2 측벽들로부터 이격된 트렌치 내에 있는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  35. 제 34 항에 있어서, 일 측면에서 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 1 제어 게이트를 공유하고, 상기 공통의 제 1 제어 게이트는 상기 제 1 및 제 2 메모리 셀들의 상기 제 1 부유 게이트들에 용량성으로 결합되는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  36. 제 35 항에 있어서, 다른 측면에서 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 2 제어 게이트를 공유하고, 상기 공통의 제 2 제어 게이트는 상기 제 1 및 제 2 메모리 셀들의 제 2 부유 게이트들에 용량성으로 결합되는, 쌍방향성 비휘발성 메모리 셀들의 어레이.
  37. 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들에 있어서, 각 메모리 셀은 상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분, 제 2 부분 및 제 3 부분을 갖고, 상기 제 1 부분은 제 1 트렌치의 제 1 측벽을 따라 있고, 제 2 부분은 제 2트렌치의 제 2 측벽을 따라 있고, 상기 제 2 부분은 상기 제 1 및 제 2 트렌치들 사이의 평탄부를 따라 있는, 상기 제 1 단자 및 제 2 단자; 상기 채널의 상기 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판의 상기 평탄부로부터 절연된 트랜지스터 게이트; 상기 채널의 상기 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 1 부유 게이트; 상기 채널의 상기 제 3 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 2 부유 게이트; 상기 제 1 부유 게이트에 용량성으로 결합된 제 1 제어 게이트; 상기 제 2 부유 게이트에 용량성으로 결합된 제 2 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀; 실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 이격된 트렌치들로서, 각각의 트렌치는 제 1 측벽, 제 2 측벽, 저부벽을 갖고, 상기 기판의 평탄부는 각각의 인접한 트렌치 사이에 있고; 실질적으로 서로 평행하게 배열되고 동일한 칼럼 내의 메모리 셀들을 접속하도록 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 제 1 매입된 비트는 동일한 칼럼내에 배열된 메모리 셀들의 상기 제 1 단자에 전지적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 1 단자를 공유하고, 상기 제 1 단자는 상기 제 1 트렌치의 저부벽을 따라 있고, 각각의 제 2 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 2 단자를 공유하고 상기 제 2 단자는 상기 제 2 트렌치의 저부벽을 따라 있는 상기 복수의 매입된 비트 라인들; 실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속되는, 상기 복수의 게이트 라인들; 및 실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 각각의 메모리 셀들의 제 1 및 제 2 제어 게이트들에 전기적으로 접속되는, 상기 복수의 워드 라인들을 갖고, 동일한 칼럼 내의 상기 제 1 메모리 셀들의 제 1 부유 게이트들은 상기 제 1 측벽으로부터 절연된 동일한 트렌치 내에 위치되고, 상기 제 1 메모리 셀들에 인접한 동일한 칼럼 내의 상기 제 2 메모리 셀들의 제 1 부유 게이트들은 상기 제 2 측벽으로부터 절연된 상기 동일한 트렌치 내에 위치되는 반도체 기판에 형성된 쌍방향 비휘발성 메모리 셀들의 어레이의 선택된 비휘발성 메모리 셀을 소거하는 방법으로서,
    상기 선택된 메모리 셀의 제 1 및 제 2 제어 게이트들에 접속된 워드 라인에 제 1 포지티브 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 트랜지스터 게이트에 접속된 게이트 라인에 제 2 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 제 1 단자에 접속된 제 1 매입된 비트 라인에 제 3 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 제 2 단자에 접속된 제 2 매입된 비트 라인에 제 4 라인을 인가하는 단계를 포함하고,
    상기 제 1 포지티브 전압은 상기 제 2 전압, 제 3 전압 또는 제 4 전압보다 더 포지티브하고,
    이에 의해 상기 선택된 메모리 셀의 제 1 및 제 2 부유 게이트들로부터의 전자들이 상기 선택된 메모리 셀의 각각의 제 1 및 제 2 제어 게이트들로 터널링되어 이에 의해 상기 부유 게이트를 소거하는, 선택된 비휘발성 메모리 셀 소거 방법.
  38. 제 37 항에 있어서, 상기 제 2 전압, 제 3 전압 및 제 4 전압은 모두 접지되는, 선택된 비휘발성 메모리 셀 소거 방법.
  39. 제 38 항에 있어서,
    상기 선택된 메모리 셀의 제 1 및 제 2 제어 게이트들에 접속되지 않은 워드 라인들에 접지 전압을 인가하는 단계를 더 포함하는, 선택된 비휘발성 메모리 셀 소거 방법.
  40. 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들에 있어서, 각 메모리 셀은 상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분, 제 2 부분 및 제 3 부분을 갖고, 상기 제 1 부분은 제 1 트렌치의 제 1 측벽을 따라 있고, 제 2 부분은 제 2트렌치의 제 2 측벽을 따라 있고, 상기 제 2 부분은 상기 제 1 및 제 2 트렌치들 사이의 평탄부를 따라 있는, 상기 제 1 단자 및 제 2 단자; 상기 채널의 상기 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판의 상기 평탄부로부터 절연된 트랜지스터 게이트; 상기 채널의 상기 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 1 부유 게이트; 상기 채널의 상기 제 3 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 2 부유 게이트; 상기 제 1 부유 게이트에 용량성으로 결합된 제 1 제어 게이트; 상기 제 2 부유 게이트에 용량성으로 결합된 제 2 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀; 실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 이격된 트렌치들로서, 각각의 트렌치는 제 1 측벽, 제 2 측벽, 저부벽을 갖고, 상기 기판의 평탄부는 각각의 인접한 트렌치 사이에 있고; 실질적으로 서로 평행하게 배열되고 동일한 칼럼 내의 메모리 셀들을 접속하도록 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 제 1 매입된 비트는 동일한 칼럼내에 배열된 메모리 셀들의 상기 제 1 단자에 전지적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 1 단자를 공유하고, 상기 제 1 단자는 상기 제 1 트렌치의 저부벽을 따라 있고, 각각의 제 2 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 2 단자를 공유하고 상기 제 2 단자는 상기 제 2 트렌치의 저부벽을 따라 있는 상기 복수의 매입된 비트 라인들; 실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스 터 게이트에 전기적으로 접속되는, 상기 복수의 게이트 라인들; 및 실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 각각의 메모리 셀들의 제 1 및 제 2 제어 게이트들에 전기적으로 접속되는, 상기 복수의 워드 라인들을 갖고, 동일한 칼럼 내의 상기 제 1 메모리 셀들의 제 1 부유 게이트들은 상기 제 1 측벽으로부터 절연된 동일한 트렌치 내에 위치되고, 상기 제 1 메모리 셀들에 인접한 동일한 칼럼 내의 상기 제 2 메모리 셀들의 제 1 부유 게이트들은 상기 제 2 측벽으로부터 절연된 상기 동일한 트렌치 내에 위치되는 반도체 기판에 형성된 쌍방향 비휘발성 메모리 셀들의 어레이의 선택된 비휘발성 메모리 셀을 소거하는 방법으로서,
    선택된 메모리 셀의 상기 제 1 및 제 2 제어 게이트들에 접속된 워드 라인에 네가티브 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 상기 트랜지스터 게이트에 접속된 게이트 라인에 포지티브 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 제 1 단자에 접속된 제 1 매입된 비트 라인에 제 1 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 제 2 단자에 접속된 제 2 매입된 비트 라인에 제 2 전압을 인가하는 단계를 포함하고,
    이에 의해 상기 제 1 및 제 2 부유 게이트들로부터의 전자들이 상기 트랜지스터 게이트로 터널링되어 이에 의해 상기 부유 게이트를 소거하는, 선택된 비휘발성 메모리 셀 소거 방법.
  41. 제 40 항에 있어서, 상기 제 1 및 제 2 전압들은 접지되는, 선택된 비휘발성 메모리 셀 소거 방법.
  42. 제 40 항에 있어서, 상기 선택된 메모리 셀을 판독하고, 상기 선택된 메모리 셀이 소거되는 경우에 상기 선택된 메모리 셀의 상기 트랜지스터 게이트에 접속된 상기 게이트 라인에 비포지티브 전압을 인가하는 단계를 더 포함하는, 선택된 비휘발성 메모리 셀 소거 방법.
  43. 제 42 항에 있어서, 상기 선택된 메모리 셀은, 소거 사이클의 중지를 제어하도록 사용된 상기 선택된 메모리 셀의 트랜지스터 게이트에 접속된 상기 게이트 라인에 인가된 전압으로 반복적으로 소거되고 판독되는, 선택된 비휘발성 메모리 셀 소거 방법
  44. 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들에 있어서, 각 메모리 셀은 상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분, 제 2 부분 및 제 3 부분을 갖고, 상기 제 1 부분은 제 1 트렌치의 제 1 측벽을 따라 있고, 제 2 부분은 제 2트렌치의 제 2 측벽을 따라 있고, 상기 제 2 부분은 상기 제 1 및 제 2 트렌치들 사이의 평탄부를 따라 있는, 상기 제 1 단자 및 제 2 단자; 상기 채널의 상기 제 2 부분에서의 전류 의 전도를 제어하도록 위치되고 상기 기판의 상기 평탄부로부터 절연된 트랜지스터 게이트; 상기 채널의 상기 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 1 부유 게이트; 상기 채널의 상기 제 3 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 2 부유 게이트; 상기 제 1 부유 게이트에 용량성으로 결합된 제 1 제어 게이트; 상기 제 2 부유 게이트에 용량성으로 결합된 제 2 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀; 실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 이격된 트렌치들로서, 각각의 트렌치는 제 1 측벽, 제 2 측벽, 저부벽을 갖고, 상기 기판의 평탄부는 각각의 인접한 트렌치 사이에 있고; 실질적으로 서로 평행하게 배열되고 동일한 칼럼 내의 메모리 셀들을 접속하도록 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 제 1 매입된 비트는 동일한 칼럼내에 배열된 메모리 셀들의 상기 제 1 단자에 전지적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 1 단자를 공유하고, 상기 제 1 단자는 상기 제 1 트렌치의 저부벽을 따라 있고, 각각의 제 2 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 2 단자를 공유하고 상기 제 2 단자는 상기 제 2 트렌치의 저부벽을 따라 있는 상기 복수의 매입된 비트 라인들; 실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속되는, 상기 복수의 게이트 라인들; 및 실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 각각의 메모리 셀들의 제 1 및 제 2 제어 게이트들에 전기적으로 접속되는, 상기 복수의 워드 라인들을 갖고, 동일한 칼럼 내의 상기 제 1 메모리 셀들의 제 1 부유 게이트들은 상기 제 1 측벽으로부터 절연된 동일한 트렌치 내에 위치되고, 상기 제 1 메모리 셀들에 인접한 동일한 칼럼 내의 상기 제 2 메모리 셀들의 제 1 부유 게이트들은 상기 제 2 측벽으로부터 절연된 상기 동일한 트렌치 내에 위치되는 반도체 기판에 형성된 쌍방향 비휘발성 메모리 셀들의 어레이의 선택된 비휘발성 메모리 셀을 소거하는 방법으로서,
    선택된 메모리 셀의 상기 제 1 및 제 2 제어 게이트들에 접속된 워드 라인에 네가티브 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 상기 트랜지스터 게이트에 접속된 게이트 라인에 제 1 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 제 2 단자에 접속된 제 2 매입된 비트 라인에 포지티브 전압을 인가하는 단계를 포함하고,
    이에 의해 상기 제 2 부유 게이트로부터의 전자들이 상기 제 2 매입된 비트 라인으로 터널링되어 이에 의해 상기 제 2 부유 게이트를 소거하는, 선택된 비휘발성 메모리 셀 소거 방법.
  45. 제 44 항에 있어서, 상기 제 1 전압은 접지되는, 선택된 비휘발성 메모리 셀 소거 방법.
  46. 제 45 항에 있어서, 상기 선택된 메모리 셀의 제어 게이트에 접속되지 않은 워드 라인들에 접지 전압을 인가하는 단계를 더 포함하는, 선택된 비휘발성 메모리 셀 소거 방법.
  47. 제 44 항에 있어서, 상기 선택된 메모리 셀의 제 1 단자에 접속된 제 1 매입된 비트 라인에 포지티브 전압을 인가하는 단계를 더 포함하고,
    이에 의해 상기 제 1 부유 게이트로부터의 전자들이 상기 제 1 매입된 비트 라인으로 터널링되어 이에 의해 상기 제 1 부유 게이트를 소거하는, 선택된 비휘발성 메모리 셀 소거 방법.
  48. 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들에 있어서, 각 메모리 셀은 상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분, 제 2 부분 및 제 3 부분을 갖는, 상기 제 1 단자 및 제 2 단자; 상기 채널의 상기 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 트랜지스터 게이트; 상기 채널의 상기 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 1 부유 게이트; 상기 채널의 상기 제 3 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연되며, 상기 제 1 부분과 상기 제 3 부분 사이에 있는 제 2 부유 게이트; 상기 제 1 부유 게이트에 용량성으로 결합된 제 1 제어 게이트; 상기 제 2 부유 게이트에 용량성으로 결합된 제 2 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀; 실질적으로 서로 평행하게 배열되고 동일한 칼럼 내의 메모리 셀들을 접속하도록 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 제 1 매입된 비트는 동일한 칼럼내에 배열된 메모리 셀들의 상기 제 1 단자에 전지적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 1 단자를 공유하고, 각각의 제 2 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 2 단자를 공유하는, 상기 복수의 매입된 비트 라인들; 실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속되는, 상기 보수의 게이트 라인들;및 실질적으로 서로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 각각의 메모리 셀들의 상기 제 1 및 제 2 제어 게이트들에 전기적으로 접속되는, 상기 복수의 워드 라인들을 갖는 반도체 기판에 형성된 쌍방향 비휘발성 메모리 셀들의 어레이의 선택된 비휘발성 메모리 셀을 판독하는 방법으로서,
    상기 선택된 메모리 셀의 상기 제 2 단자에 접속하는 제 2 매입된 비트 라인에 제 1 포지티브 전압을 인가하는 단계;
    상기 제 1 및 제 2 부유 게이트들 상에 저장된 전하들에 무관하게 상기 선택된 메모리 셀의 채널의 상기 제 1 및 제 3 부분들을 턴온하기에 충분한 제 2 포지티브 전압을 상기 선택된 메모리 셀의 상기 제 1 및 제 2 제어 게이트들에 접속하는 워드 라인에 인가하는 단계; 및
    상기 선택된 메모리 셀의 상기 트랜지스터 게이트에 제 3 포지티브 전압을 인가하는 단계를 포함하고,
    이에 의해 상기 채널의 제 1 부분을 통하는 전류는 상기 선택된 메모리 셀의 상기 제 1 부유 게이트 상에 저장된 전하들 및 상기 제 3 포지티브 전압에서 상기 선택된 메모리 셀의 상기 채널의 제 2 부분의 임계값을 가로지르는 전압 강하를 감산한 전압의 함수인, 비휘발성 메모리 셀 판독 방법.
  49. 제 48 항에 있어서, 상기 채널의 제 2 부분을 턴온하기에 불충분한 제 4 전압이 상기 어레이의 미선택된 칼럼들 내의 메모리 셀들에 공급되는, 비휘발성 메모리 셀 판독 방법.
  50. 제 49 항에 있어서, 상기 채널의 상기 제 1 및 제 2 부분들을 턴온하기에 불충분한 제 5 전압이 상기 어레이의 미선택된 로우들 내의 메모리 셀들에 공급되는, 비휘발성 메모리 셀 판독 방법.
  51. 기판 내에 형성되어 복수의 로우들 및 칼럼들로 배열된 복수의 비휘발성 메모리 셀들에 있어서, 각 메모리 셀은 상기 기판 내에서 채널을 갖는 제 1 단자 및 제 2 단자로서, 상기 채널은 제 1 부분, 제 2 부분 및 제 3 부분을 갖고, 상기 제 1 부분은 제 1 트렌치의 제 1 측벽을 따라 있고, 제 2 부분은 제 2트렌치의 제 2 측벽을 따라 있고, 상기 제 2 부분은 상기 제 1 및 제 2 트렌치들 사이의 평탄부를 따라 있는, 상기 제 1 단자 및 제 2 단자; 상기 채널의 상기 제 2 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판의 상기 평탄부로부터 절연된 트랜지스터 게이트; 상기 채널의 상기 제 1 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 1 부유 게이트; 상기 채널의 상기 제 3 부분에서의 전류의 전도를 제어하도록 위치되고 상기 기판으로부터 절연된 제 2 부유 게이트; 상기 제 1 부유 게이트에 용량성으로 결합된 제 1 제어 게이트; 상기 제 2 부유 게이트에 용량성으로 결합된 제 2 제어 게이트를 포함하는, 상기 복수의 비휘발성 메모리 셀; 실질적으로 서로 평행하게 상기 기판 내에 있는 복수의 이격된 트렌치들로서, 각각의 트렌치는 제 1 측벽, 제 2 측벽, 저부벽을 갖고, 상기 기판의 평탄부는 각각의 인접한 트렌치 사이에 있고; 실질적으로 서로 평행하게 배열되고 동일한 칼럼 내의 메모리 셀들을 접속하도록 배열된 상기 기판 내의 복수의 매입된 비트 라인들로서, 각각의 제 1 매입된 비트는 동일한 칼럼내에 배열된 메모리 셀들의 상기 제 1 단자에 전지적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 1 단자를 공유하고, 상기 제 1 단자는 상기 제 1 트렌치의 저부벽을 따라 있고, 각각의 제 2 매입된 비트 라인은 동일한 칼럼에 배열된 메모리 셀들의 제 2 단자에 전기적으로 접속되고, 상기 동일한 로우 내의 인접 메모리 셀들은 공통의 제 2 단자를 공유하고 상기 제 2 단자는 상기 제 2 트렌치의 저부벽을 따라 있는 상기 복수의 매입된 비트 라인들; 실질적으로 서로 평행하게 배열된 복수의 게이트 라인들로서, 각각의 게이트 라인은 동일한 칼럼에 배열된 메모리 셀들의 트랜지스터 게이트에 전기적으로 접속되는, 상기 복수의 게이트 라인들; 및 실질적으로 서 로 평행하게 배열된 복수의 워드 라인들로서, 각각의 워드 라인은 동일한 로우에 배열된 각각의 메모리 셀들의 제 1 및 제 2 제어 게이트들에 전기적으로 접속되는, 상기 복수의 워드 라인들을 갖고, 동일한 칼럼 내의 상기 제 1 메모리 셀들의 제 1 부유 게이트들은 상기 제 1 측벽으로부터 절연된 동일한 트렌치 내에 위치되고, 상기 제 1 메모리 셀들에 인접한 동일한 칼럼 내의 상기 제 2 메모리 셀들의 제 1 부유 게이트들은 상기 제 2 측벽으로부터 절연된 상기 동일한 트렌치 내에 위치되는 반도체 기판에 형성된 쌍방향 비휘발성 메모리 셀들의 어레이의 선택된 비휘발성 메모리 셀을 프로그래밍하는 방법으로서,
    상기 선택된 메모리 셀의 상기 제 1 단자에 접속하는 제 1 매입된 비트 라인에 제 1 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 제 2 단자에 접속하는 제 2 매입된 비트 라인에 상기 제 1 전압보다 포지티브한 제 2 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 상기 제 1 및 제 2 제어 게이트들에 접속하는 워드 라인에 제 3 포지티브 전압을 인가하는 단계로서, 상기 제 3 포지티브 전압은 저장된 전하들의 양에 무관하게 상기 선택된 메모리 셀의 상기 채널의 상기 제 1 및 제 3 부분들을 턴온하는데 충분한, 상기 인가 단계와,
    상기 선택된 메모리 셀의 트랜지스터 게이트에 접속하는 게이트 라인에 제 4 포지티브 전압을 인가하는 단계를 포함하고,
    상기 제 4 포지티브 전압은 상기 채널의 제 2 부분을 턴온하는데 충분하며,
    이에 의해 상기 제 1 단자로부터의 전하들이 상기 제 2 부유 게이트를 프로 그램하도록 상기 선택된 메모리 셀의 제 2 부유 게이트 상에 주입되는, 비휘발성 메모리 셀 프로그래밍 방법.
  52. 제 51 항에 있어서, 상기 제 1 단자로부터의 전하들의 양을 제어하기 위한 상기 제 4 포지티브 전압이 상기 제 2 부유 게이트 상에 주입되는, 비휘발성 메모리 셀 프로그래밍 방법.
  53. 제 51 항에 있어서, 상기 제 1 전압은 접지되는, 비휘발성 메모리 셀 프로그래밍 방법.
  54. 제 51 항에 있어서,
    상기 선택된 메모리 상기 셀의 트랜지스터 게이트에 접속하지 않는 게이트 라인들에 제 5 전압을 인가하는 단계를 더 포함하고,
    상기 제 5 전압은 상기 미선택된 메모리 셀들의 채널의 제 2 부분을 턴온하기에 불충분한, 비휘발성 메모리 셀 프로그래밍 방법.
  55. 제 54 항에 있어서, 상기 제 5 전압은 접지되는, 비휘발성 메모리 셀 프로그래밍 방법.
  56. 제 54 항에 있어서,
    상기 선택된 메모리 셀의 상기 제어 게이트들에 접속하지 않는 워드 라인들에 제 6 전압을 인가하는 단계를 더 포함하고,
    상기 제 6 전압은 상기 미선택된 메모리 셀들의 상기 채널의 상기 제 1 및 제 3 부분들을 턴온하기에 불충분한, 비휘발성 메모리 셀 프로그래밍 방법.
  57. 제 56 항에 있어서, 상기 제 6 전압은 접지되는, 비휘발성 메모리 셀 프로그래밍 방법.
  58. 제 54 항에 있어서,
    상기 선택된 메모리 셀들에 접속하지 않는 매입된 비트 라인들에 제 7 전압을 인가하는 단계를 더 포함하고,
    상기 제 7 전압은 상기 제 1 전압과 유사한, 비휘발성 메모리 셀 프로그래밍 방법.
  59. 제 58 항에 있어서, 상기 제 7 전압은 접지되는, 비휘발성 메모리 셀 프로그래밍 방법.
  60. 제 1 전도성 유형의 반도체 기판 내에 비휘발성 메모리 셀들의 비절연 어레이를 제조하는 방법으로서,
    복수의 이격된 트렌치들을 제 1 방향으로 상기 기판 내에 형성하는 단계로 서, 각각의 트랜치는 제 1 측벽, 제 2 측벽 및 저부벽을 갖는, 상기 형성 단계;
    상기 기판 내의 각각의 트렌치의 저부벽을 따라 제 2 전도성 유형의 제 1 단자를 형성하는 단계;
    한 쌍의 부유 게이트들을 각각의 트렌치 내의 상기 제 1 및 제 2 측벽을 따라 형성하는 단계로서, 각각의 부유 게이트는 상기 제 1 및 제 2 측벽들로부터 이격된, 상기 형성 단계;
    제어 게이트를 각각의 트렌치 내에 형성하는 단계로서, 각각의 제어 게이트는 상기 트렌치 내의 상기 부유 게이트들에 용량성으로 결합되고 상기 트렌치의 저부벽을 따라 상기 제 1 단자로부터 절연된, 상기 형성 단계;
    상기 제 1 방향에 실질적으로 수직인 방향을 따라 상기 기판을 패터닝하고 상기 각각의 트렌치 내에 복수의 이격된 절연 구역들을 형성하고 서로로부터 절연된 복수의 부유 게이트들은 상기 제 1 방향으로 형성하는 단계;
    복수의 이격된 실질적으로 평행한 트랜지스터 게이트들을 형성하는 단계로서, 각각의 트랜지스터는 게이트는 상기 제 1 방향으로 연장하고 상기 기판으로부터 이격 및 절연되고 상기 트렌치들의 각 쌍 사이의 구역에서 상기 트렌치에 인접하여 위치된, 상기 형성 단계; 및
    동일한 제 2 방향으로 각각의 제어 게이트로의 전기 접점을 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 비절연 어레이 제조 방법.
  61. 제 1 전도성 유형의 반도체 기판에 비휘발성 메모리 셀들의 비절연 어레이를 제조하는 방법으로서,
    제 1 방향으로 상기 기판 상에 복수의 이격된 실질적으로 평행한 마스킹된 구역들을 형성하는 단계로서, 비마스킹된 구역은 인접한 마스킹된 구역들의 각각의 쌍 사이에서 상기 기판 상에 형성되는, 상기 형성 단계;
    각각의 비마스킹된 구역 내에서 상기 제 1 방향으로 연장하는 실질적으로 서로 평행한 한 쌍의 이격된 트랜지스터 게이트들을 형성하는 단계로서, 각각의 트랜지스터 게이트는 마스킹된 구역에 인접하고 상기 기판으로부터 이격되어 절연된, 상기 형성 단계;
    상기 마스킹된 구역들을 제거하는 단계;
    상기 인접한 비마스킹된 구역들의 각각의 쌍 사이에서 상기 제 1 방향으로 연장하는 상기 기판 내에 트렌치 구역을 형성하는 단계로서, 각각의 트렌치는 제 1 측벽, 제 2 측벽 및 저부벽을 갖는, 상기 형성 단계;
    상기 각각의 트렌치의 상기 저부벽을 따라 상기 제 1 방향으로 연장하는 제 2 전도성 유형의 제 1 단자를 상기 기판에 형성하는 단계;
    상기 각각의 트렌치의 각각 제 1 및 제 2 측벽을 따라 한 쌍의 부유 게이트들을 형성하는 단계로서, 각각의 부유 게이트는 그의 각각의 측벽으로부터 이격되는, 상기 형성 단계;
    제어 게이트를 각각의 트렌치 내에 형성하는 단계로서, 각각의 제어 게이트는 상기 트렌치 내의 부유 게이트들로부터 절연되고 그에 용량성으로 결합되고 각각의 트렌치의 상기 저부벽을 따라 상기 제 2 단자로부터 절연되는, 상기 형성 단 계;
    상기 제 1 방향에 실질적으로 수직인 제 2 방향을 따라 각각의 트렌치를 패터닝하고, 각각의 트렌치 내에 복수의 이격된 절연 구역들을 형성하는 단계; 및
    동일한 제 2 방향으로 위치된 각각의 제어 게이트로의 전기 접점을 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 비절연 어레이 제조 방법.
  62. 제 1 전도성 유형의 반도체 기판에 비휘발성 메모리 셀들의 비절연 어레이를 제조하는 방법으로서,
    제 1 방향으로 상기 기판 상에 복수의 이격된 실질적으로 평행한 마스킹된 구역들을 형성하는 단계로서, 비마스킹된 구역은 상기 인접한 마스킹된 구역들의 각각의 쌍 사이에서 상기 기판 상에 형성되는, 상기 형성 단계;
    상기 기판에 복수의 매입된 비트 라인들을 형성하는 단계로서, 각각의 비마스킹된 구역 내의 각각의 매입된 비트 라인은 실질적으로 서로 평행하게 상기 제 1 방향으로 연장하는, 상기 형성 단계;
    복수의 부유 게이트들을 형성하는 단계로서, 각각의 매입된 비트 라인으로부터 절연된 각각의 부유 게이트는 상기 비마스킹된 구역에 있고, 각각의 부유는 상기 제 1 방향으로 실질적으로 서로 평행하게 연장하는, 상기 형성 단계;
    복수의 제어 게이트들을 형성하는 단계로서, 각각의 제어 게이트는 각각의 부유 게이트로부터 절연되고 상기 비마스킹된 구역에서 용량성으로 결합되고, 각각의 제어 게이트는 실질적으로 서로 평행하게 상기 제 1 방향으로 연장하는, 상기 형성 단계;
    상기 마스킹된 구역들을 제거하는 단계;
    인접한 비마스킹된 구역들의 각각의 쌍 사이에서 상기 제 1 방향으로 연장하는 트렌치 구역을 상기 기판 내에 형성하는 단계로서, 각각의 트렌치는 측벽 및 저부벽을 갖는, 상기 형성 단계;
    상기 각각의 트렌치 내에 게이트 전극을 형성하는 단계로서, 각각의 게이트 전극은 각각의 트렌치의 상기 측벽 및 상기 저부벽으로부터 절연되고, 상기 게이트 전극은 실질적으로 서로 평행하게 제 1 방향으로 연장하는, 상기 형성 단계;
    상기 제어 게이트 및 부유 게이트를 절결(cut through)하여 상기 각각의 제 1 방향으로 복수의 이격된 절연 구역들을 형성하도록 상기 제 1 방향에 실질적으로 수직인 제 2 방향을 따라 각각의 제어 게이트를 패터닝하는 단계; 및
    상기 동일한 제 2 방향으로 위치된 각각의 제어 게이트로의 전기 접점을 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 비절연 어레이 제조 방법.
KR1020050030483A 2004-04-12 2005-04-12 전하들의 저장을 위한 부유 게이트를 갖는 비휘발성 메모리셀의 비절연, 비접촉 어레이 및 그의 제조 및 동작 방법 KR20060045637A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/822,944 US7015537B2 (en) 2004-04-12 2004-04-12 Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
US10/822,944 2004-04-12

Publications (1)

Publication Number Publication Date
KR20060045637A true KR20060045637A (ko) 2006-05-17

Family

ID=35059701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050030483A KR20060045637A (ko) 2004-04-12 2005-04-12 전하들의 저장을 위한 부유 게이트를 갖는 비휘발성 메모리셀의 비절연, 비접촉 어레이 및 그의 제조 및 동작 방법

Country Status (5)

Country Link
US (1) US7015537B2 (ko)
JP (1) JP2005303294A (ko)
KR (1) KR20060045637A (ko)
CN (1) CN100474591C (ko)
TW (1) TWI349370B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871606B1 (ko) * 2007-06-18 2008-12-02 삼성전자주식회사 비휘발성 메모리 소자의 프로그래밍 방법 및 이를 이용한낸드 플래시 메모리 소자의 구동 방법
KR20180074738A (ko) * 2015-10-21 2018-07-03 실리콘 스토리지 테크놀로지 인크 별개의 워드 라인 및 소거 게이트들을 갖는 플래시 메모리를 형성하는 방법

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US7221597B2 (en) * 2004-05-26 2007-05-22 Micron Technology, Inc. Ballistic direct injection flash memory cell on strained silicon structures
US7518179B2 (en) 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
KR100654341B1 (ko) * 2004-12-08 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US7166888B2 (en) * 2005-01-27 2007-01-23 Micron Technology, Inc. Scalable high density non-volatile memory cells in a contactless memory array
US7256454B2 (en) * 2005-07-25 2007-08-14 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements and a process for forming the same
US7211858B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Split gate storage device including a horizontal first gate and a vertical second gate in a trench
US7250340B2 (en) * 2005-07-25 2007-07-31 Freescale Semiconductor, Inc. Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench
US7262997B2 (en) * 2005-07-25 2007-08-28 Freescale Semiconductor, Inc. Process for operating an electronic device including a memory array and conductive lines
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7394686B2 (en) * 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Programmable structure including discontinuous storage elements and spacer control gates in a trench
US7205608B2 (en) * 2005-07-25 2007-04-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7211487B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7285819B2 (en) * 2005-07-25 2007-10-23 Freescale Semiconductor, Inc. Nonvolatile storage array with continuous control gate employing hot carrier injection programming
US7314798B2 (en) * 2005-07-25 2008-01-01 Freescale Semiconductor, Inc. Method of fabricating a nonvolatile storage array with continuous control gate employing hot carrier injection programming
US20070020840A1 (en) * 2005-07-25 2007-01-25 Freescale Semiconductor, Inc. Programmable structure including nanocrystal storage elements in a trench
US7226840B2 (en) * 2005-07-25 2007-06-05 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US20080029803A1 (en) * 2006-08-02 2008-02-07 Infineon Technologies Ag Programmable non-volatile memory cell
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements
US7416945B1 (en) * 2007-02-19 2008-08-26 Freescale Semiconductor, Inc. Method for forming a split gate memory device
JP2010050208A (ja) * 2008-08-20 2010-03-04 Renesas Technology Corp 半導体記憶装置
KR101585615B1 (ko) * 2009-02-26 2016-01-14 삼성전자주식회사 반도체 장치
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9548380B2 (en) * 2013-03-14 2017-01-17 Silicon Storage Technology, Inc. Non-volatile memory cell having a trapping charge layer in a trench and an array and a method of manufacturing therefor
CN104376872B (zh) * 2013-08-16 2018-07-06 北京兆易创新科技股份有限公司 一种对快闪存储器擦除中断的处理方法
US9355725B2 (en) * 2013-12-12 2016-05-31 Cypress Semiconductor Corporation Non-volatile memory and method of operating the same
US20150179749A1 (en) * 2013-12-19 2015-06-25 Silicon Storage Technology, Inc Non-volatile Memory Cell With Self Aligned Floating And Erase Gates, And Method Of Making Same
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
CN104157658B (zh) 2014-04-09 2017-05-10 苏州东微半导体有限公司 一种半导体感光单元及其半导体感光单元阵列
FR3036221B1 (fr) * 2015-05-11 2017-04-28 Stmicroelectronics Rousset Structure d'interconnexion de cellules memoire jumelles
JP7265479B2 (ja) 2017-08-25 2023-04-26 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
TWI742299B (zh) * 2017-09-15 2021-10-11 美商綠芯智慧財產有限責任公司 電可抹除可程式化非揮發性記憶體單元及操作記憶體單元之方法
CN110543937B (zh) * 2018-05-28 2022-09-30 厦门半导体工业技术研发有限公司 神经网络及操作方法、神经网络信息处理系统
CN114188322A (zh) 2020-09-15 2022-03-15 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6329685B1 (en) 1999-09-22 2001-12-11 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby
US6717203B2 (en) * 2002-07-10 2004-04-06 Altera Corporation Compact nonvolatile memory using substrate hot carrier injection
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP3884397B2 (ja) * 2003-04-25 2007-02-21 株式会社東芝 不揮発性半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871606B1 (ko) * 2007-06-18 2008-12-02 삼성전자주식회사 비휘발성 메모리 소자의 프로그래밍 방법 및 이를 이용한낸드 플래시 메모리 소자의 구동 방법
KR20180074738A (ko) * 2015-10-21 2018-07-03 실리콘 스토리지 테크놀로지 인크 별개의 워드 라인 및 소거 게이트들을 갖는 플래시 메모리를 형성하는 방법

Also Published As

Publication number Publication date
JP2005303294A (ja) 2005-10-27
TW200605364A (en) 2006-02-01
CN1684261A (zh) 2005-10-19
US20050224861A1 (en) 2005-10-13
CN100474591C (zh) 2009-04-01
TWI349370B (en) 2011-09-21
US7015537B2 (en) 2006-03-21

Similar Documents

Publication Publication Date Title
KR20060045637A (ko) 전하들의 저장을 위한 부유 게이트를 갖는 비휘발성 메모리셀의 비절연, 비접촉 어레이 및 그의 제조 및 동작 방법
US7315056B2 (en) Semiconductor memory array of floating gate memory cells with program/erase and select gates
US8059473B2 (en) Non-volatile memory device
US7205198B2 (en) Method of making a bi-directional read/program non-volatile floating gate memory cell
US7151021B2 (en) Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
US6873006B2 (en) Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region
KR20080039786A (ko) 소스 측이 소거된 부동 게이트 메모리 셀의 반도체 메모리배열을 형성하는 자기 정렬 방법 및 그에 의해 제작된메모리 배열
JP5348824B2 (ja) Ｎｒｏｍデバイス及びその製造方法
KR20040087925A (ko) 공동들에 부동 게이트들이 형성된 비휘발성 부동 게이트메모리 셀, 및 이의 어레이, 및 형성방법
JP2005536895A (ja) 不揮発性半導体蓄積素子、ならびにその製造方法および制御方法
KR100579347B1 (ko) 트랜지스터 장치, 트랜지스터 장치를 데이터 메모리로서작동시키는 방법 및 트랜지스터 장치의 제조 방법
US6680507B2 (en) Dual bit isolation scheme for flash memory devices having polysilicon floating gates
US11621335B2 (en) Method of making split-gate non-volatile memory cells with erase gates disposed over word line gates
TWI784724B (zh) 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法
JP2006253433A (ja) 不揮発性メモリとその製造方法
US7183163B2 (en) Method of manufacturing an isolation-less, contact-less array of bi-directional read/program non-volatile floating gate memory cells with independent controllable control gates
JP4662680B2 (ja) 埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列
KR20060043534A (ko) 트렌치 내에 독립적인 제어 가능한 제어 게이트를 갖는 매립형 비트 라인 불휘발성 부동 게이트 메모리 셀, 및 그 어레이, 및 형성 방법
JPH11260941A (ja) トランジスタ、トランジスタアレイ、トランジスタアレイの製造方法および不揮発性半導体メモリ

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid