KR20040087925A - 공동들에 부동 게이트들이 형성된 비휘발성 부동 게이트메모리 셀, 및 이의 어레이, 및 형성방법 - Google Patents

공동들에 부동 게이트들이 형성된 비휘발성 부동 게이트메모리 셀, 및 이의 어레이, 및 형성방법 Download PDF

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Abstract

비휘발성 메모리 셀은 제1 도전형의 단결정질 실리콘 등의 단결정질 반도체 물질을 구비한다. 제1 도전형과는 다른 제2 도전형의 서로 이격된 제1 및 제2 영역이 반도체 물질에 형성된다. 제1 부분과 제2 부분을 구비한 채널영역은 전하들의 전도를 위해 제1 및 제2 영역들을 연결한다. 유전층이 채널영역 상에 형성된다. 도전성 혹은 비도전성일 수 있는 부동 게이트는 채널영역의 제1 부분과는 이격되어 유전층 상에 있다. 채널영역의 제1 부분은 제1 영역에 인접하고 제1 부동 게이트는 대체로 삼각형상이다. 부동 게이트는 공동 내에 형성된다. 게이트 전극은 제1 부동 게이트에 용량적으로 결합되고, 채널영역의 제2 부분과는 이격된다. 채널영역의 제2 부분은 제1 부분과 제2 영역 사이에 있다. 양방향 비휘발성 메모리 셀은 각각이 공동에 형성된 두 개의 부동 게이트들을 구비한다. 비휘발성 메모리 셀 및 어레이를 제조하는 방법 또한 개시된다.

Description

공동들에 부동 게이트들이 형성된 비휘발성 부동 게이트 메모리 셀, 및 이의 어레이, 및 형성방법{A non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation}
(기술 분야)
본 발명은 공동에 형성된 부동 게이트를 전하들의 저장을 위해 사용하는 비휘발성 메모리 셀에 관한 것이다. 특히, 본 발명은 두 개의 부동 게이트들이 형성되고, 단일 셀에 복수의 비트들을 양방향으로 저장 및 독출할 수 있는 비휘발성 메모리 셀 및 이러한 셀들의 어레이, 및 제조방법에 관한 것이다.
(발명의 배경)
부동 게이트를 저장을 위해 사용하는 단일 방향 독출/프로그램 비휘발성 메모리 셀들이 이 기술에 공지되어 있다. 예를 들면 미국특허 5,029,130를 참조할수 있다. 통상, 이들 유형들의 메모리 셀들 각각은 하나의 비트를 저장하는데 도전성 부동 게이트를 사용한다. 즉 부동 게이트는 전하를 저장하든지 아니면 저장하지 않는다. 부동 게이트에 저장된 전하들은 트랜지스터의 채널 내 전하들의 전도를 제어한다. 이러한 비휘발성 메모리 셀들의 저장용량을 증대시키려는 요구로, 이러한 메모리 셀의 부동 게이트는 저장되는 서로 다른 량의 전하들로 셀의 서로 다른 상태들이 결정되게 얼마간의 전하들을 저장되게 함으로써 복수의 비트들이 단일 셀에 저장되게 프로그램된다. 복수 레벨 상태 중 하나로 셀을 프로그램하고 이러한 상태를 독출함에 있어 문제는 한 상태를 다른 상태와 구별짓게 하는 부동 게이트에 저장되는 전하량이 매우 주의 깊게 제어되어야 한다는 것이다. 또한, 종래 기술의 단일 방향 독출/프로그램 비휘발성 메모리 셀에서, 부동 게이트는 마스킹 단계들 등을 수반하는 리소그래픽 공정에 의해 제작되었기 때문에 구조를 커지게 하였다.
2000년 IEEE에 Z. Krivokapric 등에 의한 "Quantum-well Memory Device(QWMD) with Extremely Good Charge Retention" 명칭의 논문에서, 저자들은 양자우물들로서 부동 게이트들을 사용하는 장치를 기술하였다. 그러나 이것은 서로 이격된 영역들 및 전하들의 전도를 위해 이들 사이에 채널을 구비한 비휘발성 메모리 셀과는 매우 다르다.
단일 셀에 복수의 비트들을 저장할 수 있는 양방향 독출/프로그램 비휘발성 메모리 셀들 또한 이 분야에 공지되어 있다. 예를 들면 미국특허 6,011,725를 참조할 수 있다. 통상, 이들 유형들의 메모리 셀들은 전하들을 트랩(trap)하기 위해서, 실리콘 질화물 등의 절연 트랩핑 물질을 실리콘 이산화물 등의 두 개의 다른 절연층들 사이에 사용한다. 전하들은 소스/드레인 근처에서 트랩되어 트랜지스터의 채널에서의 전하들의 전도가 또한 제어된다. 셀은 소스/드레인 영역들 중 한 영역 근처에 트랩된 전하들의 상태를 판정하기 위해 한 방향으로 독출되고, 다른 소스/드레인 영역 근처에 트랩된 전하들의 상태를 판정하기 위해 반대 방향으로 독출된다. 그러므로, 이들 셀들은 양방향으로 독출되고 프로그램된다. 이들 유형들의 셀들에 있어서의 문제는 소거하기 위해서는, 프로그래밍 전하들을 "중화"시키기 위해서, 프로그래밍 전하들이 초기에 트랩되었던 곳과 정밀하게 동일한 곳에 반대 도전성(conductivity)의 정공들 혹은 전하들이 트랩핑 물질에 "프로그램" 혹은 주입되어야 한다는 것이다. 프로그래밍 전하들 및 소거 전하들은 비도전 트랩핑 물질에 주입되기 때문에, 전하들은 도전물질에서처럼 이동하지 않는다. 그러므로, 프로그래밍 전하들이 있는 곳에 소거 전하들을 주입할 때 어떠한 에러든지 있다면, 소거 전하들은 프로그래밍 전하들을 중화하지 않을 것이며, 셀은 완전히 소거되지 않을 것이다. 또한, 소거 전하들을 주입하기 위해서, 셀은 양방향으로 소거하여야 하므로, 셀의 소거에 필요한 시간이 증가된다.
그러므로, 이들 문제들을 극복하는 비휘발성 메모리 셀 및 어레이에 대한 필요성이 있다.
도 1a는 분리영역을 형성하는 본 발명의 방법의 제1 단계에 사용되는 반도체 기판의 평면도.
도 1b는 본 발명의 초기 가공단계들을 도시한 선 1B-1B를 따라 취한 구조의 단면도.
도 1c는 분리영역들을 형성하는, 도 1b의 구조의 가공에서 다음 단계를 도시한 구조의 평면도.
도 1d는 구조 내에 형성되는 분리 트렌치들을 도시한 선 1D-1D를 따라 취한 도 1c의 구조의 단면도.
도 1e는 분리 트렌치들에 분리 블록들의 물질의 형성을 도시한 도 1d의 구조의 단면도.
도 2a-2o는 본 발명의 부동 게이트 메모리 셀들의 비휘발성 메모리 어레이의 셀 부분의 형성에서 반도체 구조의 가공에서의 단계들을 순서대로 도시한 선 2A-2A를 따라 취한 도 1f의 반도체 구조의 단면도.
도 3a-3o는 본 발명의 부동 게이트 메모리 셀들의 비휘발성 메모리 어레이의주변부의 형성에서 반도체 구조의 가공에서의 단계들을 순서대로 도시한 선 2A-2A를 따라 취한 도 1f의 반도체 구조의 단면도.
도 4는 본 발명의 메모리 셀의 단면도.
도 5는 본 발명의 메모리 셀 어레이의 개략적인 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 제1 실리콘 이산화물층
12 : 제2 폴리실리콘 층
14 : 제3 니트라이드 층
(발명의 요약)
본 발명에서, 비휘발성 메모리 셀은 제1 도전형의 단결정질 실리콘 등의 단결정질 반도체 물질을 구비한다. 제1 도전형과는 다른 제2 도전형의 서로 이격된 제1 및 제2 영역이 반도체 물질에 형성된다. 제1 부분과 제2 부분을 구비한 채널영역은 전하들의 전도를 위해 제1 및 제2 영역들을 연결한다. 유전층이 채널영역 상에 형성된다. 부동 게이트는 채널영역의 제1 부분과는 이격되어 유전층 상에 있다. 채널영역의 제1 부분은 제1 영역에 인접하고 부동 게이트는 대체로 삼각형상이다. 게이트 전극은 제1 부동 게이트에 용량적으로 결합되고, 채널영역의 제2 부분과는 이격된다. 채널영역의 제2 부분은 제1 부분과 제2 부분 사이에 있다.
본 발명은 또한 각각이 대체로 삼각형상인 두 개의 부동 게이트들을 구비한 양방향 독출/프로그램 비휘발성 메모리 셀, 이 비휘발성 메모리 셀들의 어레이, 및 비휘발성 메모리 셀 및 어레이 제조방법에 관한 것이다.
(발명의 상세한 설명)
본 발명의 메모리 셀 어레이를 제작함에 있어서의 가공단계들을 도시한 도 1a 내지 도 1e 및 도 2a 내지 도 2o과, 본 발명의 메모리 셀 어레이의 주변부를 제작함에 있어서의 가공단계들을 도시한 도 3a 내지 도 3o에 본 발명의 방법을 도시하였다. 본 방법은 바람직하게는 p형이고 이 기술에 공지된 반도체 기판(10)으로 시작한다. 후술하는 층들의 두께는 설계규칙들 및 가공 기술 세대(process technology generation)에 따를 것이다. 여기서 기술되는 것은 0.10 마이크론 공정에 대한 것이다. 그러나, 이 기술에 숙련된 자들은 어떤 특정의 공정 기술 세대로 한정되지 않고 이하 기술되는 공정 파라미터들 중 어느 파라미터의 구체적인 값으로도 한정되지 않음을 알 것이다.
분리영역 형성
도 1a 내지 도 1e는 기판 상에 분리영역들을 형성하는 공지의 STI 방법을 도시한 것이다. 도 1a은, 바람직하게는 P형이고 이 기술에 공지된 반도체 기판(10)(혹은 반도체 웰)의 평면도를 도시한 것이다. 제1 실리콘 이산화물 층(11)(이하, "옥사이드"라 함)이 산화 혹은 산화물 증착(예를 들면, 화학 기상 증착 혹은 CVD) 등의 어떤 공지의 기술에 의해 대략 50-120옹스트롬의 두께로 기판(10) 상에 형성된다(예를 들면, 성장 혹은 증착된다). 제2 폴리실리콘 층(12)이 옥사이드(11) 상에 형성된다(예를 들면, 성장 혹은 증착된다). 이하 상술하는 바와 같이, 제2 폴리실리콘 층(12)은 3개의 서브-층들로서, 제1 진성 폴리실리콘 서브-층(100-500 옹스트롬 정도의 두께), 제1 진성 폴리실리콘 서브-층 상에 제2 도핑된 폴리실리콘 서브-층(예를 들면 As가 도핑되고 30-50옹스트롬 정도의 두께를 가짐), 및 도핑된 폴리실리콘 층 상에 제3 진성 폴리실리콘 서브-층(30-50옹스트롬 정도의 두께)을 포함한다. 알게 되겠지만, 제2 폴리실리콘 층(12)은 희생층이다. 폴리실리콘으로 형성되는 것으로 기술하지만, 다음으로 한정되는 것은 아니나, 옥사이드 혹은 실리콘 질화물(이하, "나이트라이드"라 함) 등의 절연물질을 포함하여, 임의의 물질로 형성될 수 있다. 마지막으로, 제3 나이트라이드 층(14)이 대략 1000-2000 옹스트롬의 두께로 바람직하게는 CVD에 의해 폴리실리콘 층(12) 상에 형성된다. 도 1b는 결과적인 구조의 단면도를 도시한 것이다.
일단 제1, 제2 및 제3 층들(11/12/14)가 형성되었으면, 나이트라이드 층(14)에 적합한 포토 레지스트 물질(16)을 피복하고 도 1c에 도시한 바와 같이, Y 혹은 열(column) 방향으로 확장하는 어떤 영역들(스트립들(18))로부터 포토 레지스트 물질을 선택적으로 제거하기 위해서 마스킹 단계가 수행된다. 포토 레지스트 물질(16)이 제거된 곳에 노출된 나이트라이드 층(14), 폴리실리콘 층(12), 및 옥사이드 층(11)이 표준 에칭 기술들(즉, 이방성 나이트라이드, 폴리실리콘, 및 옥사이드 에칭 공정들)을 사용하여 스트립들(18)로 에칭되어 구조 내에 트렌치들(20)을 형성한다. 이웃한 스트립들(18)간 거리(W)는 사용된 공정의 최소 리소그래픽 피처(feature)만큼 작을 수 있다. 이어서 실리콘 에칭 공정을, 도 1d에 도시된 바와 같이, 대략 500-4000 옹스트롬의 깊이로 실리콘 기판(10) 안으로 트렌치들(20)을 확장시키는 데 사용한다. 포토 레지스트(16)가 제거되지 않은 곳에, 나이트라이드 층(14), 폴리실리콘 층(12) 및 옥사이드 층(11)은 그대로 있다. 결과적인 도 1d에 도시한 구조는 분리영역들(24)과 엇갈려 놓인 활성영역들(22)을 형성한다.
남은 포토 레지스트(16)를 제거하기 위해 구조를 또 가공한다. 이어서, 트렌치들(20)에 두꺼운 옥사이드 층을 증착함으로써 실리콘 이산화물 등의 절연물질이 형성되고, 이어서 화학-기계식-연마 또는 CMP 에칭(나이트라이드 층(14)을 에칭 스톱으로서 사용)하여 도 1e에 도시한 바와 같이, 트렌치들(20) 내 옥사이드 블록들(26)을 제외한 옥사이드 층을 제거한다.
도 1a 내지 도 1e는 분리영역들(24)에 의해 분리된 활성영역들(22)에 메모리 셀들의 열들이 형성될 기판 상의 메모리 셀 어레이 영역을 도시한 것이다. 기판(10)은 또한 메모리 셀 어레이 영역에 형성된 메모리 셀들을 동작시키는데 사용할 제어회로가 형성되는 적어도 한 주변영역을 포함한다. 전술한 동일 STI 공정 동안에 주변영역에 분리 블록들(26)도 형성되는 것이 바람직하다.
메모리 셀 어레이 형성
다음과 같이 도 1e에 도시한 구조를 가공한다. 도 2a 내지 도 2o는 도 1e에 수직한 뷰(도 1c에 도시한 선 2A-2A를 따른)로부터 활성영역들(22) 내 구조의 단면들을 도시한 것이다. 도 2a는 메모리 셀 어레이부에서 선 2A-2A를 따라 취한 도 1e에 도시한 구조의 단면도이다. 도 3a는 주변부의 단면도이다.
다음에, 포토레지스트(16)를 주변부를 포함하여 전역에 피복한다. 마스킹 단계가 수행되어 포토레지스트(16)의 X 방향으로 확장하는 스트립들이 제거된다. 포토레지스트 내에 개구들(30)이 만들어진다. 이어서, 포토레지스트를 마스크로 하여, 폴리실리콘(12)을 에칭 스톱으로서 사용하여 나이트라이드(14)의 이방성 에칭이 행해진다. 이에 이어 옥사이드(11)를 에칭 스톱으로서 사용하여 폴리실리콘(12)의 이방성 에칭을 행한다. 결과적인 구조를 도 2b에 도시하였다. 도 2b에 도시한 개구(30)는 STI 옥사이드(26)가 개구(30)에 인접하기 때문에 X방향으로(즉, 지면 안으로 혹은 밖으로) 연속하지 않다. 포토레지스트(16)에 의해 보호되는 주변부는 도 3b에 도시한 바와 같이 이 공정들에 의해 영향을 받지 않은 채로 있게 될 것이다.
다음에, 폴리실리콘(12)의 습식에칭을 행한다. 주변은 여전히 포토레지스트(16)에 의해 보호되어 있으므로, 폴리실리콘의 습식에칭에 기인한 변화는 없다. 셀 부분에서, 폴리실리콘(12)의 습식에칭에 의해 폴리실리콘(12)의 측부가 에칭이 되어, 도핑된 폴리실리콘 서브-층은 도핑되지 않은 또는 진성 폴리실리콘 서브-층들보다 빠르게 에칭될 것이다. 이것은 도핑된 폴리실리콘과 도피되지 않은 혹은 진성 폴리실리콘 간 에칭율의 차이에 기인한다. 또한, 이 에칭 공정은 이 공정이 폴리실리콘을 에칭하는 측부 길이가 에천트의 확산율에 의해 제한되는 점에서 본질적으로 자기 제한적이다. 이어서, 옥사이드 층(11)의 습식 에칭공정을 행한다. 결과적인 구조를 도 2c에 도시하였다. 주변부는 도 3c에 도시한 바와 같이 변경되지 않은 채로 있다.
도 2c에 도시한 구조의 산화 공정이 수행된다. 이것은 노출된 폴리실리콘(12)을 산화하여 층(32)을 형성한다. 옥사이드 층(34)은 바람직하게는 HTO CVD공정에 의해 증착되어 대략 200-250 옹스트롬의 층을 형성한다. 결과적인 구조를 도 2d에 도시하였다. 주변부는 도 3d에 도시된 바와 같이 변경되지 않은 채로 있다.
이어서, 도핑된 폴리실리콘(36)이 예를 들면 CVD에 의해 100-250 옹스트롬 정도의 두께로 구조에 증착된다. 폴리실리콘(36)은 이전에 습식에칭이 행해졌던 "공동들"을 채운다. 이에 이어, 옥사이드 층(34)을 에칭 스톱으로 사용하여 이방성 에칭을 행한다. 결과적인 구조를 도 2e에 도시하였다. 주변부는 도 3e에 도시된 바와 같이 영향을 받지 않은 상태에 있다. 대안으로, 폴리실리콘 대신 나이트라이드와 같이 전하들을 트랩할 수 있는 물질이 습식에칭이 행해졌던 "공동들"을 채우는데 사용될 수 있다. 나이트라이드를 사용함으로써 메모리 셀은 미국특허 6,011,725에 개시된 바와 유사하게 동작하게 될 것이다.
다음에, 옥사이드 층(34)을 이방성 에칭으로 제거하여 하지의 기판(10)을 노출시킨다. 옥사이드 층(34)이 제거됨으로써 STI(26) 내 옥사이드 일부가 제거된다. 이어서 기판(10)을 기판(10) 내 STI(26)의 깊이인 대략 500-4000 옹스트롬의 깊이로 이방성 에칭한다. 이어서, 기판(10)을 에칭 스톱으로 하여, STI 내 옥사이드(26)의 이방성 에칭이 수행된다. 결과는 도 2f에 도시한 바와 같이, X 방향으로 연속한 트렌치(30)이다. 또한, 주입을 행하여 트렌치(30)를 에워싸는 소스/드레인 영역들(40(a, b))을 형성한다. 이에 따라, 소스/드레인(40(a, b))이 X방향으로 연속적으로 확장한다. 또한, 소스/드레인(40(a, b))은 트렌치(30)의 일측에 능동장치들용의 소스/드레인 영역들을 형성하며 트렌치(30)의 타측 상에 능동장치들용의 소스/드레인을 형성한다. 이에 따라, 장치들의 인접한 행들이 공통의 소스/드레인 영역들을 공유한다. 결과적인 구조를 도 2f에 도시하였다. 주변은 도 3f에 도시된 바와 같이 변경되지 않은 채로 있다.
포토레지스트 층(16)을 제거한 후 구조 전체에 걸쳐 다시 피복한다. 도 3g에 도시된 바와 같이 주변부 내에 개구들(42)이 형성된다. 포토레지스트(16)에 의해 보호된 셀부분은, 도 2g에 도시된 바와 같이, 변경되지 않는다. 주변부에서, 폴리실리콘 층(12)을 에칭 스톱으로 사용하여 나이트라이드 층(14)을 이방성 에칭한다. 그후에 옥사이드 층(11)에 도달할 때까지 폴리실리콘 층(12)을 이방성으로 에칭한다. 결과적인 구조를 도 3g에 도시하였다.
기판(10)에 도달할 때까지 주변영역 내 노출된 옥사이드 층(11)을 이방성으로 에칭한다. 이어서 기판(10)이 주변부에서 에칭되어 STI 트렌치들(42)을 형성한다. 이어서 포토레지스트(16)가 제거된다. STI 옥사이드(44)가 트렌치(42)에 증착되고 STI 옥사이드(50)가 트렌치(30) 내 증착된다. 통상의 CMP 공정을 사용하여 STI(30, 42) 내 옥사이드의 표면이 나이트라이드 층(14)과 평면이 되게 연마한다. 결과적인 구조를 도 2h 및 도 3h에 도시하였다.
셀부분을 다시 포토레지스트(16)를 사용하여 마스킹한다. 결과적인 구조를 도 2i에 도시하였다. 주변부에 대해서, 나이트라이드 층(14)의 제거와 같은, 논리 회로들을 형성하기 위한 통상의 공정, 논리장치들의 게이트들을 형성하기 위한 폴리실리콘 층(12)의 마스킹 및 에칭이 행해질 수 있다. 결과적인 구조를 도 3i에 도시하였다.
이어서 셀부분에서 포토레지스트(16)를 제거한다. STI 옥사이드(50) 및 STI(44)는 원하는 높이로 이방성으로 에칭될 수 있다. 후술하는 바와 같이, 기판(10)의 평면 위인 STI(50)의 높이는 장치의 동작의 용량성 결합에 영향을 미친다. 결과적인 구조를 도 2j 및 도 3j에 도시하였다.
다음에 나이트라이드 층(14)을 제거한다. 옥사이드 층(11)을 에칭 스톱으로 사용하여, 폴리실리콘 층(12)을 반응성 이온 에칭으로 이방성으로 제거한다. 전에 형성된 "공동" 내 증착되었던 폴리실리콘(36)이 옥사이드 층(32)으로 피복되기 때문에, 대략 삼각형상의 폴리실리콘(36)은 RIE 폴리실리콘 제거 공정에 의해 영향을 받지 않는다. 폴리실리콘(36)은 메모리 셀용의 부동 게이트를 형성할 것이다. 결과적인 구조를 도 2k 및 도 3k에 도시하였다.
다음에 다시 포토레지스트(16)를 피복하여 장치의 주변부를 덮는다. 장치의셀부분에 이온 주입 단계를 행하여(복수의 이온 주입 단계들을 포함할 수 있음), 메모리 셀의 채널의 Vth를 조정한다. 결과적인 구조를 도 2l 및 도 3l에 도시하였다.
다음에 주변부로부터 포토레지스트(16)를 제거한 후 다시 셀 부분만을 덮도록 포토레지스트를 피복한다. 장치의 주변부에 이온 주입 단계를 행하여(복수의 이온 주입 단계들을 포함할 수 있음), 주변 논리장치들의 채널의 Vth를 조정한다. 결과적인 구조를 도 2m 및 도 3m에 도시하였다.
다음에 포토레지스트(16)를 제거한다. 다음에 부동 게이트(36)를 덮는 옥사이드 층(32)을 제거하기 위해 습식 옥사이드 에칭을 적용한다. 부동 게이트(36) 상에 고전압 게이트 유전층을 형성한다. 이것은 부동 게이트(36)를 다시 산화시키고 구조에 HTO 층(고온 옥사이드)(52)을 적용함으로써 행해질 수 있다. 결과적인 구조를 도 2n 및 도 3n에 도시하였다.
마지막으로, 폴리실리콘 층(54)을 형성하고, 이를, 제어 게이트를 형성하기 위해 도핑하고 에칭한다. 결과적인 구조를 도 2o 및 도 3o에 도시하였다.
본 발명의 메모리 셀(60)의 단면도의 예를 도 4에 도시하였다. 도 4에 도시된 바와 같이, 셀(60)은 기판(10)이 P형이면 예를 들면 각각 N형의 제1 및 제2 소스/드레인(40a, 40b)를 포함한다. 채널영역(70)은 제1 소스/드레인(40a)를 제2 소스/드레인(40b)에 연결한다. 채널영역(70)은 3부분으로서, 제1 소스/드레인(40a)에 바로 이웃한 제1 부분, 제2 소스/드레인(40b)에 바로 이웃한 제3 부분, 및 제1 부분과 제2 부분 사이의 제2 부분을 구비한다. 제1 부동 게이트(36a)는채널영역(70)과는 절연되고 제1 부분보다 높다. 제2 부동 게이트(36a)는 채널영역(70)과는 절연되고 제3 부분보다 높다. 제어 게이트(54)는 제1 및 제2 부동 게이트들(36a, 36b)에 용량적으로 결합되고 채널영역(70)의 제2 부분과는 절연된다. 제어 게이트는 Y 혹은 열 방향으로 이어져 있다. 부동 게이트(36a, 36b) 각각이 공동 내에 형성되고, "정점들"(62, 64, 66)을 갖는 대략 삼각형상이다. 전술한 바와 같이, 부동 게이트들(36(a 및 b))는 폴리실리콘 외에 나이트라이드와 같은 트랩핑 물질로 만들어질 수 있다. 그러므로, 여기 및 청구항들에 사용된, "부동 게이트"라는 용어는 전술한 바와 같이 물질이 "공동들" 내 형성될 수 있는 한, 도전성이든 비도전성이든, 임의의 전하 저장 요소를 의미한다.
전술한 바와 같이, STI(50)의 "높이"는 제어 게이트(54)와 부동 게이트(36) 간 용량성 결합을 제어한다. STI(50)의 높이가 더 높다면 제어 게이트(54)는 부동 게이트(36)로부터 더 떨어져 이격될 것이므로 이들 간에 용량성 결합은 덜 하게 될 것이다. 도 4에 도시된 바와 같이, STI(50)이 기판(10)의 평면 수준에 있거나 이에 근접하다면, 제어 게이트(54)와 부동 게이트(36) 간 용량성 결합은 최대에 가깝게 된다.
메모리 셀 동작
도 4에 도시한 메모리 셀(60)의 동작을 기술한다.
메모리 셀(60)은 소스/드레인(40(a, b))에 0볼트를 인가하고, 제어 게이트(54)에 고전압, 이를테면 +12볼트를 인가함으로써 소거된다. 같은 전압을 소스/드레인 영역들(40(a, b))에 인가하기 때문에, 채널영역(70) 내 어떠한 전하들도 전도하지 않을 것이다. 또한, 제어 게이트(54)는 부동 게이트들(36(a, b))에 크게 용량적으로 결합되기 때문에, 제어 게이트(54)에 인가된 양(positive) 전압과 파울러-노드하임 터널링의 메카니즘을 통해 부동 게이트들(36(a, b))로부터 전자들을 끌어당길 것이므로, 전자들이 부동 게이트(54(a, b))로부터 제거되고, 정점들(62)로부터 터널링 옥사이드 층(52)을 통해 제어 게이트(54)로 터널링된다. 소거를 위한 이러한 폴리 대 폴리간 터널링의 메카니즘은 여기 참조로 포함시키는 미국특허 5,9029,130에 개시되어 있다.
그러나, 제어 게이트(54)와 부동 게이트(36) 간 용량 결합이 STI(50)의 높이에 의해 변경될 수 있기 때문에, 부동 게이트들(36)이 소스/드레인 영역들(40(a, b))에 크게 용량적으로 결합되는 것이 가능하다. 이 경우, 소거하기 위해서, 제어 게이트(54)에 제로 볼트가 인가되고, 이를테면 +12볼트의 고 양전압이 소스/드레인(40(a, b))에 인가된다. 그러면 전자들이 정점들(64)로부터 옥사이드 층(11)을 통해, 소스/드레인(40)으로 터널링된다.
프로그래밍
메모리 셀(60)의 프로그래밍은 제1 부동 게이트(36a)가 프로그램되거나 제2 부동 게이트(36b)가 프로그램되는, 두 가지 메카니즘 중 하나로 행해질 수 있다. 먼저 제1 부동 게이트(36a)를 프로그래밍하는 것, 즉 제1 부동 게이트(36a)에 전자들을 저장하는 것에 대해 논하도록 하겠다. 제1 소스영역(40a)은 10 내지 15볼트의 양의 전압으로 유지되어 있다. 제어 게이트(54)는 2 내지 3볼트의 양의 전압으로 유지되어 있다. 제2 소스영역(40b)은 0볼트로 유지되어 있다. 제어게이트(54)는 제2 부동 게이트(40b)에 강하게 용량적으로 결합되기 때문에, 제어 게이트(54)에 2-3볼트의 양의 전압이면, 채널영역(70)의 제3 부분, 즉, 제2 부동 게이트(36b)가 프로그램되어 있어도, 즉 이에 전자들이 저장되어 있어도, 이 제2 부동 게이트(36b) 밑의 제2 소스/드레인 영역(40b)에 이웃한 부분을 턴 온 시키기에 충분하다. 제어 게이트(54)에 2-3볼트의 양의 전압이면 채널영역(70)의 제2 부분, 즉 제1 부분과 제3 부분 사이의 채널영역(70)의 부분을 턴 온 시키기에 충분하다. 제1 소스영역(40a)에 10-15볼트의 양의 전압이면 채널영역(70) 내 전자들을 끌어들이기에 충분하다. 이에 따라, 전자들이 제2 소스영역(40b)에서 제1 소스영역(40a)으로 채널영역(70)을 통과할 것이다. 그러나, 채널영역(70)이 제1 부동 게이트(36a)의 정점(66a)에 가까운 채널영역 내 정션(junction)에서, 제1 부동 게이트(36)에 용량적으로 결합된 제1 소스영역(40a)의 양의 고전압에 의해 야기되는 것인 전압의 돌연한 증가를 겪게 될 것이다. 프로그래밍을 위한 핫 채널 전자주입의 이러한 메카니즘이 여기 참조로 포함시키는 미국특허 5,029,130에 개시되어 있다.
제2 부동 게이트(36b)를 프로그램하기 위해서, 제1 소스영역(40a)에 인가되는 전압들은 제2 소스영역(40b)에 인가되는 전압들과는 반대이다.
독출
메모리 셀(60)을 독출하는 것은 부동 게이트(36a)의 상태를 읽거나 제2 부동 게이트(36b)의 상태를 읽는, 두 메카니즘 중 하나로 행해진다. 먼저 전자들이 제2 부동 게이트(36b)에 저장되어있건 간에, 제2 부동 게이트(36b)의 상태를 독출하는 것에 대해 논하도록 하겠다. 제1 소스/드레인 영역(40a)은 2 내지 3.5볼트의 양의전압으로 유지되어 있다. 이것은 채널영역(70)의 제1 부분을 넘어 확장하는 공핍영역을 생성하기에 충분하다. 제어 게이트(54)는 1 내지 2볼트의 양의 전압으로 유지되어 있다. 제2 소스/드레인 영역(40b)은 0볼트로 유지되어 있다. 제어 게이트(54) 상의 1-2볼트의 양의 전압이면 채널영역(70)의 제2 부분을 턴 온 시키기에 충분하다. 전자들은, 제2 부동 게이트(36b)가 프로그램되어 있는지 여부에 따라, 제2 소스/드레인 영역(40b)에서 제1 소스/드레인 영역(40a)으로 채널영역(70)을 통과할 것이다. 제2 부동 게이트(36b)가 프로그램되면, 제2 부동 게이트(36) 밑의 채널영역(70)의 제3 부분은 턴 온 되지 않을 것이다. 이 경우 어떠한 전자도 흐르지 않을 것이다. 그러나, 제2 부동 게이트(36b)가 소거된다면, 전자들은 제2 소스/드레인 영역(40b)에서 채널영역(70)의 제3 부분, 채널영역(70)의 제2 부분(제어 게이트(54)가 이를 턴 온 시켰기 때문임)을 거쳐, 제1 소스/드레인 영역(40a)에 인가된 양의 전압에 의해 야기된 공핍영역의 외측 경계까지 흐를 것이다. 이에 따라, 전류량 혹은 제1 소스영역(40a)에서 감지된 전류의 유/무로 제1 부동 게이트(36b)의 프로그램 상태를 판정한다.
제1 부동 게이트(36a)를 독출하기 위해서, 제1 소스/드레인 영역(40a)에 인가된 전압들은 제2 소스/드레인 영역(40b)에 인가된 것들과는 반대이다.
메모리 셀 어레이 동작
메모리 셀(60)의 어레이의 동작을 기술한다. 메모리 셀들의 어레이를 도 5에 개략적으로 도시하였다. 도 5에 도시된 바와 같이, 메모리 셀(60) 어레이는 복수의 열들, 60a(1-k), 60b(1-k), 60c(1-k)와 행, 60(a-n)1, 60(a-n)2, 60(a-n)3으로 배열된 복수의 메모리 셀들(60)을 포함한다. 메모리 셀(60)에 연결된 제어 게이트(54)는 또한 도일 열 내 다른 메모리 셀들(60)에 연결된다. 한 메모리 셀(60)에 연결된 제1 및 제2 소스/드레인 영역들(40)은 또한 동일 행 내 다른 메모리 셀들(60)에 연결된다.
소거
소거 동작에서, 공통의 제어 게이트 라인(54)에 의해 연결된 동일 열 내의 메모리 셀들(60)은 동시에 소거된다. 이에 따라, 예를 들면, 열(60b(1-n)) 내 메모리 셀들(60)을 소거하고자 한다면, 제어 게이트 라인(54b)은 8 내지 12 볼트로 유지된다. 선택되지 않은 제어 게이트 라인들(54a, 54c)은 0볼트로 유지된다. 모든 소스/드레인 영역의 라인들(40a, 40b, 40c)은 0볼트로 유지된다. 이러한 식으로 모든 메모리 셀들(60b(1-n))은 동시에 소거되면서도, 모든 다른 열들 내 메모리 셀들(60)에의 모든 단자들이 접지 전위에 있기 때문에 다른 열들 내 메모리 셀들에 관하여 어떠한 소거 교란도 일어나지 않는다.
프로그램
메모리 셀(60b2)의 제2 부동 게이트(36b)를 프로그램하는 것으로 가정한다. 그러면 전술한 바에 기초하여, 여러 라인들에 인가된 전압들은 다음과 같다. 즉, 제어 게이트 라인(54b)은 2 내지 3 볼트의 양의 전압에 있다. 모든 다른 선택되지 않은 소스/드레인 라인들(54)은 0볼트로 유지된다. 소스/드레인 라인(40b)은 0볼트로 유지된다. 소스/드레인 라인(40a)과 같은, 소스/드레인 라인(40b)에 인접한(소스/드레인(40b)에 대향하는 측에) 모든 선택되지 않은 소스/드레인 라인(40)이 0볼트로 유지된다. 선택된 소스/들인 라인(40c)은 10 내지 15볼트의 양의 전압으로 유지된다. 소스/드레인 라인(40d)과 같은, 소스/드레인 라인(40b)에 이웃한(소스/드레인(40a)에 대향하는 측에) 모든 선택되지 않은 소스/드레인 라인(40)은 3 내지 4볼트의 전압으로 유지된다. 선택되지 않은 메모리 셀들(15)에서의 "교란"은 다음과 같다.
선택되지 않은 열 내 메모리 셀들(60)에 대해서, 제어 게이트(54)에 0볼트의 인가는 채널영역의 제2 부분(제어 게이트(54)가 직접 제어하는 부분)이 턴 온 되지 않기 때문에, 이들 메모리 셀들(15c(1-n), 15a(1-n))에 대한 채널영역들(70) 중 어느 것도 턴 온 되지 않음을 의미한다. 따라서, 어떠한 교란도 없다. 선택된 같은 열에 있으나 선택되지 않은 행에 있는 메모리 셀(60b1)에 대해서, 소스/드레인 라인들(40a, 40b)에 0볼트의 인가는 채널영역(70)이 턴 온 되지 않음을 의미한다. 선택된 같은 열에 있지만 선택되지 않은 행에 있는 메모리 셀(60b3)에 대해서, 제어 게이트(54b)에 인가된 전압보다 큰 소스/드레인 라인(40b)에 3-4볼트의 인가는 채널영역이 턴 온 될 것임을 의미한다. 유사하게 선택된 열에 있으나 선택되지 않은 행에 있는 모든 다른 메모리 셀들(60)에 대해서, 이들 메모리 셀들(60)의 채널영역(70)은 이 메모리 셀(60)에 소스/드레인 라인들에의 전압이 동일 전압에 있기 때문에, 턴 온 하지 않을 것이다.
제1 부동 게이트(36a)를 프로그램하기 위해서, 소스/드레인 라인들(40b, 40c)에 인가되는 전압들을 반대로 한다. 또한, 다른 선택되지 않은 행 라인들은 다음과 같은 인가된 전압들을 갖게 될 것이다. 소스/드레인 라인(40d)과 같은, 소스/드레인 라인(40c)과 동일한 측의 모든 선택되지 않는 소스/드레인 라인들에 대해 0볼트가 인가되고, 소스/드레인 라인(40a)과 같은, 소스/드레인 라인(40b)과 동일한 측의 모든 선택되지 않는 소스/드레인 라인들에 대해 3-4볼트가 인가된다.
독출
메모리 셀(60b2)의 제1 부동 게이트(36b)가 독출되는 것으로 가정한다. 그러면 전술한 바에 기초하여, 여러 라인들에 인가되는 전압들은 다음과 같다. 즉, 소스/드레인 라인(40b)은 2 내지 3.5 볼트의 양의 전압으로 유지된다. 제어 게이트 라인(54b)은 1 내지 2볼트의 양의 전압으로 유지된다. 소스/드레인 라인(40c)은 0볼트로 유지된다.
선택되지 않은 제어 게이트 라인들(54)에 인가되는 전압들은 접지 또는 0볼트에 있다. 소스/드레인 라인(40a)과 같은, 소스/드레인 라인(40b)과 동일 측에 선택되지 않은 소스/드레인 라인들(40)의 전압 또한 2 내지 3.5볼트에 있다. 소스/드레인 라인(40d)과 같은, 소스/드레인 라인(40c)과 동일 측에 선택되지 않은 소스/드레인 라인들(40)의 전압은 0볼트에 있다. 선택되지 않은 메모리 셀들(60)에서의 "교란"은 다음과 같다.
선택되지 않은 열들 내 메모리 셀들(60)에 대해서, 제어 게이트 라인들(54)에 0볼트의 인가는 이 메모리 셀들(60c(1-k), 60a(1-k))에 대한 채널영역들(70) 중 어느 것도 턴 온 되지 않음을 의미한다. 이에 따라, 어떠한 교란도 없다. 선택된 같은 열에 있으나 선택되지 않은 행에 있는 메모리 셀(60b3)에 대해서, 소스/드레인(40c)에 인가되는 전압과 동일한 전압인 라인(40d)에 0볼트의 인가는 메모리셀(60b3)의 채널영역(70)이 턴 온 되지 않음을 의미한다. 이에 따라, 메모리 셀(60b3)에 교란은 거의 혹은 전혀 일어나지 않을 것이다. 유사하게, 선택된 동일 열 내에 있으나 소스/드레인(40b)의 타측의 선택되지 않은 행에 있는 메모리 셀들(60)에 대해서, 선택되지 않은 메모리 셀들(60) 각각, 예를 들면 메모리 셀(60b1)에 소스/드레인 라인들(40) 모두에 같은 전압이 인가되기 때문에, 채널영역(70)이 턴 온 되지 않을 것이므로 어떠한 교란도 없을 것이다.
제1 부동 게이트(36a)를 독출하기 위해서, 소스/드레인 영역 라인(40a)에 인가되는 전압을 소스/드레인 영역 라인(40b)에 인가되는 것들과는 반대로 한다. 또한, 소스/드레인 라인(40b)과 동일 측에 모든 라인들의 소스/드레인 영역(40)에 인가되는 전압은 소스/드레인 라인들(40c)과 동일 측에 인가되는 전압에 것과는 반대로 한다.
전술한 바로부터 신규의 고밀도 비휘발성 메모리 셀, 어레이 및 제조방법이 개시된 것을 알 수 있다. 단일의 비트가 메모리 셀 내 두 부동 게이트들 각각에 저장되는 바람직한 실시예를 기술하였으나, 단일 메모리 셀 내 부동 게이트들 각각에 복수의 비트들을 저장하여 저장밀도를 더욱 증가시키는 것 또한 본 발명에 정신 내에 있음을 알 것이다.
본 발명은 두 개의 부동 게이트들이 형성되고, 단일 셀에 복수의 비트들을 양방향으로 저장 및 독출할 수 있는 비휘발성 메모리 셀 및 이러한 셀들의 어레이, 및 제조방법을 제공한다.

Claims (43)

  1. 비휘발성 메모리 셀에 있어서,
    제1 도전형의 실질적으로 단결정질의 반도체 물질;
    상기 제1 도전형과는 다른 제2 도전형이며, 상기 물질에 있는 제1 영역;
    상기 제 2 도전형이며, 상기 제1 영역과는 이격되어 상기 물질에 있는 제2 영역;
    전하들의 전도를 위해 상기 제1 영역과 상기 제2 영역을 연결하는, 제1 부분 및 제2 부분을 구비한 채널영역;
    상기 채널영역 상의 유전층;
    상기 채널영역의 상기 제1 부분과는 이격되어 있는, 상기 유전층 상의 제1 부동 게이트로서, 상기 채널영역의 상기 제1 부분은 상기 제1 영역에 인접하여 있고, 상기 제1 부동 게이트는 대체로 삼각형상(triangular shape)인, 상기 제 1 부동 게이트; 및
    상기 제1 부동 게이트에 용량적으로 결합되고, 상기 채널영역의 상기 제2 부분과는 이격된 게이트 전극으로서, 상기 채널영역의 상기 제 2 부분은 상기 제1 부분과 상기 제2 영역 사이에 있는, 상기 게이트 전극을 포함하는 비휘발성 메모리 셀.
  2. 제1항에 있어서, 상기 실질적으로 단결정질의 반도체 물질은 단결정질 실리콘인 비휘발성 메모리 셀.
  3. 제2항에 있어서, 상기 제1 부동 게이트는 공동 내에 형성되는 비휘발성 메모리 셀.
  4. 제3항에 있어서, 상기 제1 부동 게이트는 폴리실리콘으로 만들어지는 비휘발성 메모리 셀.
  5. 제3항에 있어서, 상기 제1 부동 게이트는 실리콘 질화물로 만들어지는 비휘발성 메모리 셀.
  6. 제3항에 있어서, 상기 채널영역은 제3 부분을 구비하고, 상기 제2 부분은 상기 제2 영역에 인접하고, 상기 제3 부분은 상기 제1 부분과 상기 제2 부분 사이에 있고, 상기 셀은,
    상기 유전층 상에 있고, 상기 채널영역의 상기 제2 부분과는 이격되어 있는 제 2 부동 게이트를 더 포함하고, 상기 제 2 부동 게이트는 대체로 삼각형상인 비휘발성 메모리 셀.
  7. 제6항에 있어서, 상기 제2 부동 게이트는 공동 내에 형성되는 비휘발성 메모리 셀.
  8. 제7항에 있어서, 측벽 및 바닥 벽을 구비한 제1 트렌치를 더 포함하고, 상기 제1 영역은 상기 제1 트렌치의 상기 측벽 및 바닥 벽을 따라 있고 상기 제1 부동 게이트에 용량적으로 결합된 비휘발성 메모리 셀.
  9. 제8항에 있어서, 측벽 및 바닥 벽을 구비한 제2 트렌치를 더 포함하고, 상기 제2 영역은 상기 제2 트렌치의 상기 측벽 및 바닥 벽을 따라 있고 상기 제2 부동 게이트에 용량적으로 결합된 비휘발성 메모리 셀.
  10. 제9항에 있어서, 상기 제2 부동 게이트는 폴리실리콘으로 만들어지는 비휘발성 메모리 셀.
  11. 제9항에 있어서, 상기 제2 부동 게이트는 실리콘 질화물로 만들어지는 비휘발성 메모리 셀.
  12. 복수의 비트들의 저장을 위한 비휘발성 메모리 셀에 있어서,
    제1 도전형의 실질적으로 단결정질의 반도체 물질;
    상기 물질에 측벽 및 바닥 벽을 구비한 제1 트렌치;
    상기 제1 도전형과는 다른 제2 도전형이며, 상기 물질에 있는 제1 영역으로서, 상기 제1 영역은 상기 제1 트렌치의 상기 측벽 및 바닥 벽을 따라 있는, 상기제 1 영역;
    상기 제 2 도전형이며, 상기 제1 영역과는 이격되어 상기 물질에 있는 제2 영역;
    전하들의 전도를 위해 상기 제1 영역과 상기 제2 영역을 연결하는, 제1 부분, 제2 부분 및 제3 부분을 구비한 채널영역;
    상기 채널영역 상의 유전층;
    상기 채널영역의 상기 제1 부분과는 이격되어 있는, 상기 유전층 상에 폴리실리콘으로 된 제1 부동 게이트로서, 상기 채널영역의 상기 제1 부분은 상기 제1 영역에 인접하여 있고, 상기 제1 부동 게이트는 상기 복수의 비트들 중 적어도 한 비트의 저장하며,
    상기 제1 영역은 상기 제1 부동 게이트에 용량적으로 결합되는, 상기 제 1 부동 게이트;
    상기 채널영역의 상기 제2 부분과는 이격되어 있는, 상기 유전층 상에 폴리실리콘으로 된 제2 부동 게이트로서, 상기 채널영역의 상기 제2 부분은 상기 제2 영역에 인접하여 있고, 상기 제2 부동 게이트는 상기 복수의 비트들 중 적어도 다른 한 비트를 저장하는, 상기 제 2 부동 게이트; 및
    상기 제1 부동 게이트 및 상기 제2 부동 게이트에 용량적으로 결합되고, 상기 채널영역의 상기 제3 부분과는 이격된 게이트 전극으로서, 상기 채널영역의 상기 제3 부분은 상기 제1 부분과 상기 제2 부분 사이에 있는, 상기 게이트 전극을 포함하는 비휘발성 메모리 셀.
  13. 제12항에 있어서, 상기 실질적으로 단결정질의 반도체 물질은 단결정질 실리콘인 비휘발성 메모리 셀.
  14. 제13항에 있어서, 상기 제1 부동 게이트는 실질적으로 삼각형상인 비휘발성 메모리 셀.
  15. 제14항에 있어서, 상기 제2 부동 게이트는 실질적으로 삼각형상인 비휘발성 메모리 셀.
  16. 제12항에 있어서, 상기 게이트 전극은 상기 채널영역에 평행한 비휘발성 메모리 셀.
  17. 제12항에 있어서, 측벽 및 바닥 벽을 구비한 제1 트렌치를 더 포함하고, 상기 제1 영역은 상기 제1 트렌치의 상기 측벽 및 바닥 벽을 따라 있고 상기 제1 부동 게이트에 용량적으로 결합된 비휘발성 메모리 셀.
  18. 제12항에 있어서, 측벽 및 바닥 벽을 구비한 제2 트렌치를 더 포함하고, 상기 제2 영역은 상기 제2 트렌치의 상기 측벽 및 바닥 벽을 따라 있고 상기 제2 부동 게이트에 용량적으로 결합된 비휘발성 메모리 셀.
  19. 복수의 행들 및 열들로 배열된 비휘발성 메모리 셀 어레이에 있어서,
    제1 도전형의 실질적으로 단결정질의 반도체 기판 물질;
    상기 반도체 기판 물질에 복수의 행들 및 열들로 배열된 복수의 비휘발성 메모리 셀들로서, 각 셀은 복수의 비트들을 저장하고, 각 셀은,
    상기 제1 도전형과는 다른 제2 도전형이며, 상기 물질에 있는 제1 영역;
    상기 제2 도전형이며, 상기 제1 영역과는 이격되어 상기 물질에 있는 제2 영역;
    전하들의 전도를 위해 상기 제1 영역과 상기 제2 영역을 연결하는, 제1 부분, 제2 부분 및 제3 부분을 구비한 채널영역;
    상기 채널영역 상의 유전층;
    상기 채널영역의 상기 제1 부분과는 이격되어 있는, 상기 유전층 상의 폴리실리콘으로 된 제1 부동 게이트로서, 상기 채널영역의 상기 제1 부분은 상기 제1 영역에 인접하여 있고, 상기 제1 부동 게이트는 상기 복수의 비트들 중 적어도 한 비트를 저장하는, 상기 제 1 부동 게이트;
    상기 채널영역의 상기 제2 부분과는 이격되어 있는, 상기 유전층 상에 폴리실리콘으로 된 제2 부동 게이트로서, 상기 채널영역의 상기 제2 부분은 상기 제2 영역에 인접하여 있고, 상기 제2 부동 게이트는 상기 복수의 비트들 중 적어도 다른 한 비트를 저장하는, 상기 제 2 부동 게이트;
    상기 제1 부동 게이트 및 상기 제2 부동 게이트에 용량적으로 결합되고, 상기 채널영역의 상기 제3 부분과는 이격된 게이트 전극으로서, 상기 채널영역의 상기 제3 부분은 상기 제1 부분과 상기 제2 부분 사이에 있는, 상기 게이트 전극을 포함하고,
    동일 행 내 상기 셀들은 상기 게이트 전극을 공통으로 구비하며;
    동일 열 내 상기 셀들은 상기 제1 영역을 공통으로 구비하고 상기 제2 영역을 공통으로 구비하며;
    이웃한 열들 내 상기 셀들은 상기 제1 영역을 공통으로 구비하는 비휘발성 메모리 셀 어레이.
  20. 제19항에 있어서, 상기 실질적으로 단결정질의 반도체 물질은 단결정질 실리콘인 비휘발성 메모리 셀 어레이.
  21. 제20항에 있어서, 상기 제1 부동 게이트는 대략 삼각형상인 비휘발성 메모리 셀 어레이.
  22. 제21항에 있어서, 상기 제2 부동 게이트는 대략 삼각형상인 비휘발성 메모리 셀 어레이.
  23. 제22항에 있어서, 상기 게이트 전극은 상기 채널영역에 평행한 비휘발성 메모리셀 어레이
  24. 제23항에 있어서, 측벽 및 바닥 벽을 구비한 제1 트렌치를 더 포함하고, 상기 제1 영역은 상기 제1 트렌치의 상기 측벽 및 바닥 벽을 따라 있고 상기 제1 부동 게이트에 용량적으로 결합된 비휘발성 메모리 셀 어레이.
  25. 제24항에 있어서, 측벽 및 바닥 벽을 구비한 제2 트렌치를 더 포함하고, 상기 제2 영역은 상기 제2 트렌치의 상기 측벽 및 바닥 벽을 따라 있고 상기 제2 부동 게이트에 용량적으로 결합된 비휘발성 메모리 셀 어레이.
  26. 제1 도전형의 실질적으로 단결정질의 반도체 물질에 비휘발성 메모리 셀을 제조하는 방법에 있어서,
    상기 제1 도전형과는 다른 제2 도전형의 제1 영역 및 제2 영역과, 상기 제 1 영역 및 제 2 영역을 연결하는 전하들의 전도를 위한 채널영역을 상기 물질에 형성하는 단계로서, 상기 채널영역은 제1 부분과 제2 부분을 구비하며 상기 채널영역의 상기 제1 부분은 상기 제1 영역에 인접하며 상기 채널의 상기 제2 부분은 상기 제1 부분과 상기 제2 영역 사이에 있는, 상기 제1 영역, 상기 제2 영역 및 상기 채널영역을 상기 물질에 형성하는 단계;
    상기 채널영역 상에 유전층을 형성하는 단계;
    상기 유전층 상에 희생층을 형성하는 단계;
    상기 희생층에 제 1 공동을 형성하는 단계로서, 상기 제 1 공동은 상기 채널영역의 상기 제1 부분과는 이격된, 상기 제1 공동을 형성하는 단계;
    상기 제1 공동에 제1 부동 게이트를 형성하는 단계; 및
    상기 제1 부동 게이트에 용량적으로 결합되고 상기 채널영역의 상기 제2 부분과는 이격된 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 셀 제조방법.
  27. 제26항에 있어서, 상기 희생층에 제2 공동을 형성하는 단계로서, 상기 제 2 공동은 상기 채널영역의 상기 제2 부분과는 이격된, 상기 제2 공동을 형성하는 단계;
    상기 제2 공동에 제2 부동 게이트를 형성하는 단계를 더 포함하고;
    상기 게이트 전극을 형성하는 단계는 상기 제2 부동 게이트에 용량적으로 결합되는 상기 게이트 전극을 형성하는 비휘발성 메모리 셀 제조방법.
  28. 제26항에 있어서, 상기 희생층은 제1 진성 폴리실리콘 층, 상기 제1 진성 폴리실리콘 층 상의 도핑된 폴리실리콘 층, 및 상기 도핑된 폴리실리콘 층 상의 제2 진성 폴리실리콘 층을 포함하는 비휘발성 메모리 셀 제조방법.
  29. 제26항에 있어서, 상기 희생층은 실리콘 질화물인 비휘발성 메모리 셀 제조방법.
  30. 제26항에 있어서, 상기 반도체 물질 내에 서로 이격된 제1 및 제2 트렌치를 형성하는 단계를 더 포함하고, 상기 트렌치들 각각은 측벽 및 바닥 벽을 구비하며;
    상기 물질에 제1 영역 및 제2 영역을 형성하는 상기 단계는 상기 제1 트렌치 및 상기 제2 트렌치의 상기 측벽에 인접한 상기 제1 영역 및 제2 영역을 각각 형성하는 단계를 포함하는 비휘발성 메모리 셀 제조방법.
  31. 제28항에 있어서, 상기 제1 및 제2 부동 게이트들 각각은 실질적으로 삼각형상인 비휘발성 메모리 셀 제조방법.
  32. 제31항에 있어서, 상기 제1 및 제2 부동 게이트들 각각은 폴리실리콘으로 만들어지는 비휘발성 메모리 셀 제조방법.
  33. 제31항에 있어서, 상기 제1 및 제2 부동 게이트들 각각은 실리콘 질화물로 만들어지는 비휘발성 메모리 셀 제조방법.
  34. 제1 도전형의 실질적으로 단결정질의 반도체 물질에 비휘발성 메모리 셀 어레이를 제조하는 방법에 있어서, 상기 비휘발성 메모리 셀 어레이는 상기 반도체 기판 물질에 복수의 행들 및 열들로 배열된 복수의 비휘발성 메모리 셀들을 구비하고, 상기 방법은,
    실질적으로 서로 평행하고 열 방향으로 확장하는 상기 반도체 기판상에 이격된 분리영역들을, 각 쌍의 이웃한 분리영역들 사이의 활성영역과 함께 형성하는 단계로서, 상기 반도체 기판은 표면을 구비하는, 상기 이격된 분리영역들 및 활성영역을 형성하는 단계;
    상기 활성영역들 각각에 복수의 메모리 셀들을 형성하는 단계를 포함하고, 상기 메모리 셀들 각각을 형성하는 단계는,
    상기 제1 도전형과는 다른 제2 도전형의 제1 영역 및 제2 영역을, 상기 제 1 영역 및 제2 영역을 연결하는 전하들의 전도를 위한 채널영역과 함께 상기 물질에 형성하는 단계로서, 상기 채널영역은 제1 부분과 제2 부분을 구비하며 상기 채널영역의 상기 제1 부분은 상기 제1 영역에 인접하며 상기 채널의 상기 제2 부분은 상기 제1 부분과 상기 제2 영역 사이에 있는, 상기 제1 영역, 상기 제2 영역 및 상기 채널영역을 상기 물질에 형성하는 단계;
    상기 채널영역 상에 유전층을 형성하는 단계;
    상기 유전층 상에 희생층을 형성하는 단계;
    상기 희생층에 제1 공동을 형성하는 단계로서, 상기 제1 공동은 상기 채널영역의 상기 제1 부분과는 이격된 상기 제1 공동을 형성하는 단계;
    상기 제1 공동에 제1 부동 게이트를 형성하는 단계; 및
    상기 제1 부동 게이트에 용량적으로 결합되고 상기 채널영역의 상기 제2 부분과는 이격된 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 셀 어레이 제조방법.
  35. 제34항에 있어서, 상기 희생층에 제2 공동을 형성하는 단계로서, 상기 제2 공동은 상기 채널영역의 상기 제2 부분과는 이격된, 상기 제2 공동을 형성하는 단계;
    상기 제2 공동에 제2 부동 게이트를 형성하는 단계를 포함하고;
    상기 게이트 전극을 형성하는 상기 단계는 상기 제2 부동 게이트에 용량적으로 결합되는 상기 게이트 전극을 형성하는 비휘발성 메모리 셀 어레이 제조방법.
  36. 제34항에 있어서, 상기 희생층은 제1 진성 폴리실리콘 층, 상기 제1 진성 폴리실리콘 층 상의 도핑된 폴리실리콘 층, 및 상기 도핑된 폴리실리콘 층 상의 제2 진성 폴리실리콘 층을 포함하는 비휘발성 메모리 셀 어레이 제조방법.
  37. 제34항에 있어서, 상기 희생층은 실리콘 질화물인 비휘발성 메모리 셀 어레이 제조방법.
  38. 제35항에 있어서, 상기 반도체 물질 내에 서로 이격된 제1 및 제2 트렌치를 형성하는 단계를 더 포함하고, 상기 트렌치들 각각은 측벽 및 바닥 벽을 구비하며;
    상기 물질에 제1 영역 및 제2 영역을 형성하는 상기 단계는 상기 제1 트렌치 및 상기 제2 트렌치의 상기 측벽에 인접한 상기 제1 영역 및 제2 영역을 각각 형성하는 단계를 포함하는 비휘발성 메모리 셀 어레이 제조방법.
  39. 제36항에 있어서, 상기 제1 및 제2 부동 게이트들 각각은 실질적으로 삼각형상인 비휘발성 메모리 셀 어레이 제조방법.
  40. 제39항에 있어서, 상기 제1 및 제2 부동 게이트들 각각은 폴리실리콘으로 만들어지는 비휘발성 메모리 셀 어레이 제조방법.
  41. 제39항에 있어서, 상기 제1 및 제2 부동 게이트들 각각은 실리콘 질화물로 만들어지는 비휘발성 메모리 셀 어레이 제조방법.
  42. 제37항에 있어서, 상기 제1 영역 및 상기 제2 영역을 형성하는 상기 단계는 복수의 열들을 가로질러 연속하게 상기 행방향으로 상기 제1 영역 및 상기 제2 영역을 형성하는 단계를 포함하고, 메모리 셀들의 이웃한 행들은 공통의 제1 영역을 공유하는 비휘발성 메모리 셀 어레이 제조방법.
  43. 제37항에 있어서, 상기 게이트 전극을 형성하는 상기 단계는 복수의 메모리 셀들을 가로질러 연속하게 상기 열 방향으로 상기 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 셀 어레이 제조방법.
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