KR100486075B1 - 트렌치 구조의 플래시 메모리 셀과 그 제조 방법 - Google Patents
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Abstract
본 발명은 트렌치 구조의 플래시 메모리 셀과 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판내에 소정 깊이를 갖는 트렌치를 형성하고, 기판 전면에 절연막을 증착하고 트렌치 부위의 절연막 내측벽에 서로 분리되는 플로팅 게이트를 형성하고, 트렌치가 형성되지 않은 기판 표면에 각각 소오스/드레인 접합을 형성한 후에, 결과물 전면에 게이트간 절연막을 형성한 후에 그 위에 컨트롤 게이트를 형성한다. 따라서 본 발명은 기판의 트렌치 내측벽에 셀프-얼라인으로 패터닝된 플로팅 게이트를 각각 제조함으로써 단일 평면상에 제조되는 셀에 비해 메모리 셀 어레이의 크기를 축소할 수 있다.
Description
본 발명은 비휘발성 플래시 메모리 셀 및 그 제조 방법에 관한 것으로서, 특히 셀의 집적화를 도모할 수 있는 트렌치 구조의 플래시 메모리 셀 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
한편 EEPROM형 플래시 메모리장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX 셀과 1셀당 2개 트랜지스터로 이루어진 스플리트 게이트(splite gate)형 셀을 들 수 있다.
이중에서 ETOX 셀 구조는 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동 전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조이다. 도 1은 종래 기술에 의한 ETOX 구조의 플래시 메모리 셀을 나타낸 수직 단면도이다. 도 1을 참조하면, ETOX 셀 구조는 반도체 기판(10)에 터널 산화막(tunnel oxide)(12)과 그 위에 플로팅 게이트(14), 게이트간 절연막(16) 및 컨트롤 게이트(18)가 순차 적층되어 있으며 플로팅 게이트(14) 사이의 채널(channel)을 사이에 두고 기판 내에 소오스/드레인 접합(source/drain junction)(20)이 형성되어 있다.
한편 기존 ETOX 셀의 경우 반도체 메모리의 고집적화에 따라 셀의 크기가 축소되고 있으나 스케일링 다운의 한계가 있다. 그러므로 도 2와 같이 소오스/드레인 사이의 채널 위에 형성되는 플로팅 게이트를 둘로 나누어 1셀 당 2비트를 사용하여 메모리 셀의 집적화를 이루는 기술이 제안되었다.
도 2는 종래 기술에 의한 멀티 비트의 플래시 메모리 셀을 나타낸 수직 단면도이다. 도 2를 참조하면, 종래 멀티 비트의 셀 구조는 반도체 기판(30)에 터널 산화막(32)과 그 위에 둘로 분리된 플로팅 게이트들(34a, 34b), 플로팅 게이트들(34a, 34b) 상측과 그 측면 사이를 감싸는 게이트간 절연막(36) 및 게이트 절연막(36) 상부에 컨트롤 게이트(38)가 순차 적층되어 있으며 플로팅 게이트들(34a, 34b) 사이의 채널을 사이에 두고 기판 내에 소오스/드레인 접합(40)이 형성되어 있다.
이러한 셀 구조에서는 소오스/드레인(40)을 바꾸어서 프로그램(program)하면 각각의 플로팅 게이트(34a, 34b)에 전자가 주입되어 각각 문턱 전압을 조절할 수 있으므로 이를 이용하여 2비트/1셀로 프로그래밍이 가능하다.
하지만 상기와 같이 멀티 비트용 플래시 메모리 셀의 경우 플로팅 게이트 사이를 분리하는데 적정 크기의 마스크 패턴을 사용해야 하므로 셀 크기가 다소 커지거나 제조 공정이 복잡해지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 기판에 소정 영역이 식각된 트렌치를 형성하고 트렌치 내측벽에 셀프-얼라인 식각으로 도전막을 패터닝하여 플로팅 게이트를 제조함으로써 ETOX 셀 또는 멀티 비트용 셀의 크기를 축소할 수 있는 트렌치 구조의 플래시 메모리 셀 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 플래시 메모리 셀의 구조에 있어서, 플래시 메모리 셀의 구조에 있어서, 반도체 기판내에 소정 깊이를 갖는 트렌치; 상기 트렌치가 형성된 기판 전면에 증착된 절연막과, 상기 트렌치 부위의 절연막 내측벽과 그에 연결되는 상기 트렌치 바닥 일부분에 서로 분리되도록 형성된 플로팅 게이트; 상기 트렌치가 형성되지 않은 기판 표면에 각각 형성된 소오스/드레인 접합; 및 상기 플로팅 게이트 및 절연막 전면에 형성된 게이트간 절연막; 및 상기 게이트간 절연막 상부에 형성된 컨트롤 게이트를 구비한다.
상기 목적을 달성하기 위하여 본 발명은 플래시 메모리 셀의 제조 방법에 있어서, 플래시 메모리 셀의 제조 방법에 있어서, 반도체 기판내에 소정 깊이를 갖는 트렌치를 형성하는 단계; 상기 기판 전면에 절연막을 증착한 후 상기 절연막 전면에 도전막을 형성하는 단계; 상기 트렌치 부위의 도전막 내측벽에 스페이서를 형성하고 상기 스페이서에 맞추어 상기 도전막을 패터닝하는 단계; 상기 스페이서를 제거하여 상기 트렌치 부위의 절연막 내측벽에 서로 분리되는 플로팅 게이트를 형성하되, 상기 플로팅 게이트는 상기 트렌치의 측벽뿐만 아니라 트렌츠 내의 바닥 일부에 형성되는 단계; 상기 트렌치가 형성되지 않은 기판 표면에 각각 소오스/드레인 접합을 형성하는 단계; 및 상기 결과물 전면에 게이트간 절연막을 형성하고 그 위에 컨트롤 게이트를 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 트렌치 구조의 플래시 메모리의 셀 어레이를 설명하기 위한 레이아웃도이다. 도 3을 참조하면, 일반 플래시 메모리의 ETOX 셀 어레이를 나타낸 것으로 다수개의 워드 라인(WL)에 셀 트랜지스터의 컨트롤 게이트가 연결되어 있으며 다수개의 비트 라인(BL)에 셀 트랜지스터의 소오스 또는 드레인이 연결되어 있다. 본 발명의 일 실시예에서는 이러한 ETOX 셀 2개(a)의 플로팅 게이트를 각각 기판의 트렌치 내측벽에 구비하도록 함으로써 일반적인 단일 평면상에 구현되는 셀에 비해 메모리 셀 어레이를 집적화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 트렌치 구조의 플래시 메모리 셀을 나타낸 평면도이다. 도 5는 도 4의 A-A'선으로 자른 셀의 수직 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 본 실시예의 셀 구조는 반도체 기판(100)내에 소정 깊이를 갖는 트렌치(101)와, 트렌치(101)가 형성된 기판 전면에 증착된 터널 산화막용 절연막(102)과, 트렌치(101) 부위의 절연막(102) 내측벽에 각각 서로 분리되도록 플로팅 게이트들(104a, 104b)이 형성되어 있다. 트렌치(101)가 형성되지 않은 기판 표면에 플로팅 게이트(104a, 104b)와 오버랩되도록 소오스/드레인 접합(106)이 각각 형성되는데, 플로팅 게이트들(104a, 104b) 사이의 트렌치 기판내에도 소오스 또는 드레인 접합(106)이 형성되어 있다. 플로팅 게이트(104a, 104b) 및 절연막(102) 전면에 게이트간 절연막(108)이 형성되며 게이트간 절연막(108) 상부에 컨트롤 게이트(110)가 형성되어 있다.
여기서 두 개의 플로팅 게이트(104a, 104b)는 트렌치(101) 영역에 형성되며 플로팅 게이트(104a, 104b)의 배치 방향과 나란히 소오스/드레인 접합(106)이 배치되어 있다. 반면에 컨트롤 게이트(110)는 플로팅 게이트(104a, 104b)와 교차되는 방향으로 배치되어 있다.
도 6a 내지 도 6g는 본 발명의 일실시예에 따른 트렌치 구조의 플래시 메모리 셀의 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면들은 도 4의 A-A'선으로 자른 셀의 수직 단면도들이다. 이들 도면을 참조하면 본 실시예의 셀 제조 공정은 다음과 같다.
우선 도 6a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 소정 깊이를 갖는 트렌치(101)를 형성한다. 여기서 트렌치(101)는 셀의 집적화를 위하여 수직으로 두 개의 플로팅 게이트를 형성하기 위한 영역이다. 이때 트렌치(101)의 폭(width) 및 깊이(depth)는 예를 들어 폭 0.7um, 깊이 0.3um이며 이 크기는 셀의 채널 영역에 따라 조정된다.
그리고 도 6b에 도시된 바와 같이, 기판(100) 전면에 터널 산화막용 절연막(102)을 증착하고 그 위에 도전막(104), 예를 들어 도프트 폴리실리콘 또는 금속을 적층한다. 그 다음 도전막(104) 상부에 절연막(105)을 추가 형성한다. 이때 절연막(105)은 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4) 등이 사용될 수 있다.
도 6c에 도시된 바와 같이, 절연막(105)을 건식 식각(dry etch)하여 트렌치(101) 부위의 도전막(104) 내측벽에 스페이서(spacer)(105a)를 형성한다. 여기서 스페이서(105a)는 별도의 마스크를 사용하지 않고서도 트렌치 측벽에 도전막(104)을 셀프얼라인(self align)으로 식각하기 위해 형성되는 것이다.
도 6d에 도시된 바와 같이, 건식 식각 공정을 이용하여 스페이서(105a)에 셀프얼라인되도록 도전막(104)을 패터닝하여 트렌치(101)의 절연막(102) 내측벽에 각각 서로 분리된 플로팅 게이트(104a, 104b)를 형성한다. 이때 플로팅 게이트(104a, 104b)는 트렌치(101)의 내측벽과 그에 연결되는 바닥 또는 트렌치가 형성되지 않는 기판 상부에도 일부 형성될 수 있다. 그런 다음 도 6e와 같이 스페이서(105a)를 습식 식각(wet etch)으로 제거한다.
계속해서 도 6f에 도시된 바와 같이 기판 전면에 소오스/드레인 도펀트를 이온 주입(n+ 도펀트)하여 트렌치가 형성되지 않은 기판 표면과 플로팅 게이트(104a, 104b) 사이의 트렌치 바닥 기판내에 각각 소오스/드레인 접합(106)을 형성한다. 여기서 소오스/드레인 접합(106)은 LDD 구조를 채택할 수 있으며 그 플로팅 게이트(104a, 104b)와 일정 간격 오버랩되도록 한다.
그리고나서 도 6g에 도시된 바와 같이, 상기 결과물 전면에 게이트간 절연막(108)으로서 ONO(Oxide-Nitride-Oxide)을 증착하고 그 위에 도전막으로서 도프트 폴리실리콘 또는 금속을 증착한 후에 이를 패터닝하여 컨트롤 게이트(110)를 형성한다.
상기와 같이 제조된 본 실시예의 플래시 메모리 셀은 기판의 트렌치 내측벽에 각각 두 개의 플로팅 게이트를 구비하고 있어 ETOX 구조의 메모리 셀 어레이를 집적화할 수 있다.
한편 본 발명의 다른 실시예는 멀티 비트용 플래시 메모리 셀의 구조와 그 제조 방법에 대한 것이다. 도 7은 본 발명의 다른 실시예에 따른 트렌치 구조의 멀티 비트용 플래시 메모리의 셀 어레이를 설명하기 위한 레이아웃도이다.
도 7을 참조하면, 일반 플래시 메모리의 멀티 비트용 셀 어레이를 나타낸 것으로 다수개의 워드 라인(WL)에 셀 트랜지스터(CH1, CH2)의 컨트롤 게이트가 연결되어 있으며 다수개의 비트 라인(BL)에 2개 셀 트랜지스터(CH1, CH2) 단위로 소오스 또는 드레인이 연결되어 있다. 본 발명의 다른 실시예에서는 이러한 멀티 비트용 셀 2개(b)의 플로팅 게이트를 각각 기판의 트렌치 내측벽에 구비하도록 함으로써 일반적인 단일 평면상에 구현되는 셀에 비해 메모리 셀 어레이를 집적화할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 트렌치 구조의 멀티 비트용 플래시 메모리 셀을 나타낸 평면도이다. 도 9는 도 8의 A-A'선으로 자른 셀의 수직 단면도,
도 8 및 도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 셀 구조는 반도체 기판(200)내에 소정 깊이를 갖는 트렌치(201)와, 트렌치(201)가 형성된 기판 전면에 증착된 터널 산화막용 절연막(202)과, 트렌치(201) 부위의 절연막(202) 내측벽에 각각 서로 분리되도록 플로팅 게이트들(204a, 204b)이 형성되어 있다. 트렌치(201)가 형성되지 않은 기판 표면에 플로팅 게이트(204a, 204b)와 오버랩되도록 소오스/드레인 접합(206)이 각각 형성되어 있다. 플로팅 게이트(204a, 204b) 및 절연막(202) 전면에 게이트간 절연막(208)이 형성되며 게이트간 절연막(208) 상부에 컨트롤 게이트(210)가 형성된다.
여기서 두 개의 플로팅 게이트(204a, 204b)는 트렌치(201) 영역에 형성되며 플로팅 게이트(204a, 204b)의 배치 방향과 나란히 소오스/드레인 접합(206)이 배치되어 있다. 그리고 트렌치(201) 측면 및 바닥으로 이어지는 전체 폭(w)은 멀티 비트용 셀의 채널 길이가 된다. 또한 컨트롤 게이트(210)는 플로팅 게이트(204a, 204b)와 교차되는 방향으로 배치되어 있다.
도 10a 내지 도 10g는 본 발명의 다른 실시예에 따른 트렌치 구조의 멀티 비트용 플래시 메모리 셀의 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하면 본 실시예의 제조 공정은 다음과 같다.
도 10a에 도시된 바와 같이, 반도체 기판(200)으로서 실리콘 기판에 소정 깊이를 갖는 트렌치(201)를 형성한다. 여기서 트렌치(201)는 셀의 집적화를 위하여 수직으로 두 개의 플로팅 게이트를 형성하기 위한 영역이다. 이때 트렌치(201)의 폭(width) 및 깊이(depth)는 예를 들어 폭 0.7um, 깊이 0.3um이며 이 크기는 셀의 채널 영역에 따라 조정된다.
그리고 도 10b에 도시된 바와 같이, 기판(200) 전면에 터널 산화막용 절연막(202)을 증착하고 그 위에 도전막(204)으로서 도프트 폴리실리콘 또는 금속을 적층한다. 그 다음 도전막(204) 상부에 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4) 등의 절연막(205)을 추가 형성한다.
이어서 도 10c에 도시된 바와 같이, 절연막(205)을 건식 식각하여 트렌치(201) 부위의 도전막(204) 내측벽에 스페이서(205a)를 형성한다.
계속해서 도 10d에 도시된 바와 같이, 건식 식각 공정을 이용하여 스페이서(205a)에 셀프얼라인되도록 도전막(204)을 패터닝하여 트렌치(201)의 절연막(202) 내측벽에 각각 서로 분리된 플로팅 게이트(204a, 204b)를 형성한다. 이때 플로팅 게이트(204a, 204b)는 트렌치(201)의 내측벽과 그에 연결되는 바닥 또는 트렌치가 형성되지 않는 기판 상부에도 일부 형성될 수 있다. 그런 다음 도 10e와 같이, 별도의 마스크를 사용하지 않고서도 트렌치 측벽에 셀프얼라인으로 플로팅 게이트(204a, 204b)를 형성하기 위한 스페이서(205a)를 습식 식각으로 제거한다.
그리고 도 10f에 도시된 바와 같이, 사진 공정을 진행하여 트렌치 부위를 마스킹하는 포토레지스트 패턴(207)을 형성하고 기판 전면에 소오스/드레인 도펀트를 이온 주입(n+ 도펀트)하여 트렌치가 형성되지 않은 기판 표면에 각각 소오스/드레인 접합(206)을 형성한다. 본 발명의 다른 실시예 역시 LDD 구조로 소오스/드레인 접합(206)을 형성하며 각 플로팅 게이트(204a, 204b)와 소오스/드레인 접합(206)을 일정 간격 오버랩되도록 한다.
그리고나서 포토레지스트 패턴(207)을 제거한 후에 도 10g에 도시된 바와 같이, 상기 결과물 전면에 게이트간 절연막(208)으로서 ONO(Oxide-Nitride-Oxide)을 증착하고 그 위에 도전막으로서 도프트 폴리실리콘 또는 금속을 증착한 후에 이를 패터닝하여 컨트롤 게이트(210)를 형성한다.
상기와 같이 제조된 본 발명의 다른 실시예에 따른 플래시 메모리 셀은 기판의 트렌치 내측벽에 각각 두 개의 플로팅 게이트를 구비하고 있어 멀티 비트용 메모리 셀 어레이를 집적화할 수 있다.
이상 설명한 바와 같이, 본 발명은 기판에 소정 영역이 식각된 트렌치를 형성하고 트렌치 내측벽에 셀프-얼라인 식각으로 도전막을 패터닝하여 서로 분리된 플로팅 게이트를 제조함으로써 단일 평면상에 제조되는 ETOX 또는 멀티 비트용 셀에 비해 메모리 셀 어레이의 크기를 축소할 수 있다.
한편, 본 발명은 ETOX 셀 또는 멀티 비트용 셀의 플로팅 게이트를 트렌치 내측벽에 패터닝한 후에 컨트롤 게이트를 패터닝하는 공정에 대해서 설명하였지만, 컨트롤 게이트를 패터닝할 때 게이트간 절연막뿐만 아니라 플로팅 게이트까지 셀프얼라인으로 패터닝할 수 있다. 즉 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1은 종래 기술에 의한 ETOX 구조의 플래시 메모리 셀을 나타낸 수직 단면도,
도 2는 종래 기술에 의한 멀티 비트의 플래시 메모리 셀을 나타낸 수직 단면도,
도 3은 본 발명의 일 실시예에 따른 트렌치 구조의 플래시 메모리의 셀 어레이를 설명하기 위한 레이아웃도,
도 4는 본 발명의 일 실시예에 따른 트렌치 구조의 플래시 메모리 셀을 나타낸 평면도,
도 5는 도 4의 A-A'선으로 자른 셀의 수직 단면도,
도 6a 내지 도 6g는 본 발명의 일실시예에 따른 트렌치 구조의 플래시 메모리 셀의 제조 방법을 설명하기 위한 공정 순서도,
도 7은 본 발명의 다른 실시예에 따른 트렌치 구조의 멀티 비트용 플래시 메모리의 셀 어레이를 설명하기 위한 레이아웃도,
도 8은 본 발명의 다른 실시예에 따른 트렌치 구조의 멀티 비트용 플래시 메모리 셀을 나타낸 평면도,
도 9는 도 8의 A-A'선으로 자른 셀의 수직 단면도,
도 10a 내지 도 10g는 본 발명의 다른 실시예에 따른 트렌치 구조의 멀티 비트용 플래시 메모리 셀의 제조 방법을 설명하기 위한 공정 순서도.
Claims (15)
- 플래시 메모리 셀의 제조 방법에 있어서,반도체 기판내에 소정 깊이를 갖는 트렌치를 형성하는 단계;상기 기판 전면에 절연막을 증착한 후 상기 절연막 전면에 도전막을 형성하는 단계;상기 트렌치 부위의 도전막 내측벽에 스페이서를 형성하고 상기 스페이서에 맞추어 상기 도전막을 패터닝하는 단계;상기 스페이서를 제거하여 상기 트렌치 부위의 절연막 내측벽에 서로 분리되는 플로팅 게이트를 형성하되, 상기 플로팅 게이트는 상기 트렌치의 측벽뿐만 아니라 트렌츠 내의 바닥 일부에 형성되는 단계;상기 트렌치가 형성되지 않은 기판 표면에 각각 소오스/드레인 접합을 형성하는 단계; 및상기 결과물 전면에 게이트간 절연막을 형성하고 그 위에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 트렌치 폭 및 깊이는 상기 셀의 채널 영역에 따라 조정되는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 플로팅 게이트는 상기 트렌치가 형성되지 않는 기판 상부에도 일부 형성되는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀 제조 방법.
- 삭제
- 제 1항에 있어서, 상기 소오스/드레인 접합을 형성하는 단계는 상기 트렌치 부위를 마스킹한 후에 도전형 불순물을 이온 주입하는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 접합은 상기 분리된 플로팅 게이트 사이의 트렌치 바닥 기판내에도 형성되는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀 제조 방법.
- 제 6항에 있어서, 상기 트렌치 바닥 기판에도 소오스/드레인 접합을 형성하는 단계는 상기 기판 전면에 도전형 불순물을 이온 주입하는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀 제조 방법.
- 제 1항 또는 제 6항에 있어서, 상기 소오스/드레인 접합은 상기 플로팅 게이트와 오버랩되는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀 제조 방법.
- 제 1항 또는 제 6항에 있어서, 상기 소오스/드레인 접합은 LDD 구조를 채택한 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀 제조 방법.
- 플래시 메모리 셀의 구조에 있어서,반도체 기판내에 소정 깊이를 갖는 트렌치;상기 트렌치가 형성된 기판 전면에 증착된 절연막과, 상기 트렌치 부위의 절연막 내측벽과 그에 연결되는 상기 트렌치 바닥 일부분에 서로 분리되도록 형성된 플로팅 게이트;상기 트렌치가 형성되지 않은 기판 표면에 각각 형성된 소오스/드레인 접합; 및상기 플로팅 게이트 및 절연막 전면에 형성된 게이트간 절연막; 및상기 게이트간 절연막 상부에 형성된 컨트롤 게이트를 구비한 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀.
- 제 10항에 있어서, 상기 트렌치 폭 및 깊이는 상기 셀의 채널 영역에 따라 조정되는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀.
- 제 10항에 있어서, 상기 플로팅 게이트는 상기 트렌치가 형성되지 않는 기판 상부에도 일부 형성되는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀.
- 제 10항에 있어서, 상기 소오스/드레인 접합은 상기 분리된 플로팅 게이트 사이의 트렌치 바닥 기판내에도 형성되는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀.
- 제 10항 또는 제 13항에 있어서, 상기 소오스/드레인 접합은 상기 플로팅 게이트와 오버랩되는 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀.
- 제 10항 또는 제 13항에 있어서, 상기 소오스/드레인 접합은 LDD 구조를 채택한 것을 특징으로 하는 트렌치 구조의 플래시 메모리 셀.
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