KR20000044872A - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 실리콘 기판에 트렌치를 형성하고 트렌치의 양측벽에 스페이서 형태의 플로팅 게이트를 각각 형성하므로써 소자의 집적도를 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 실리콘 기판에 트렌치(Trench)를 형성하고 트렌치의 양측벽에 스페이서(Spacer) 형태의 플로팅 게이트를 각각 형성하므로써 소자의 집적도를 향상시킬 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자는 전기적인 프로그램 및 소거 기능을 갖는다. 이러한 플래쉬 메모리 소자의 메모리 셀은 게이트 전극이 가지는 형태에 따라 적층(Stack)형과 스프리트(Split)형으로 나누어지는데, 적층형의 게이트 전극을 갖는 종래 플래쉬 메모리 셀의 제조 방법을 설명하면 다음과 같다.
도 1a 및 1b는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 2 및 3을 참조하여 설명하기로 한다.
도 1a는 필드 산화막(2)이 형성된 실리콘 기판(1)의 채널 영역(CH) 상부에 터널 산화막(4), 플로팅 게이트(5), 유전체막(6) 및 콘트롤 게이트(7)가 적층된 구조의 게이트 전극을 형성한 상태의 단면도이다.
도 1b는 상기 채널 영역(CH) 양측부에 형성된 상기 필드 산화막(2) 하부의 상기 실리콘 기판(1)에 불순물 이온을 주입하여 제 1 및 제 2 접합영역(3A 및 3B)을 각각 형성한 상태의 단면도로서, 도 2의 X1 - X2 부분을 절취한 상태이다.
이와 같이 형성된 플래쉬 메모리 셀을 이용하여 도 2와 같이 메모리 셀 어레이를 형성하면 상기 콘트롤 게이트(7)는 워드라인(WL1, WL2, WL3)으로 이용되며, 상기 제 1 및 제 2 접합영역(3A 및 3B)은 제 1 및 제 2 비트라인(BL1 및 BL2)으로 이용된다. 따라서, 도 3에 도시된 "A" 부분의 메모리 셀을 프로그램시키고자 하는 경우 워드라인(WL2)과 제 1 및 제 2 비트라인(BL1 및 BL2)에 각각의 프로그램 바이어스 전압을 인가하면 된다.
그런데, 상기와 같은 종래의 제조 방법은 비트라인 즉, 상기 제 1 및 제 2 접합영역(3A 및 3B)이 이온 주입 방법으로 형성되기 때문에 이온의 측면확산에 의한 소자 분리 영역의 확보가 어려우며, 상기 플로팅 게이트(5) 및 콘트롤 게이트(7)가 모두 실리콘 기판(1)상에 형성되기 때문에 소자의 집적도를 향상시키기 어려운 단점을 갖는다.
따라서 본 발명은 실리콘 기판에 트렌치를 형성하고 트렌치의 양측벽에 스페이서 형태의 플로팅 게이트를 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 상기 트렌치를 포함하는 상기 실리콘 기판상에 터널 산화막을 형성하는 단계와, 상기 단계로부터 상기 터널 산화막상에 폴리실리콘층을 형성한 후 상기 실리콘 기판이 노출되는 시점까지 상기 폴리실리콘층 및 터널 산화막을 순차적으로 식각하여 상기 트렌치의 양측벽에 스페이서 형태의 플로팅 게이트를 각각 형성하는 단계와, 상기 단계로부터 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 제 1 및 제 2 접합영역을 각각 형성한 후 전체 상부면에 유전체막을 형성하는 단계와, 상기 단계로부터 상기 제 1 접합영역의 실리콘 기판상에 존재하는 유전체막을 제거한 후 전체 상부면에 폴리실리콘을 증착하여 콘트롤 게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1a 및 1b는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 도 1을 설명하기 위한 레이-아웃도.
도 3은 도 2의 회로도.
도 4a 내지 4d는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 5는 도 4d를 설명하기 위한 레이-아웃도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 실리콘 기판 2: 필드 산화막
3A 및 17A: 제 1 접합영역 3B 및 17B: 제 2 접합영역
4 및 13: 터널 산화막 5 및 14: 플로팅 게이트
6 및 15: 유전체막 7 및 16: 콘트롤 게이트
12: 트렌치
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4a 내지 4d는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 5를 참조하여 설명하면 다음과 같다.
도 4a는 실리콘 기판(11)에 소정 깊이의 트렌치(12)를 형성한 후 상기 트렌치(12)를 포함하는 상기 실리콘 기판(11)상에 터널 산화막(13)을 형성한 상태의 단면도이다.
도 4b는 상기 터널 산화막(13)상에 폴리실리콘층을 형성한 후 상기 실리콘 기판(11)이 노출되는 시점까지 상기 폴리실리콘층 및 터널 산화막(13)을 순차적으로 전면 식각하여 상기 트렌치(12)의 양측벽에 스페이서 형태의 플로팅 게이트(14)를 각각 형성한 상태의 단면도로서, 이때, 상기 플로팅 게이트(14)간의 간격은 사진 공정에 의해 정해지지 않고 식각 공정에 의해 정해지기 때문에 사진 공정시보다 작게 정할 수 있다.
도 4c는 노출된 상기 실리콘 기판(11)에 불순물 이온을 주입하여 제 1 및 제 2 접합영역(17A 및 17B)를 각각 형성한 후 전체 상부면에 유전체막(15)을 형성한 상태의 단면도로서, 상기 유전체막(15)은 산화막, 질화막 및 산화막이 적층된 구조로 형성한다.
도 4d는 사진 및 식각 공정을 이용하여 상기 제 1 접합영역(17A)의 실리콘 기판(11)상에 존재하는 유전체막(15)을 제거한 후 전체 상부면에 폴리실리콘층을 증착하여 콘트롤 게이트(16)를 형성한 상태의 단면도로서, 이때, 상기 콘트롤 게이트(16)는 상기 제 1 접합영역(17A)과 직접 접속된다. 도 4d는 도 5의 Y1 - Y2 부분을 절취한 상태이다.
이와 같이 형성된 플래쉬 메모리 셀을 이용하여 도 5와 같이 메모리 셀 어레이를 형성하면 상기 콘트롤 게아트(16)는 워드라인(WL1, WL2)으로 이용되며, 상기 제 1 및 제 2 접합영역(17A 및 17B)은 제 1 및 제 2 비트라인(BL1 및 BL2)으로 이용된다. 그리고 상기와 같이 제조된 플래쉬 메모리 셀은 FN 터널링에 의해 프로그램 및 소거된다.
상술한 바와 같이 본 발명에 의하면 실리콘 기판에 트렌치를 형성하고 트렌치의 양측벽에 스페이서 형태의 플로팅 게이트를 각각 형성하므로써 소자의 집적도가 향상될 수 있으며, 또한 콘트롤 게이트와 제 1 접합영역이 직접 접속됨으로써 콘택홀 형성 공정이 필요치 않게 된다. 따라서 본 발명을 이용하면 공정의 단계를 감소시키며 소자의 집적도를 향상시킬 수 있다.
Claims (2)
- 플래쉬 메모리 셀의 제조 방법에 있어서,실리콘 기판에 소정 깊이의 트렌치를 형성한 후 상기 트렌치를 포함하는 상기 실리콘 기판상에 터널 산화막을 형성하는 단계와,상기 단계로부터 상기 터널 산화막상에 폴리실리콘층을 형성한 후 상기 실리콘 기판이 노출되는 시점까지 상기 폴리실리콘층 및 터널 산화막을 순차적으로 식각하여 상기 트렌치의 양측벽에 스페이서 형태의 플로팅 게이트를 각각 형성하는 단계와,상기 단계로부터 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 제 1 및 제 2 접합영역을 각각 형성한 후 전체 상부면에 유전체막을 형성하는 단계와,상기 단계로부터 상기 제 1 접합영역의 실리콘 기판상에 존재하는 유전체막을 제거한 후 전체 상부면에 폴리실리콘을 증착하여 콘트롤 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 산화막, 질화막 및 산화막이 적층된 구조로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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| KR100442883B1 (ko) * | 2002-09-11 | 2004-08-02 | 삼성전자주식회사 | 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 |
| KR100486075B1 (ko) * | 2002-09-19 | 2005-04-29 | 동부아남반도체 주식회사 | 트렌치 구조의 플래시 메모리 셀과 그 제조 방법 |
| KR100487547B1 (ko) * | 2002-09-12 | 2005-05-03 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
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1998
- 1998-12-30 KR KR1019980061375A patent/KR20000044872A/ko not_active Application Discontinuation
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