KR100661230B1 - 플래시 메모리 셀 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 title description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000002955 isolation Methods 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 21
- 238000005516 engineering process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
액티브 영역 및 트렌치 영역이 형성되어 있는 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘, 제2 산화막 및 제2 다결정 실리콘이 형성되어 있는 플래시 메모리 셀에 있어서, 평행하게 형성되어 있는 복수개의 트렌치 라인, 트렌치 라인과 수직한 방향으로 형성되어 있는 복수개의 게이트 라인, 게이트 라인 사이에 형성되어 있으며, 게이트 라인과 평행한 방향으로 액티브 영역 및 트렌치 영역의 표면에 이온 주입되어 있는 공통 소스 영역을 포함하고, 공통 소스 영역은 제1 산화막이 형성된 위치 보다 소정의 깊이만큼 낮게 형성되어 있는 플래시 메모리 셀.
플래시메모리, 자기정렬소스, 공통소스
Description
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이고,
도 2는 도 1의 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3 및 도 4는 본 발명에 따른 메모리 셀의 제조 방법에서 공통 소스 라인을 형성하는 단계를 공정 순서에 따라 도시한 단면도이다.
본 발명은 플래시 메모리 셀 및 그 제조 방법에 관한 것이다.
일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막, 절연막의 개재 하에 적층된 부유 게이트 및 제어 게이트 및 노출된 기판 부위에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1 개의 트랜지스터로서 1 비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이러한 플래시 메모리 소자는 소스 라인(source line)을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결층을 가진다. 이러한 소스 연결층은 각 단위 셀의 소스에 콘택을 형성하여 연결하는 금속 콘택(metal contact) 방법을 이용하여 형성될 수 있지만, 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적절하지 않다. 따라서 소자의 고집적화를 실현하기 위해 최근에는 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 확산층으로 된 공통 소스 라인(common source line)을 많이 적용하고 있다.
구체적으로, 상기 SAS 공정이란 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접한 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막(Field oxide)을 제거하는 이등방성(Anisotropic) 식각을 실시하는 공정을 말한다. 이러한 SAS 기술은 비트 라인(BL) 방향으로 셀(Cell)의 크기를 감소(Shrink)시키게 되는데, 게이트와 소스 사이의 간격(Gate to Source Space) 부분을 감소시킬 수 있기 때문에 0.25㎛급 기술에서는 필수적인 공정이다. 이러한 SAS 기술의 도입으로 인해 셀 크기를 약 20% 정도 감소시킬 수 있게 된다. 그러나, 이러한 SAS 기술을 적용한 메모리 셀에서 공통 소스 라인은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접촉 저항이 급격하게 증가하는 단점이 있다. 이와 같이 공통 소스 라인의 저항이 커지는 이유는 정션 저항이 트렌치 영역의 표면 모양을 따라 형성되므로, 실제적인 면저항의 길이가 길어지기 때문이고, 트렌치 영역의 측벽 비저항 자체가 커지기 때문이다. 즉, 이온 주입 시 트렌치 영역의 측벽에는 상대적으로 적은 량의 이온이 주 입되어 저항이 매우 높아지기 때문이다.
특히, 0.25㎛ 혹은 0.18㎛ 급 이하에서 대부분의 메모리 셀에서는 격리 기술로서 얕은 트렌치 격리(Shallow Trench Isolation : STI) 기술을 사용하고 있는데, STI 격리 기술은 워드 라인(WL) 방향으로, SAS 기술은 비트 라인(BL) 방향으로 셀 크기를 줄이기 위한 필수적인 기술인데, 이 두 기술을 동시에 적용하는 경우 소스 저항이 대폭 증대하는 문제점이 있다.
플래쉬 메모리는 내부 고전압(internal high voltage)을 사용하므로, 셀 크기가 줄어들면서 트렌치 깊이가 깊어져서 점점 공통 소스 라인의 길이가 증가하여 소스 저항에 불리하게 작용하며, 임베디드 플래쉬(embedded flash)의 경우에는 프로그램 특성 및 읽기 속도가 저하되는 등 제품에 치명적인 악영향을 미친다.
본 발명의 기술적 과제는 SAS 기술 적용 시 발생하는 공통 소스 라인의 접촉 저항을 최소화할 수 있는 플래시 메모리 셀 및 그의 제조 방법을 제공하는 것이다.
본 발명에 따른 플래시 메모리 셀은 액티브 영역 및 트렌치 영역이 형성되어 있는 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘, 제2 산화막 및 제2 다결정 실리콘이 형성되어 있는 플래시 메모리 셀에 있어서, 평행하게 형성되어 있는 복수개의 트렌치 라인, 상기 트렌치 라인과 수직한 방향으로 형성되어 있는 복수개의 게이트 라인, 상기 게이트 라인 사이에 형성되어 있으며, 상기 게이트 라인과 평행한 방향으로 액티브 영역 및 트렌치 영역의 표면에 이온 주입되어 있는 공통 소스 영역을 포함하고, 상기 공통 소스 영역은 상기 제1 산화막이 형성된 위치 보다 소정의 깊이만큼 낮게 형성되어 있다.
상기 액티브 영역은 소스 영역일 수 있다.
상기 트렌치 라인은 비트 라인 방향에 평행하고, 상기 게이트 라인은 워드 라인 방향에 평행할 수 있다.
반도체 기판에 액티브 영역 및 트렌치 영역을 형성하는 단계, 상기 트렌치 영역에 절연 물질을 채워 소자 분리막을 형성하는 단계, 상기 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘을 형성하는 단계, 상기 제1 다결정 실리콘의 일부를 식각하여 제거하는 단계, 상기 제1 다결정 실리콘 및 제1 산화막 위에 제2 산화막 및 제2 다결정 실리콘을 형성하는 단계, 상기 제2 다결정 실리콘, 제2 산화막 및 제1 다결정 실리콘을 패터닝하여 복수개의 게이트 라인을 형성하는 단계, SAS 마스크를 이용하여 복수개의 게이트 라인 사이의 소자 분리막을 식각하여 액티브 영역 및 트렌치 영역을 노출함으로써 공통 소스 영역을 형성하는 단계, 그리고 상기 SAS 마스크를 이용하여 이온 주입을 진행하는 단계를 포함한다.
상기 액티브 영역은 소스 영역일 수 있다.
상기 이온 주입에 의해 상기 소스 영역의 표면 및 상기 트렌치 영역의 표면에 이온이 주입될 수 있다.
상기 소스 영역의 폭은 0.05~0.35um으로 할 수 있다.
상기 제1 다결정 실리콘의 일부를 식각하여 제거하는 단계에서 상기 제1 다결정 실리콘은 상기 공통 소스 영역에 30~70% 형성될 수 있다.
상기 트렌치 라인은 비트 라인 방향에 평행하고, 상기 게이트 라인은 워드 라인 방향에 평행할 수 있다.
상기 SAS 마스크는 게이트 라인의 일부 및 서로 이웃하는 게이트 라인사이를 노출할 수 있다.
상기 제1 다결정 실리콘 및 제1 산화막 위에 제2 산화막 및 제2 다결정 실리콘을 형성하는 단계에서 상기 공통 소스 영역에는 제2 산화막 및 제2 다결정 실리콘만 덮여 있을 수 있다.
상기 공통 소스 영역은 1000Å 이상이 식각될 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 플래시 메모리 셀 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이고, 도 2는 도 1의 II-II' 선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 플래시 메모리 셀은 소자 분리 영역에 대응하는 트렌치 라인(19)이 반도체 기판(100)에 형성되 어 있으며, 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성되어 있다. 여기서, 점선은 트렌치 라인(19)의 측벽 경사면의 경계를 나타낸 것이다.
그리고, 반도체 기판(100)의 표면 아래에는 워드 라인(WL) 방향으로 불순물이 이온 주입되어 이루어진 공통 소스 영역(12)이 형성되어 있다.
그리고, 트렌치 라인(19)과 수직한 방향으로, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성되어 있다. 이러한 게이트 라인(13)을 기준으로 공통 소스 영역(12)과 반대되는 영역에는 드레인 영역(15)이 형성되어 있으며, 드레인 영역의 일부에는 드레인 콘택(17)이 형성되어 있다.
도 1에 도시한 바와 같이, SAS 마스크(200)는 게이트 라인(13)의 일부 및 서로 이웃하는 게이트 라인(13)사이를 노출하며, SAS 마스크(200)의 노출부 경계선은 게이트 라인(13) 상부에서 게이트 라인(13)과 나란하게 정렬되어 있다.
도 2에 도시한 바와 같이, 이러한 SAS 마스크(200)를 이용하여 형성된 공통 소스 영역(12)에는 트렌치 영역(54)의 표면에 주입된 이온(72)이 위치하고, 소스 영역(51)에는 소스 영역(51)의 표면에 주입된 이온(61)이 위치한다. 따라서, 공통 소스 영역(12)의 공통 소스 라인(80)이 트렌치 영역(54)의 표면 및 소스 영역(51)의 표면을 따라 거의 일직선 형태로 형성되므로 공통 소스 라인(80)의 저항은 감소된다.
그러면, 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법에 대하여 도면을 참조하여 구체적으로 설명한다.
도 3 내지 도 4는 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방 법을 공정 단계별로 나타낸 단면도이다.
본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법은 우선, 도 3에 도시한 바와 같이, 반도체 기판(100)에 트렌치 영역(53, 54)을 형성하고, 트렌치 영역(53, 54)에 절연 물질을 채워 소자 분리막(60)을 형성한다. 이러한 트렌치 영역(53, 54)은 도 1의 트렌치 라인(19)에 대응한다. 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성된다. 그리고, 트렌치 라인(19)을 제외한 반도체 기판(100) 상에 제1 산화막(20)을 형성한다. 그리고, 반도체 기판(100) 및 제1 산화막(20) 위에 제1 다결정 실리콘층(30)을 증착한다.
그런 다음, 공통 소스 영역(12)을 덮고 있는 제1 다결정 실리콘층(30)은 30%~70%정도 제거하여 제1 산화막(20)이 노출되도록 한다. 이어, 제1 다결정 실리콘층(30) 및 제1 산화막(20) 위에 제2 산화막(40)과 제2 다결정 실리콘층(50)을 순차적으로 형성한다.
그 다음, 도 4에 도시한 바와 같이, 사진 식각 공정으로 제2 다결정 실리콘층(50), 제2 산화막(40) 및 제1 다결정 실리콘층(30)을 연속적으로 식각한다. 이때, 공통 소스 영역(12)의 일부 영역은 제2 다결정 실리콘층(50) 및 제2 산화막(40)만 형성되어 있어 약 1000Å 정도의 깊이로 식각되고, 이로 인해 공통 소스 영역(12)과 트렌치 영역(54) 사이의 단차가 줄어든다. 이때, 공통 소스 영역(12)의 폭은 0.05~0.35um이 바람직하다.
이와 같은 공정을 통하여 트렌치 라인(19)과 수직한 방향, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성된다.
다음으로, 공통 소스 라인(80)을 형성하기 위하여 공통 소스 라인 형성용 마스크, 즉, 공통 소스 라인(80)이 형성될 부위(B)만 오픈된 마스크를 이용하여 자기 정렬 소스 공정을 실시하여 해당 소자 분리막(60)을 제거한다.
그리고, 게이트 라인(13)의 일부 및 서로 이웃하는 게이트 라인(13)사이를 노출하는 SAS 마스크(200)를 이용하여 이온 주입 공정을 진행한다.
이때, 도 2를 예로 전술한 바와 같이, 소스 영역(51) 및 트렌치 영역(53, 54) 표면에 이온이 주입되어 공통 소스 라인(80)을 형성한다.
본 발명에 따른 플래시 메모리 셀 및 그 제조 방법은 제2 다결정 실리콘층 및 제2 산화막을 형성하기 전에 제1 다결정 실리콘층을 식각함에 따라 게이트 배선 형성시 공통 소스 영역이 포함하는 액티브 영역의 일부가 식각된다. 이에 따라, 공통 소스 라인의 길이가 감소되어 공통 소스 라인의 접촉 저항을 최소화 할 수 있다.
따라서, IR 전압 강하를 현격히 줄일 수 있고 이로 인하여 읽기(Read) 및 프로그래밍 효율(Programing efficiency)을 향상시켜 플래시 메모리 셀의 특성을 향상시킨다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개 념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (12)
- 액티브 영역 및 트렌치 영역이 형성되어 있는 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘, 제2 산화막 및 제2 다결정 실리콘이 형성되어 있는 플래시 메모리 셀에 있어서,평행하게 형성되어 있는 복수개의 트렌치 라인,상기 트렌치 라인과 수직한 방향으로 형성되어 있는 복수개의 게이트 라인,상기 게이트 라인 사이에 형성되어 있으며, 상기 게이트 라인과 평행한 방향으로 액티브 영역 및 트렌치 영역의 표면에 이온 주입되어 있는 공통 소스 영역을 포함하고,상기 공통 소스 영역은 상기 제1 산화막이 형성된 위치보다 1000Å 이상 깊이만큼 낮게 형성되어 있는 플래시 메모리 셀.
- 제1항에서,상기 액티브 영역은 소스 영역인 플래시 메모리 셀.
- 제1항에서,상기 트렌치 라인은 비트 라인 방향에 평행하고, 상기 게이트 라인은 워드 라인 방향에 평행한 플래시 메모리 셀.
- 반도체 기판에 액티브 영역 및 트렌치 영역을 형성하는 단계,상기 트렌치 영역에 절연 물질을 채워 소자 분리막을 형성하는 단계,상기 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘을 형성하는 단계,상기 제 1 다결정 실리콘의 30%~70%를 식각하여 제거하는 단계,상기 제1 다결정 실리콘 및 제1 산화막 위에 제2 산화막 및 제2 다결정 실리콘을 형성하는 단계,상기 제2 다결정 실리콘, 제2 산화막 및 제1 다결정 실리콘을 패터닝하여 복수개의 게이트 라인을 형성하는 단계,SAS 마스크를 이용하여 복수개의 게이트 라인 사이의 소자 분리막을 1000Å 이상 식각하여 액티브 영역 및 트렌치 영역을 노출함으로써 공통 소스 영역을 형성하고, 상기 공통 소스 영역에는 상기 제2 산화막 및 상기 제2 다결정 실리콘만 덮이도록 형성하는 단계, 그리고상기 SAS 마스크를 이용하여 0.05~0.35um 폭의 상기 소스 영역의 표면 및 상기 트렌치 영역의 표면에 이온을 주입하는 단계를 포함하는 플래시 메모리 셀의 제조 방법.
- 제4항에서,상기 액티브 영역은 소스 영역인 플래시 메모리 셀의 제조 방법.
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- 제4항에서,상기 트렌치 라인은 비트 라인 방향에 평행하고, 상기 게이트 라인은 워드 라인 방향에 평행한 플래시 메모리 셀의 제조 방법.
- 제4항에서,상기 SAS 마스크는 게이트 라인의 일부 및 서로 이웃하는 게이트 라인사이를 노출하는 플래시 메모리 셀의 제조 방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117425A KR100661230B1 (ko) | 2004-12-30 | 2004-12-30 | 플래시 메모리 셀 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117425A KR100661230B1 (ko) | 2004-12-30 | 2004-12-30 | 플래시 메모리 셀 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060078853A KR20060078853A (ko) | 2006-07-05 |
| KR100661230B1 true KR100661230B1 (ko) | 2006-12-22 |
Family
ID=37170684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040117425A KR100661230B1 (ko) | 2004-12-30 | 2004-12-30 | 플래시 메모리 셀 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100661230B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872720B1 (ko) * | 2007-09-07 | 2008-12-05 | 주식회사 동부하이텍 | 플래시 메모리 및 그 제조방법 |
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| KR20040106664A (ko) * | 2003-06-11 | 2004-12-18 | 삼성전자주식회사 | 노아형 플래쉬 메모리 장치의 제조방법 |
-
2004
- 2004-12-30 KR KR1020040117425A patent/KR100661230B1/ko not_active IP Right Cessation
Patent Citations (3)
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|---|---|---|---|---|
| KR20000043890A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
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