KR100650899B1 - 플래시 메모리 셀의 제조 방법 - Google Patents

플래시 메모리 셀의 제조 방법 Download PDF

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Abstract

본 발명은 SAS 기술 적용 시 발생하는 공통 소스 라인의 접촉 저항을 최소화하는 것에 대한 것으로서, 공통 소스 영역을 포함하는 플래시 메모리 셀의 제조 방법에 있어서, 소자 분리막을 가지는 반도체 기판 위에 게이트 라인을 형성하는 단계, 공통 소스 영역을 제외한 반도체 기판 및 게이트 라인 위에 자기 정렬 마스크를 형성하는 단계, 자기 정렬 마스크 또는 게이트 라인을 마스크로 삼아 공통 소스 영역에 존재하는 소자 분리막을 제거하고 그에 따른 부산물을 공통 소스 영역 위에 균일하게 증착하는 단계, 그리고 노출된 공통 소스 영역 위에 불순물 이온을 주입하는 단계를 포함한다. 이와 같은 공정을 통해 소자 분리막 제거시 발생하는 부산물이 노출되는 반도체 기판에 균일하게 증착됨에 따라 불순물 이온의 주입으로 인해 공통 소스 영역에 해당하는 반도체 기판의 표면 저항이 증가하는 것을 방지할 수 있어 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
플래시메모리, 자기정렬소스, 공통소스

Description

플래시 메모리 셀의 제조 방법{METHOD OF MANUFACTURING FLASH MEMORY CELL}
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이고,
도 2는 도 1의 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3 및 도 6은 본 발명에 따른 메모리 셀의 제조 방법에서 공통 소스 라인을 형성하는 단계를 공정 순서에 따라 도시한 단면도이다.
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막, 절연막의 개재 하에 적층된 부유 게이트, 제어 게이트 및 노출된 기판 부위에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1 개의 트랜지스터로서 1 비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이러한 플래시 메모리 소자는 소스 라인(source line)을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결층을 가진다. 이러한 소스 연결층은 각 단위 셀의 소스에 콘택(contact)을 형성하여 연결하는 금속 콘택(metal contact) 방법을 이용하여 형성될 수 있지만, 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적절하지 않다. 따라서 소자의 고집적화를 실현하기 위해 최근에는 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 확산층으로 된 공통 소스 라인(common source line)을 많이 적용하고 있다.
구체적으로, 자기 정렬 소스(SAS) 공정이란 적층 구조의 게이트 전극이 형성된 상태에서 별도의 자기 정렬 소스 마스크(SAS mask)를 이용하여 셀의 소스 영역을 개방한 후, 인접한 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막(Field oxide)을 제거하는 이등방성(Anisotropic) 식각을 실시하는 공정을 말한다. 이러한 SAS 기술은 비트 라인(BL) 방향으로 셀(cell)의 크기를 감소(shrink)하는데, 게이트와 소스 사이의 간격(Gate to Source Space) 부분을 감소시킬 수 있기 때문에 0.25㎛급 기술에서는 필수적인 공정이다.
이러한 자기 정렬 소스(SAS) 공정을 통해 기판에 만들어진 공통 소스 라인 위에 소정 깊이의 정션(junction)을 만들기 위해 비소(arsenic, As)와 같은 불순물 이온을 높은 에너지로 주입한다.
그러나, 이러한 자기 정렬 소스(SAS) 공정 기술을 적용한 메모리 셀에서 공통 소스 라인은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접촉 저항이 급격하게 증가하는 단점이 있다. 이와 같이 공통 소스 라인의 저항이 커지는 이유는 정션 저항이 트렌치 영역의 표면 모양을 따라 형성되므로, 실제적인 면저항의 길이가 길어지기 때문이고, 트렌치 영역의 측벽 비저항 자체가 커지기 때문이다. 즉, 이온 주입 시 트렌치 영역의 측벽에는 상대적으로 적은 량의 이온이 주입되어 저항이 매우 높아지기 때문이다.
특히, 0.25㎛ 혹은 0.18㎛ 급 이하에서 대부분의 메모리 셀에서는 격리 기술로서 얕은 트렌치 격리(Shallow Trench Isolation, STI) 기술을 사용하고 있는데, STI 격리 기술은 워드 라인(WL) 방향으로, SAS 기술은 비트 라인(BL) 방향으로 셀 크기를 줄이기 위한 필수적인 기술인데, 이 두 기술을 동시에 적용하는 경우 소스 저항이 대폭 증대하는 문제점이 있다.
플래쉬 메모리는 내부 고전압(internal high voltage)을 사용하므로, 셀 크기가 줄어들면서 트렌치 깊이가 깊어져서 점점 공통 소스 라인의 길이가 증가하여 소스 저항에 불리하게 작용하며, 임베디드 플래쉬(embedded flash)의 경우에는 프로그램 특성 및 읽기 속도가 저하되는 등 제품에 치명적인 악영향을 미친다.
그러나 높은 에너지로 불순물 이온을 주입함에 따라 공통 소스 라인의 표면이 손상되어 표면 저항이 증가하므로 반도체 소자의 특성이 저하될 수 있다.
따라서, 본 발명의 기술적 과제는 SAS 기술 적용 시 발생하는 공통 소스 라인의 접촉 저항을 최소화할 수 있는 플래시 메모리 셀 및 그의 제조 방법을 제공하는 것이다.
본 발명에 따른 플래시 메모리 셀은 공통 소스 영역을 포함하는 플래시 메모리 셀 의 제조 방법에 있어서, 소자 분리막을 가지는 반도체 기판 위에 게이트 라인을 형성하는 단계, 상기 공통 소스 영역을 제외한 상기 반도체 기판 및 상기 게이트 라인 위에 자기 정렬 마스크를 형성하는 단계, 상기 자기 정렬 마스크 또는 상기 게이트 라인을 마스크로 삼아 상기 공통 소스 영역에 존재하는 상기 소자 분리막을 제거하고 그에 따른 부산물을 상기 공통 소스 영역 위에 균일하게 증착하는 단계, 그리고 상기 노출된 공통 소스 영역 위에 불순물 이온을 주입하는 단계를 포함한다.
상기 플라스마 장치는 DRM(dipole ring magnetron)일 수 있다.
상기 DRM 장치는 MERIE(magnetic enhanced reactive ion etching) 방식으로 플라스마를 형성할 수 있다.
상기 불순물 이온 주입에 의해 상기 공통 소스 영역이 포함하는 소스 영역과 상기 트렌치 영역의 표면에 이온이 주입될 수 있다.
상기 게이트 라인은 워드 라인 방향에 평행할 수 있다.
상기 자기 정렬 마스크는 게이트 라인의 일부 및 서로 이웃하는 게이트 라인사이를 노출할 수 있다.
상기 소자 분리 제거는 플라스마 장치 내에서 30초 내지 90초 동안 1,500W 내지 2,000W의 전력과 10mT 내지 50mT의 압력을 유지하고 C5F8 가스의 유입량은 5sccm 내지 20sccm으로 하고, CH2F2 가스의 유입량은 1sccm 내지 20sccm으로 하고, Ar가스의 유입량은 300sccm 내지 500sccm으로 진행할 수 있다.
공통 소스 영역을 포함하는 플래시 메모리 셀의 제조 방법에 있어서, 소자 분리막을 가지는 반도체 기판 위에 게이트 라인을 형성하는 단계, 상기 공통 소스 영역을 제외한 상기 반도체 기판 및 상기 게이트 라인 위에 자기 정렬 마스크를 형성하는 단계, 상기 자기 정렬 마스크 또는 상기 게이트 라인을 마스크로 삼아 상기 공통 소스 영역에 존재하는 상기 소자 분리막을 제거하고 그에 따른 부산물을 균일하게 증착하는 단계, 그리고 상기 노출된 공통 소스 영역 위에 불순물 이온을 주입하는 단계를 포함하며, 상기 소자 분리막 제거는 플라스마 장치내에 C5F8 가스, CH2F2 가스, 그리고Ar가스를 유입하여 진행할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 플래시 메모리 셀의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이고, 도 2는 도 1의 II-II' 선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 플래시 메모리 셀은 소자 분리 영역에 대응하는 트렌치 라인(19)이 반도체 기판(100)에 형성되어 있으며, 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성되어 있다. 여기서, 점선은 트렌치 라인(19)의 측벽 경사면의 경계를 나타낸 것이다.
그리고, 반도체 기판(100)의 표면 아래에는 워드 라인(WL) 방향으로 불순물이온이 주입되어 이루어진 공통 소스 영역(12)이 형성되어 있다.
그리고, 트렌치 라인(19)과 수직한 방향으로, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성되어 있다. 이러한 게이트 라인(13)을 기준으로 공통 소스 영역(12)과 반대되는 영역에는 드레인 영역(15)이 형성되어 있으며, 드레인 영역(15)의 일부에는 드레인 콘택(17)이 형성되어 있다.
도 1에 도시한 바와 같이, SAS 마스크(200)는 게이트 라인(13)의 일부 및 서로 이웃하는 게이트 라인(13)사이를 노출하며, SAS 마스크(200)의 노출부 경계선은 게이트 라인(13) 상부에서 게이트 라인(13)과 나란하게 정렬되어 있다.
도 2에 도시한 바와 같이, 이러한 SAS 마스크(200)를 이용하여 형성된 공통 소스 영역(12)에는 트렌치 영역(53)의 표면에 주입된 이온(72)이 위치하고, 소스 영역(51)에는 소스 영역(51)의 표면에 주입된 이온(61)이 위치한다.
그리고 공통 소스 영역(12) 위에 부산물(180)이 균일하게 잔류한다. 이 부산물(180)은 공통 소스 영역(12) 위에 이온 주입시 반도체 기판(100)의 일부 표면이 손실되는 것을 방지하는 것으로서, 공통 소스 영역(12)의 표면 저항이 증가하는 것을 방지한다.
따라서, 공통 소스 영역(12)의 공통 소스 라인(80)이 트렌치 영역(53)의 표면 및 소스 영역(51)의 표면을 따라 거의 일정한 깊이로 형성되므로 공통 소스 라인(80)의 저항은 감소된다.
그러면, 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법에 대하여 도면을 참조하여 구체적으로 설명한다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법을 공정 단계별로 나타낸 단면도이다.
본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법은 우선, 도 3에도시한 바와 같이, 반도체 기판(100)에 트렌치 영역(53, 54)을 형성하고, 트렌치 영역(53, 54)에 절연 물질을 채워 소자 분리막(60)을 형성한다. 이러한 트렌치 영역(53, 54)은 도 1의 트렌치 라인(19)에 대응한다. 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성된다. 그리고, 트렌치 라인(19)을 제외한 반도체 기판(100) 상에 제1 산화막(110)을 형성한다. 그리고, 반도체 기판(100) 및 제1 산화막(110) 위에 제1 다결정 실리콘층(120)을 증착한다.
그런 다음, 공통 소스 영역(12)을 덮고 있는 제1 다결정 실리콘층(120)을 제거하여 제1 산화막(110)이 노출되도록 한다.
이어, 제1 다결정 실리콘층(120) 및 제1 산화막(110) 위에 제2 산화막(130)과 제2 다결정 실리콘층(140)을 차례로 형성한다.
그 다음, 도 4에 도시한 바와 같이, 사진 식각 공정으로 제2 다결정 실리콘 층(140), 제2 산화막(130) 및 제1 다결정 실리콘층(120)을 연속적으로 식각하여 소자 분리막(60) 및 반도체 기판(100)의 일부가 노출되도록 한다. 이러한 공정을 통하여 트렌치 라인(19)과 수직한 방향, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성된다.
그런 다음, 도 5에 도시한 바와 같이, 공통 소스 영역(12)을 제외한 반도체 기판(100) 전면에 감광막을 이용하여 자기 정렬 마스크(160)를 형성한 후 자기 정렬 마스크(160) 및 게이트 라인(13)을 마스크로 삼아 공통 소스 영역(12)에 존재하는 소자 분리막(60)을 제거하여 반도체 기판(100)을 드러냄으로써 공통 소스 라인(80)을 형성한다.
이러한 공정 진행으로 인해 CxFy 계열의 부산물(by-product)이 발생하고, 노출된 반도체 기판(170)의 일부가 손실(loss)되거나 제2 다결정 실리콘층(140), 제2 산화막(130), 제1 다결정 실리콘층(120) 및 제2 산화막(110)의 측벽이 손상되어 반도체 소자의 특성 및 신뢰성이 저하될 수 있다.
본 발명에서는 이를 방지하기 위해 소자 분리막(60) 제거 공정을 MERIE(magnetic enhanced reactive ion etching) 방식으로 플라스마를 형성하는 DRM(dipole ring magnetron)과 같은 플라스마 장치 내에서 30초 내지 90초 동안 1,500W 내지 2,000W의 전력과 10mT 내지 50mT의 압력을 유지하고 C5F8 가스의 유입량은 5sccm 내지 20sccm으로 하고, CH2F2 가스의 유입량은 1sccm 내지 20sccm으로 하고, Ar가스의 유입량은 300sccm 내지 500sccm으로 하여 진행한다.
이와 같은 소자 분리막(60) 제거 공정으로 인해 발생하는 부산물(180)이 노출 된 반도체 기판(100) 위에 균일하게 증착된다. 이때, 이러한 공정을 진행하는 시간을 변경함으로써 노출된 반도체 기판(100) 위에 증착되는 부산물(180)의 양을 조절할 수 있다.
이어, 반도체 기판(100) 위에 비소(As)과 같은 불순물 이온(61, 72)을 고농도로 주입하여 공통 소스 영역(12)을 형성하고, 도 6에 도시한 바와 같이, 자기 정렬 마스크(160)를 제거하고 비소(As)과 같은 불순물 이온(61, 72)을 고농도로 주입하여 드레인 영역(15)을 형성한다. 이때, 앞서 서술한 바와 같이, 노출된 반도체 기판(100), 즉, 공통 소스 영역(12) 위에 부산물(180)이 도 2를 예로 전술한 바와 같이 균일하게 잔류함에 따라 높은 에너지로 주입되는 불순물 이온에 의해 반도체 기판(100)의 일부가 손실(loss)되는 것을 방지함으로써 공통 소스 영역(12)의 표면 저항이 증가하는 것을 방지하여 반도체 소자의 특성을 향상시킬 수 있다.
본 발명에 따른 플래시 메모리 셀 및 그 제조 방법은 공통 소스 라인을 형성하기 위해 소자 분리막을 제거하는 공정을 MERIE(magnetic enhanced reactive ion etching) 방식으로 플라스마를 형성하는 DRM(dipole ring magnetron)과 같은 플라스마 장치 내에서 30초 내지 90초 동안 1,500W 내지 2,000W의 전력과 10mT 내지 50mT의 압력을 유지하고 C5F8 가스의 유입량은 5sccm 내지 20sccm으로 하고, CH2F2 가스의 유입량은 1sccm 내지 20sccm으로 하고, Ar가스의 유입량은 300sccm 내지 500sccm으로 진행한다. 이를 통해 소자 분리막 제거시 발생하는 부산물이 노출되는 반도체 기판에 균일하게 증착됨에 따라 공통 소스 영역의 표면 저항이 증가하는 것을 방지할 수 있어 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (8)

  1. 공통 소스 영역을 포함하는 플래시 메모리 셀의 제조 방법에 있어서,
    소자 분리막을 가지는 반도체 기판 위에 게이트 라인을 형성하는 단계,
    상기 공통 소스 영역을 제외한 상기 반도체 기판 및 상기 게이트 라인 위에 자기 정렬 마스크를 형성하는 단계,
    상기 자기 정렬 마스크 또는 상기 게이트 라인을 마스크로 삼아 상기 공통 소스 영역에 존재하는 상기 소자 분리막을 제거하고 그에 따른 부산물을 상기 공통 소스 영역 위에 균일하게 증착하는 단계, 그리고
    상기 노출된 공통 소스 영역 위에 불순물 이온을 주입하는 단계
    를 포함하는 플래시 메모리 셀의 제조 방법.
  2. 제1항에서,
    상기 플라스마 장치는 DRM(dipole ring magnetron)인 플래시 메모리 셀의 제조 방법.
  3. 제2항에서,
    상기 DRM 장치는 MERIE(magnetic enhanced reactive ion etching) 방식으로 플라스마를 형성하는 플래시 메모리 셀의 제조 방법.
  4. 제1항에서,
    상기 불순물 이온 주입에 의해 상기 공통 소스 영역이 포함하는 소스 영역과 상기 트렌치 영역의 표면에 이온이 주입되는 플래시 메모리 셀의 제조 방법.
  5. 제1항에서,
    상기 게이트 라인은 워드 라인 방향에 평행한 플래시 메모리 셀의 제조 방법.
  6. 제1항에서,
    상기 자기 정렬 마스크는 게이트 라인의 일부 및 서로 이웃하는 게이트 라인사이를 노출하는 플래시 메모리 셀의 제조 방법.
  7. 제1항에서,
    상기 소자 분리 제거는 플라스마 장치 내에서 30초 내지 90초 동안 1,500W 내지 2,000W의 전력과 10mT 내지 50mT의 압력을 유지하고 C5F8 가스의 유입량은 5sccm 내지 20sccm으로 하고, CH2F2 가스의 유입량은 1sccm 내지 20sccm으로 하고, Ar가스의 유입량은 300sccm 내지 500sccm으로 진행하는 플래시 메모리 셀의 제조 방법.
  8. 공통 소스 영역을 포함하는 플래시 메모리 셀의 제조 방법에 있어서,
    소자 분리막을 가지는 반도체 기판 위에 게이트 라인을 형성하는 단계,
    상기 공통 소스 영역을 제외한 상기 반도체 기판 및 상기 게이트 라인 위에 자기 정렬 마스크를 형성하는 단계,
    상기 자기 정렬 마스크 또는 상기 게이트 라인을 마스크로 삼아 상기 공통 소스 영역에 존재하는 상기 소자 분리막을 제거하고 그에 따른 부산물을 균일하게 증착하는 단계, 그리고
    상기 노출된 공통 소스 영역 위에 불순물 이온을 주입하는 단계
    를 포함하며,
    상기 소자 분리막 제거는 플라스마 장치내에 C5F8 가스, CH2F2 가스, 그리고Ar가스를 유입하여 진행하는 플래시 메모리 셀의 제조 방법.
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