KR101016518B1 - 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 Download PDF

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Abstract

실시예에 따른 반도체 메모리 소자는 소자분리영역 사이의 반도체 기판 위에 형성된 두개의 게이트 전극; 상기 게이트 전극 사이의 상기 반도체 기판에 형성된 공통 소스 영역; 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 드레인 영역; 상기 드레인 영역 위 및 상기 게이트 전극 양측벽에 형성된 스페이서; 서로 마주보는 상기 게이트 전극의 측벽에 형성된 제3산화막; 및 상기 공통 소스 영역 상측에 형성된 실리사이드층을 포함한다.
실시예에 의하면, 메모리 소자의 집적화 및 초소형화에 따라 소자 사이의 간격이 좁아지더라도, 스페이서의 영향을 제거하여 공통 소스 영역에 실리사이드층을 형성할 수 있다. 따라서, 공통 소스 영역의 저항 수치를 최소화할 수 있고, 셀 영역들의 전류 흐름을 고르게 안정적으로 유지할 수 있다.
반도체 메모리 소자, 플래시 메모리, 실리사이드층, 공통 소스 영역

Description

반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법{Semiconductor memory device and manufacturing method of semiconductor memory device}
실시예는 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 램은 시간이 경과함에 따라 이미 저장된 데이터가 소거되는 휘발성인 반면 데이터의 입, 출력이 빠르다. 롬은 일단 데이터가 저장되면 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다.
최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 이이피롬(EEPROM: electrically erasable PROM), 플래시(flash) 메모리에 대한 수요가 급증하고 있다.
일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack)형 게이트 구조를 갖고 있다.
상기 플래시 메모리는 16개의 셀이 직렬로 연결되어 단위 스트링(string)을 이루고 있고, 이러한 단위 스트링이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 낸드(NAND) 형과, 각각의 셀이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 노아(NOR) 형으로 구분된다. 상기 낸드형 플래시 메모리는 고집적화에 유리하고 상기 노아형 플래시 메모리는 고속 동작에 유리하다. 상기 노아형 플래시 메모리는 공통 소스(common source) 방식을 사용한다. 즉, 16개 셀마다 1개 콘택이 형성되며 상기 16개 셀의 소스 라인은 n+ 확산층으로 연결되는 것이 일반적이다.
플래시 메모리 소자의 집적도를 높이기 위하여, 메모리 셀 사이의 간격이 점차 좁아지고 있으며, 특히 SAS(Self Aligned Source) 구조를 사용한 경우 공통 소스 영역은 스페이서에 의하여 덮이게 된다.
따라서, 실리사이드 공정이 진행되는 경우, 스페이서는 공통 소스 영역에 실리사이드가 형성되는 것을 방해하며, 실리사이드가 형성되지 못함에 따라 공통 소스 영역의 저항 수치가 급격히 증가된다.
특히, 플래시 메모리의 제조에 상기 STI 기술과 상기 SAS 기술을 함께 적용할 경우, 로코스(LOCOS: local oxidation of silicon) 공정을 적용한 경우에 비하여 셀당 소스 저항이 커진다. 이와 같이 셀당 소스 저항이 커지면, 소스 콘택이 16개의 셀마다 1개씩 형성되기 때문에 1번째 셀과 8번째 셀 사이의 전압 강하에 의해 백바이어스(back bias)가 달라진다. 그 결과, 리드 동작 때에 에러가 발생하기 쉽다.
더욱이, 상기 플래시 메모리의 주변부가 12V의 고압을 사용하고, 셀부가 5~9V의 저압을 사용하므로 상기 플래시 메모리의 미세화가 진행됨에 따라 트렌치의 깊이가 더욱 깊어진다. 이는 상기 소스 저항을 더욱 증가시킨다.
이렇게 소스 저항이 증가됨에 따라, 전극에 가까운 셀과 멀리 떨어진 셀 사이의 전류 흐름에 차이가 생기고, 셀 사이의 동작 특성이 달라지므로 반도체 메모리 소자의 동작 신뢰성이 저하되는 문제점이 있다.
실시예는 메모리 소자의 집적화 및 초소형화에 따라 소자 사이의 간격이 좁아지더라도, 스페이서의 영향을 제거하여 공통 소스 영역에 실리사이드층을 형성할 수 있고, 따라서, 전극에 가까운 셀과 멀리 떨어진 셀 사이의 전류 흐름을 고르게 할 수 있는 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 메모리 소자는 소자분리영역 사이의 반도체 기판 위에 형성된 두개의 게이트 전극; 상기 게이트 전극 사이의 상기 반도체 기판에 형성된 공통 소스 영역; 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 드레인 영역; 상기 드레인 영역 위 및 상기 게이트 전극 양측벽에 형성된 스페이서; 서로 마주보는 상기 게이트 전극의 측벽에 형성된 제3산화막; 및 상기 공통 소스 영역 상측에 형성된 실리사이드층을 포함한다.
실시예에 따른 반도체 메모리 소자의 제조 방법은 소자분리영역 사이의 반도체 기판 위에 두개의 게이트 전극이 형성되는 단계; 상기 게이트 전극 사이의 상기 반도체 기판에 공통 소스 영역이 형성되고, 상기 게이트 전극과 상기 소자분리영역 사이에 드레인 영역이 형성되는 단계; 상기 드레인 영역 및 상기 공통 소스 영역 위의 상기 게이트 전극 측벽에 제3산화막, 제2질화막, 제4산화막으로 이루어지는 스페이서가 형성되는 단계; 상기 게이트 전극 사이의 상기 제4산화막, 상기 제2질화막 및 상기 공통 소스 영역 위의 상기 제3산화막이 제거되는 단계; 및 상기 공통 소스 영역의 상측 일부에 실리사이드층이 형성되는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 메모리 소자의 집적화 및 초소형화에 따라 소자 사이의 간격이 좁아지더라도, 스페이서의 영향을 제거하여 공통 소스 영역에 실리사이드층을 형성할 수 있다.
둘째, 공통 소스 영역에 실리사이드층을 형성함으로써 저항 수치를 최소화할 수 있고, 셀 영역들의 전류 흐름을 고르게 안정적으로 유지할 수 있으므로, 반도체 메모리 소자의 동작 신뢰성을 향상시킬 수 있다.
첨부된 도면을 참조하여 실시예에 따른 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준 으로 설명한다.
도 1은 실시예에 따른 반도체 메모리 소자의 구조를 예시한 상면도이고, 도 2는 도 1의 표시선 A-A'를 기준으로 한 실시예에 따른 반도체 메모리 소자의 구조를 예시한 측단면도이며, 도 3은 도 1의 표시선 B-B'를 기준으로 한 실시예에 따른 반도체 메모리 소자 중 스페이서가 형성된 후의 구조를 예시한 측단면도이다.
반도체 메모리 소자의 고집적화를 위해 아이솔레이션 공정으로서 STI(Shallow Trench Isolation) 기술과 SAS(Self Aligned Source) 기술이 사용되고 있다.
이하의 설명에서, 실시예에 따른 반도체 메모리 소자는 STI 구조 및 SAS 구조를 가지는 플래시(flash) 메모리 소자인 것으로 한다. 플래시 메모리 소자의 셀은 SIT 구조 및 SAS 구조에 의하여 각각 X축 및 Y축 방향으로 축소될 수 있다.
도 1 내지 도 3을 참조하면, 반도체 기판(100) 위에 두개의 게이트 전극(120) 라인이 X축 방향으로 평행하게 형성되고, 상기 게이트 전극(120) 라인의 사이에 공통 소스(SAS) 영역(140)이 형성된다.
그리고, 상기 게이트 전극(120) 라인의 양측에 각각 드레인 영역(130)이 형성된다.
상기 공통 소스 영역(140)과 상기 드레인 영역(130)은 Y축 방향으로 대응되는 영역에 정렬된다.
상기 게이트 전극(120) 라인은 소자분리(STI)영역(110)에 의하여 Y축 방향으로 절연되고, 상기 공통 소스 영역(140)과 상기 드레인 영역(130)은 상기 소자분리 영역(110)에 의하여 X축 방향으로 절연된다.
처음으로, 반도체 기판(100)에 소자분리영역(110)을 정의하는 트랜치를 형성하고, 상기 트랜치를 매립하도록 하여 상기 반도체 기판(100) 위에 절연막을 형성한다. 다음, 상기 반도체 기판(100)의 표면이 노출되도록 상기 절연막을 평탄화하여 소자분리영역(110)을 형성한다.
상기 소자분리영역(110)이 형성되면, 제1산화막(126), 제1질화막(124), 제2산화막(122)을 상기 반도체 기판(100) 위에 순서대로 적층하고, 이를 패터닝하여 도 2 및 도 3에 도시된 것과 같은 ONO(Oxide-Nitride-Oxide) 구조의 상기 게이트 전극(120) 라인을 형성한다.
이어서, 상기 게이트 전극(120) 라인과 상기 소자분리영역(110) 사이의 활성 영역에 이온주입공정을 처리하여 상기 공통 소스 영역(140)과 상기 드레인 영역(130)을 형성한다.
도 3에 도시된 것처럼, 상기 공통 소스 영역(140)과 상기 드레인 영역(130)의 일부 위, 그리고 상기 게이트 전극(120) 양측에 스페이서(150)를 형성한다.
참고로, 상기 도 1은 공통 소스 영역(140)과 드레인 영역(130)의 구조를 설명하기 위하여 상기 스페이서(150)의 도시를 생략한 상태이다.
상기 스페이서(150)는 상기 게이트 전극(120)과 유사하게 제3산화막(156), 제2질화막(154), 제4산화막(152)의 ONO구조를 가진다.
도 4는 도 1의 표시선 B-B'를 기준으로 한 실시예에 따른 반도체 메모리 소자 중 제4산화막(152), 제2질화막(154)의 일부가 제거된 후의 구조를 예시한 측단 면도이다.
상기 반도체 기판(100)의 전체 면에 포토 레지스트층을 도포하고, 레티클 정렬, 현상, 노광, 클리닝 공정을 처리하여 포토 레지스트 패턴(160)을 형성한다.
상기 포토 레지스트 패턴(160)은 상기 공통 소스 영역(140) 위의 스페이서(120)를 노출시키는 개방구를 형성하고, 상기 드레인 영역(130)위의 상기 스페이서(120), 상기 드레인 영역(130), 상기 소자분리영역(110)을 덮도록 형성된다.
이어서, 상기 포토 레지스트 패턴(160)을 식각 마스크로 이용하여 1차 식각 공정을 진행한다.
상기 1차 식각 공정에 의하여 상기 공통 소스 영역(140) 위의 상기 스페이서(120) 구조물 중 상기 제4산화막(152)이 제거된다.
이어서, 상기 포토 레지스트 패턴(160)을 식각 마스크로 이용하여 2차 식각 공정을 진행한다.
상기 2차 식각 공정에 의하여 상기 공통 소스 영역(140) 위의 상기 스페이서(120) 구조물 중 상기 제2질화막(154)이 제거된다.
상기 1차 식각 공정 및 상기 2차 식각 공정은 등방성 식각 특성을 가지는 습식 식각 방식으로 진행될 수 있다.
도 5는 도 1의 표시선 B-B'를 기준으로 한 실시예에 따른 반도체 메모리 소자 중 제3산화막(156)의 일부가 제거된 후의 구조를 예시한 측단면도이다.
이후, 상기 포토 레지스트 패턴(160)을 식각 마스크로 이용하여 3차 식각 공 정을 진행한다.
상기 3차 식각 공정에 의하여 상기 공통 소스 영역(140) 위의 상기 스페이서(120) 구조물 중 상기 제3산화막(156)의 바닥면이 제거된다.
상기 3차 식각 공정은, 가령 RIE(Reactive Ion Etching) 기술과 같은 건식 식각 공정을 통하여 이루어질 수 있으며, 이때 이방성 식각 특성에 의하여 상기 게이트 전극(120) 측벽에 형성된 상기 제3산화막(156) 부분은 잔존되고, 상기 공통 소스 영역(140) 위에 형성된 상기 제3산화막(156) 부분만 제거될 수 있다.
상기 잔존된 제3산화막(156) 부분은 상기 게이트 전극(120)의 측벽을 보호하는 역할을 한다.
도 6은 도 1의 표시선 B-B'를 기준으로 한 실시예에 따른 반도체 메모리 소자 중 실리사이드층(162)이 형성된 후의 구조를 예시한 측단면도이다.
다음으로, 상기 포토 레지스트 패턴(160)을 제거하고, 살리사이드(salicide) 공정을 진행하여 상기 공통 소스 영역(140), 상기 드레인 영역(130), 상기 게이트 전극(120)의 표면에 실리사이드층(162)을 형성한다.
상기 살리사이드 공정을 위하여 금속층의 증착, 열처리, 제거 공정이 진행되는데, 가령 상기 실리사이드층(162)은 8족 금속과 실리콘의 결합으로 이루어진 실리사이드(CoSi2, NiSi2, PtSi, Pt2Si 등), 4족 금속의 실리사이드(TiSi2 등), 고융점 금속으로 만들어진 실리사이드(MoSi2, TaSi2, WSi2 등)로 형성될 수 있다.
이와 같이 상기 게이트 전극(120), 상기 드레인 영역(130), 상기 공통 소스 영역(140)이 상기 실리사이드층(162)에 의하여 반도체 표면과 전기적 접촉이 이루어지면, 기생 커패시턴스를 제거할 수 있고, 접촉 저항 및 드레인-소스 내부 저항을 감소시킬 수 있다.
도 7은 도 1의 표시선 C-C'를 기준으로 한 실시예에 따른 반도체 메모리 소자의 구조를 예시한 측단면도이다.
이어서, 상기 공통 소스 영역(140)을 X축 상에서 절연시키는 상기 소자분리영역(110) 내부의 절연막을 제거하여 트랜치 상태로 만들고, 상기 트랜치(110)를 이루는 반도체 기판(100) 표면에 불순물 이온을 주입시킨다.
이와 같이 하여 상기 트렌치(110) 내부 표면에 이온주입층(170)이 형성되는데, 상기 이온주입층(170)은 상기 공통 소스 영역(140)을 전기적으로 연결시키는 일종의 도선 역할을 하게 된다.
다음으로, 상기 게이트 전극(120), 상기 스페이서(150), 상기 소자분리영역(110), 상기 이온주입층(170), 실리사이드층(162)을 포함한 상기 반도체 기판(100) 위에 BPSG(BoroPhosphoSilicate Glass)와 같은 절연물질을 증착하여 절연층(도시되지 않음)을 형성한다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 메모리 소자의 구조를 예시한 상면도.
도 2는 도 1의 표시선 A-A'를 기준으로 한 실시예에 따른 반도체 메모리 소자의 구조를 예시한 측단면도.
도 3은 도 1의 표시선 B-B'를 기준으로 한 실시예에 따른 반도체 메모리 소자 중 스페이서가 형성된 후의 구조를 예시한 측단면도.
도 4는 도 1의 표시선 B-B'를 기준으로 한 실시예에 따른 반도체 메모리 소자 중 제4산화막, 제2질화막의 일부가 제거된 후의 구조를 예시한 측단면도.
도 5는 도 1의 표시선 B-B'를 기준으로 한 실시예에 따른 반도체 메모리 소자 중 제3산화막의 일부가 제거된 후의 구조를 예시한 측단면도.
도 6은 도 1의 표시선 B-B'를 기준으로 한 실시예에 따른 반도체 메모리 소자 중 실리사이드층이 형성된 후의 구조를 예시한 측단면도.
도 7은 도 1의 표시선 C-C'를 기준으로 한 실시예에 따른 반도체 메모리 소자의 구조를 예시한 측단면도.

Claims (13)

  1. 소자분리영역 사이의 반도체 기판 위에 형성된 두개의 게이트 전극;
    상기 게이트 전극 사이의 상기 반도체 기판에 형성된 공통 소스 영역;
    상기 게이트 전극 양측의 상기 반도체 기판에 형성된 드레인 영역;
    상기 드레인 영역 위 및 상기 게이트 전극 양측벽에 형성된 스페이서;
    서로 마주보는 상기 게이트 전극의 측벽에 형성된 제3산화막; 및
    상기 공통 소스 영역 상측에 형성된 실리사이드층을 포함하고,
    상기 스페이서는 상기 제3산화막, 제2질화막, 제4산화막을 포함하여 ONO 구조를 이루는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 게이트 전극은
    제1산화막, 제1질화막, 제2산화막을 포함하여 ONO 구조를 이루는 것을 특징으로 하는 반도체 메모리 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 드레인 영역 및 상기 게이트 전극의 상측에 실리사이드층이 형성된 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 소자분리영역 중에서,
    상기 공통 소스 영역을 상기 게이트 전극의 라인과 평행을 이루는 축에서 절연시키는 상기 소자분리영역은 내부의 절연막이 제거된 트랜치 상태이며,
    상기 트랜치 내부면에 이온주입층이 형성되어 상기 공통 소스 영역을 전기적으로 연결시키는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 게이트 전극, 상기 스페이서, 상기 소자분리영역, 상기 이온주입층, 상기 실리사이드층을 포함한 상기 반도체 기판 위에 형성된 절연층을 포함하는 반도체 메모리 소자.
  7. 소자분리영역 사이의 반도체 기판 위에 두개의 게이트 전극이 형성되는 단계;
    상기 게이트 전극 사이의 상기 반도체 기판에 공통 소스 영역이 형성되고, 상기 게이트 전극과 상기 소자분리영역 사이에 드레인 영역이 형성되는 단계;
    상기 드레인 영역 및 상기 공통 소스 영역 위의 상기 게이트 전극 측벽에 제3산화막, 제2질화막, 제4산화막으로 이루어지는 스페이서가 형성되는 단계;
    상기 게이트 전극 사이의 상기 제4산화막, 상기 제2질화막 및 상기 공통 소 스 영역 위의 상기 제3산화막이 제거되는 단계; 및
    상기 공통 소스 영역의 상측 일부에 실리사이드층이 형성되는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  8. 제7항에 있어서, 상기 게이트 전극이 형성되는 단계는
    제1산화막, 제1질화막, 제2산화막이 상기 반도체 기판 위에 순서대로 적층되는 단계; 및
    게이트 전극 영역을 정의하는 포토 레지스트 패턴을 식각마스크로 하여 상기 제1산화막, 상기 제1질화막, 상기 제2산화막을 식각하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  9. 제7항에 있어서, 상기 제3산화막이 제거되는 단계는
    상기 공통 소스 영역 위의 상기 스페이서를 노출시키는 포토 레지스트 패턴을 형성하는 단계;
    1차 식각 공정을 진행하여 상기 게이트 전극 사이의 상기 제4산화막이 제거되는 단계;
    2차 식각 공정을 진행하여 상기 게이트 전극 사이의 상기 제2질화막이 제거되는 단계;
    3차 식각 공정을 진행하여 상기 공통 소스 영역 위의 상기 제3산화막이 제거되는 단계; 및
    상기 포토 레지스트 패턴을 제거하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 1차 식각 공정 및 상기 2차 식각 공정은 습식 식각 기술을 이용하고,
    상기 3차 식각 공정은 건식 식각 기술을 이용한 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  11. 제7항에 있어서, 상기 실리사이드층이 형성되는 단계는
    상기 실리사이드층이 상기 드레인 영역 및 상기 게이트 전극 상측 일부에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  12. 제7항에 있어서,
    상기 공통 소스 영역을 상기 게이트 전극 라인과 평행을 이루는 축에서 절연시키는 상기 소자분리영역 내부의 절연막이 제거되는 단계; 및
    상기 절연막이 제거된 상기 소자분리영역의 트렌치 내부에 이온주입층이 형성되는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 게이트 전극, 상기 스페이서, 상기 소자분리영역, 상기 이온주입층, 상 기 실리사이드층을 포함한 상기 반도체 기판 위에 절연층이 형성되는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
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