CN101630684A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明提供半导体存储器件及其制造方法。所述半导体存储器件包括：在器件隔离区之间的半导体衬底上的两个栅电极；在两个栅电极之间的半导体衬底上的共同源极区域；在两个栅电极外侧处的半导体衬底上的漏极区域；在漏极区域上和在两个栅电极外侧壁上的间隔物；在两个栅电极内侧壁上的第三氧化物层；和在共同源极区域上的硅化物层。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及半导体存储器件及其制造方法。
背景技术
通常，半导体存储器件分类为随机存取存储器(RAM)和只读存储器(ROM)。RAM是易失性的，因此随着时间流逝丢失其存储的数据，但是具有快速的输入与输出。ROM保持其存储的数据并维持其状态，但是具有慢的输入与输出。
近来，对可编程或擦除数据的电可擦除可编程只读存储器(EEPROM)和快闪存储器的需要急剧增加。
具有总体擦除功能的快闪存储单元具有其中堆叠有浮置栅极和控制栅极的堆叠栅极结构。
快闪存储器分为NAND型和NOR型。在NAND型中，十六个单元通常串联连接以构成单元串，该单元串在位线和地线之间并联连接。在NOR型中，每个单元均在位线和地线之间并联连接。NAND快闪存储器有利于高度集成。NOR快闪存储器有利于高速操作。NOR快闪存储器使用共同源极方法。即，例如每十六个单元形成一个接触，十六个单元的源极线通常连接至n+扩散层。
为了改善快闪存储器件中的集成度，存储单元之间的间隔逐渐变小，特别是当使用自对准源极(SAS)结构时，利用间隔物覆盖共同源极区域。
因此，当实施硅化物工艺时，间隔物防止在共同源极区域中形成硅化物。因为没有形成硅化物，所以共同源极区域的电阻值急剧增加。
特别地，如果在快闪存储器制造期间同时应用浅沟槽隔离(STI)和SAS技术，那么与应用硅局部氧化(LOCOS)工艺时相比，每个单元处的源极电阻均增加。如果每个单元处的源极电阻均增加，那么因为每十六个单元形成一个源极接触，所以反向偏压可随第一单元和第八单元之间的电压降而改变。因此，在读出操作期间发生错误。
此外，由于快闪存储器的周边区域使用约12V的高电压，而单元区域使用约5V至约9V的低电压，所以随着快闪存储器变得更缩微化，沟槽深度变得更深。
由于源极电阻增加，所以在邻近电极的单元和远离电极的单元之间产生电流差。因此，单元之间的操作特性改变。即，半导体器件的运行可靠性变得劣化。
发明内容
一些实施方案提供半导体存储器件及其制造方法。即使随着存储器件变得更高度集成和缩微化使得器件之间的间隔变得更窄，根据一个实施方案的半导体存储器件也消除了间隔物的影响以及在共同源极区域中形成硅化物层。因此，所述半导体存储器件可使得邻近电极的单元和远离电极的单元之间的电流均一。
在一个实施方案中，半导体存储器件包括：在器件隔离区之间的半导体衬底上的两个栅电极；在两个栅电极之间的半导体衬底上的共同源极区域；在两个栅电极外侧的半导体衬底上的漏极区域；在漏极区域上和在两个栅电极外侧壁上的间隔物；在两个栅电极内侧壁上的第三氧化物层，所述内侧壁彼此相对；和在共同源极区域上的硅化物层。
在另一个实施方案中，一种制造半导体存储器件的方法包括：在器件隔离区之间的半导体衬底上形成两个栅电极；在两个栅电极之间的半导体衬底中形成共同源极区域，和在每个栅电极和器件隔离区之间形成漏极区域；在漏极区域、共同源极区域和每个栅电极的侧壁上形成间隔物，间隔物包括第三氧化物层、第二氮化物层和第四氧化物层；移除在栅电极之间设置的第四氧化物层和第二氮化物层，和移除在共同源极区域上设置的第三氧化物层；和在暴露的共同源极区域上形成硅化物层。
在附图和以下的详细描述中阐述一个或更多个实施方案的细节。通过说明书和附图以及通过权利要求使得其它特征可变得明显。
附图说明
图1是说明根据一个实施方案的半导体存储器件的结构的平面图。
图2是沿着线A-A’截取的说明根据一个实施方案的半导体存储器件的结构的侧截面图。
图3-6显示沿着线B-B’截取的用于说明根据一个实施方案制造半导体存储器件的方法的侧截面图。
图7是沿着图1的线C-C’截取的说明根据一个实施方案的半导体存储器件的结构的侧截面图。
具体实施方式
将参考附图详细描述根据一个实施方案的半导体存储器件及其制造方法。
以下，在关于一个实施方案的描述中，将省略涉及公知功能或者结构的详述，以免使得本发明的主题不清楚。因此，以下将提及仅仅直接涉及本发明新特征的核心部分/部件。
在一些实施方案的描述中，应理解当层(或膜)、区域、图案或者结构称为在另一层(或膜)、区域、垫或图案“上”或者“下”时，表述“上”和“下”包括“直接”和“间接”两者的含义。此外，将在附图的基础上描述每层的“上”和“下”。
图1是说明根据一个实施方案的半导体存储器件的结构的平面图。图2是沿着线A-A’截取的说明根据一个实施方案的半导体存储器件的结构的侧截面图。图3是沿着线B-B’截取的说明根据一个实施方案在半导体存储器件中形成间隔物之后的结构的侧截面图。
为了在半导体器件中高度集成，可使用浅沟槽隔离(STI)技术和自对准源极(SAS)。
在以下描述中，根据一个实施方案的半导体存储器件涉及具有STI结构和SAS结构的快闪存储器件。可以通过STI结构和SAS结构在x-轴和y-轴线方向上减小快闪存储器件的单元。
参考图1～3，沿着x-轴方向在半导体衬底100上横向地形成两条栅电极线120，在两条栅电极线120之间形成共同源极区域140。
然后，在两条栅电极线120的外侧处形成漏极区域130。
共同源极区域140和漏极区域130与对应于y-轴方向的区域对准。
通过沿着x-轴设置的间隔开的器件隔离区110，使得两条栅电极线120在y-轴方向上绝缘。通过在两条栅电极线120外侧的器件隔离区110，使得共同源极区域140和漏极区域130在x-轴方向上绝缘。
在一个实施方案中，在半导体衬底100中形成沟槽，以限定器件隔离区110。通过填充沟槽在半导体衬底100上形成绝缘层。然后，平坦化绝缘层以暴露半导体衬底100的表面，使得形成器件隔离区110。
一旦形成器件隔离区110，就可以形成栅极线120。例如，如图2和3所示，栅极线120可包括：浮置栅极126、绝缘层124例如氧化物-氮化物-氧化物(ONO)结构，和可在半导体衬底100上形成的控制栅极122。可通过在浮置栅极层上依次堆叠第一氧化物层、第一氮化物层和第二氧化物层，并使用限定栅电极区域的光刻胶图案蚀刻第二氧化物层、第一氮化物层和第一氧化物层，形成ONO结构。在蚀刻ONO结构的第二氧化物层之前，可使用光刻胶图案蚀刻控制栅极层。也可以使用光刻胶图案蚀刻浮置栅极层。
然后，可对栅极线120和器件隔离区110之间的有源区实施离子注入工艺，以形成共同源极区域140和漏极区域130。
参考图3，可在共同源极区域140、部分漏极区域、以及两个栅极线120的每一个的两个侧壁上形成间隔物150。
应说明，为了显示共同源极区域140和漏极区域130的结构，图1未显示间隔物。
间隔物150具有第三氧化物层156、第二氮化物层154和第四氧化物层152的ONO结构，该ONO结构可类似于栅电极120的绝缘层。
图4是沿着图1的线B-B’截取的说明根据一个实施方案在部分移除第四氧化物层152和第二氮化物层154之后的结构的侧截面图。
参考图4，对半导体衬底100的整个表面施加光刻胶层，并对光刻胶图案160实施十字线对准、显影、曝光和清洗工艺。
光刻胶图案160形成开口区域以暴露共同源极区域140上的间隔物结构150，并形成为覆盖漏极区域上的间隔物结构150、漏极区域130和器件隔离区110。
然后，使用光刻胶图案160作为蚀刻掩模实施第一蚀刻过程。
通过第一蚀刻过程移除共同源极区域140上的间隔物结构150中的第四氧化物层152。
然后，使用光刻胶图案160作为蚀刻掩模实施第二蚀刻过程。
通过第二蚀刻过程移除共同源极区域140上的间隔物结构150中的第二氮化物层154。
第一蚀刻过程和第二蚀刻过程可通过具有各向同性蚀刻特性的湿蚀刻方法实施。
图5是沿着图1的线B-B’截取的说明根据一个实施方案在半导体存储器件中部分移除第三氧化物层156之后的结构的侧截面图。
例如，参考图5，使用光刻胶图案160作为蚀刻掩模实施第三蚀刻过程。
通过第三蚀刻过程将共同源极区域140上的间隔物结构150中的第三氧化物层156的底表面移除。
第三蚀刻过程可通过干蚀刻方法例如反应离子蚀刻(RIE)技术实施。在此，由于各向异性蚀刻特性，所以在栅电极120侧壁上的第三氧化物层156保留。通过该过程，仅移除了在共同源极区域140上的第三氧化物层156，在第三氧化物层156保留在栅极线120的内侧壁上的同时暴露了共同源极区域140。
第三氧化物层156的保留部分保护栅电极120的内侧壁。
图6是沿着图1的线B-B’截取的说明根据一个实施方案在半导体存储器件中形成硅化物层162之后的结构的侧截面图。
例如，参考图6，移除光刻胶图案160，然后实施自对准硅化物工艺(salicide process)，以在共同源极区域140、漏极区域130和栅电极120的表面上形成硅化物层162。
实施金属层的沉积、热处理和移除工艺用于自对准硅化物工艺。例如，硅化物层162可由结合有第VIII族金属和硅的硅化物(例如，CoSi2、NiSi2、PtSi、Pt2Si等)、第IV族金属的硅化物(例如，TiSi2)或者高熔点的硅化物(例如，MoSi2、TaSi2、WSi2等)形成。
当栅电极120、漏极区域130和共同源极区域140通过硅化物层162电接触半导体表面时，可消除或显著减小寄生电容，并且还可减小其接触电阻和漏极-源极内电阻。
图7是沿着图1的线C-C’截取的说明根据一个实施方案的半导体存储器件的结构的侧截面图。
参考图7，实施硅化物工艺之后，将在x-轴上使得共同源极区域140绝缘的器件隔离区110的部分中的绝缘层移除，以成为沟槽，并且在沟槽110中的半导体衬底100上注入杂质离子。
由此，在沟槽110的内表面上形成离子注入层170，并且具有用作电连接共同源极区域140的导线的功能。
然后，在包括栅电极120、间隔物150、保留的器件隔离区110、离子注入层170和硅化物层162的半导体衬底100上沉积绝缘材料例如硼磷硅酸盐玻璃(BPSG)，以形成绝缘层(未显示)。
实施方案可具有以下效果。
第一，即使随着存储器件高度集成和缩微化器件之间的间隔减小，但是通过消除间隔物的影响仍可形成硅化物层。
第二，通过在共同源极区域中形成硅化物层可最小化电阻值，并且单元区的电流可保持均一。因此，可改善半导体存储器件的运行可靠性。
在本说明书中对“一个实施方案”、“实施方案”、“示例性实施方案”等的任何引用，表示与该实施方案相关描述的具体特征、结构或特性包括于本发明的至少一个实施方案中。在说明书不同地方出现的这些措词不必都涉及相同的实施方案。此外，当结合任何实施方案描述具体的特征、结构或特性时，认为在其它的实施方案中实施这些特征、结构或特性在本领域技术人员的范围之内。
虽然参考大量说明性实施方案已经描述了一些实施方案，但是应理解本领域技术人员可设计很多其它的改变和实施方案，这些也在本公开原理的精神和范围内。更具体地，在公开、附图和所附权利要求的范围内，在本发明的组合布置的构件和/或布置中能够具有各种的变化和改变。除构件和/或布置的变化和改变之外，对本领域技术人员而言，可替代的用途也是明显的。

Claims (10)

1.一种半导体存储器件，包括：
在器件隔离区之间的半导体衬底上的两个栅电极；
在所述两个栅电极之间的所述半导体衬底上的共同源极区域；
在所述两个栅电极外侧的所述半导体衬底上的漏极区域；
在所述漏极区域上和在所述两个栅电极的外侧壁上的间隔物；
在所述两个栅电极的内侧壁上的第三氧化物层，所述内侧壁彼此相对；和
在所述共同源极区域上的硅化物层。
2.根据权利要求1所述的半导体存储器件，其中：
所述两个栅电极设置为两个平行栅电极线；
在所述两个平行栅电极线之间设置有多个间隔开的所述共同源极区域；和
在位于所述多个共同源极区域的各个共同源极区域之间的沟槽中形成离子注入层，所述离子注入层在平行于所述两个平行栅电极线的轴上电连接所述多个共同源极区域。
3.根据权利要求2所述的半导体存储器件，还包括：在包括所述栅电极线、所述间隔物、所述器件隔离区、所述沟槽中的所述离子注入层、和所述硅化物层的所述半导体衬底上的绝缘层。
4.一种制造半导体存储器件的方法，所述方法包括：
在器件隔离区之间的半导体衬底上形成两个栅电极；
在所述两个栅电极之间的所述半导体衬底中形成共同源极区域，和在所述两个栅电极外侧和所述器件隔离区之间形成漏极区域；
在所述两个栅电极的侧壁上形成间隔物，所述间隔物设置在所述漏极区域和所述共同源极区域上，其中所述间隔物包括第三氧化物层、第二氮化物层和第四氧化物层；
移除在所述两个栅电极之间形成的所述第四氧化物层和所述第二氮化物层，和移除在所述共同源极区域上形成的所述第三氧化物层；和
在所述共同源极区域上形成硅化物层。
5.根据权利要求4所述的方法，其中当移除在所述共同源极区域上形成的所述第三氧化物层时，所述第三氧化物层保留在所述两个栅电极之间的所述内侧壁上。
6.根据权利要求4所述的方法，其中移除所述第四氧化物层和所述第二氮化物层以及移除所述第三氧化物层包括：
形成光刻胶图案以暴露在所述共同源极区域上的间隔物；
通过第一蚀刻过程移除在所述两个栅电极之间暴露的第四氧化物层；
通过第二蚀刻过程移除在所述两个栅电极之间暴露的第二氮化物层；
通过第三蚀刻过程移除在所述共同源极区域上暴露的第三氧化物层；和
移除所述光刻胶图案。
7.根据权利要求6所述的方法，其中所述第一蚀刻过程和第二蚀刻过程使用湿蚀刻技术，所述第三蚀刻过程使用干蚀刻技术。
8.根据权利要求4所述的方法，其中形成所述硅化物层还包括：在所述漏极区域上和所述两个栅电极的顶部上形成所述硅化物层。
9.根据权利要求4所述的方法，还包括：
在提供所述两个栅电极的两个平行栅极线之间，从使得所述共同源极区域与相邻共同源极区域绝缘的器件隔离区移除器件绝缘层，由此在所述两个平行栅极线之间的使得所述共同源极区域绝缘的每个器件隔离区处的半导体衬底中形成沟槽，使得所述共同源极区域绝缘的各所述器件隔离区在平行于所述两个平行栅极线的轴上间隔开；和
在使得所述共同源极区域绝缘的所述器件隔离区的移除了所述器件绝缘层的所述沟槽中形成离子注入层。
10.根据权利要求9所述的方法，还包括：在包括所述栅电极、所述间隔物、所述器件隔离区、所述沟槽中的所述离子注入层、和所述硅化物层的所述半导体衬底上形成绝缘层。
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