KR100842661B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
브리지 불량을 방지할 수 있는 플래시 메모리 소자의 제조 방법이 개시된다.
플래시 메모리 소자는, 반도체 기판 상에 형성된 게이트 영역과, 상기 게이트 영역의 측면에 배치된 스페이서와, 상기 반도체 기판과 상기 스페이서 사이에 배치된 스페이서 보호막과, 상기 스페이서의 양측면의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함한다.
플래시 메모리 소자, 스페이서 보호막, TEOS막, 브리지 불량, 플래시 메모리
Description
도 1은 종래의 플래시 메모리 소자의 셀 어레이의 레이아웃을 도시한 도면.
도 2는 도 1의 플래시 메모리 소자의 셀 어레이에서 I-I' 라인을 따라 절단한 단면도.
도 3은 본 발명의 제1 실시예에 따른 플래시 메모리 소자를 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
51: 반도체 기판 53: 소자분리막
55: 게이트산화막 56: 플로팅게이트
57: ONO막 58: 제어게이트
61: 스페이서 보호막 63a: 제1 TEOS막
63b: 실리콘나이트라이드막 63c: 제2 TEOS막
63: 스페이서 65: 소오스/드레인 영역
67: 실리사이드막 69: 층간절연막
71: 콘택 플러그 73: 제1 셀 소자
75: 제2 셀 소자
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 브리지 불량을 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programmable ROM)이다.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으 로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
도 1은 종래의 플래시 메모리 소자의 셀 어레이의 레이아웃을 도시한 도면이다.
도 1에 도시한 바와 같이, 다수의 워드 라인(word line, 1)이 배치되고, 워드 라인(1)과 교차하여 비트 라인(bit line, 3)이 배치된다. 워드 라인(1)과 비트 라인(3)이 교차하는 지점에 셀 소자가 배치된다. 인접하는 제1 및 제2 셀 소자 사이에 워드 라인(1)에 전기적으로 연결된 콘택 플러그(5)가 배치된다. 상기 제1 및 제2 셀 소자는 하나의 콘택 플러그(5)에 전기적으로 연결된다.
워드 라인(1)에 의해 해당 셀 소자가 선택되고, 비트 라인(3)으로 공급된 데이터 신호가 콘택 플러그(5)를 통해 상기 선택된 셀 소자에 저장되거나 상기 선택된 셀 소자에 저장된 데이터 신호가 콘택 플러그(5)를 통해 비트 라인(3)으로 공급될 수 있다.
따라서, 제1 및 제2 셀 소자에 의해 단위 셀이 정의될 수 있다.
도 2는 도 1의 플래시 메모리 소자의 셀 어레이에서 I-I' 라인을 따라 절단한 단면도이다.
도 2에 도시한 바와 같이, 제1 및 제2 셀 소자(26, 28)에 의해 단위 셀이 정의될 수 있다.
반도체 기판(11) 상에 셀 소자를 구획하기 위해 소자분리막(STI, 13)이 형성 되어 있다.
상기 소자분리막(13) 사이에 제1 및 제2 셀 소자(26, 28)가 형성되어 있다.
반도체 기판(11) 상에 게이트산화막(15), 플로팅게이트(16), ONO(oxide/nitride/oxide)막(17) 및 제어게이트(18)가 순차적으로 형성되어 있다.
게이트 영역을 분리 및 보호하기 위해 게이트산화막(15), 플로팅게이트(16), ONO막(17) 및 제어게이트(18)의 측면에 스페이서(21)가 형성되어 있다. 스페이서(21)는 제1 TEOS(tetraethyl orthosilicate)막(21a), 실리콘나이트라이드(SiN)막(21b) 및 제2 TEOS막(21c)을 포함한다.
상기 스페이서(21)의 양측의 반도체 기판(11) 상에 소오스/드레인 영역(23)이 형성되어 있다.
따라서, 게이트산화막(15), 플로팅게이트(16), ONO막(17), 제어게이트(18) 및 스페이서(21)를 포함하는 게이트 영역과 소오스/드레인 영역(23)에 의해 제1 및 제2 셀 소자(26, 28)가 형성된다.
외부의 배선과의 전기적 접촉을 용이하게 하기 위해 상기 제어게이트(18)와 상기 소오스/드레인 영역(23)에 실리사이드막(미도시)이 형성될 수 있다.
실리사이드막을 형성하기 전에 상기 제어게이트(18)와 상기 소오스/드레인 영역(23)은 세정 공정에 의해 이물질 등을 제거한다.
하지만, 이와 같은 세정 공정을 수행하는 경우, 상기 스페이서(21)의 제1 및 제2 TEOS막(21a, 21c)이 세정 용액에 반응하게 되어 일부 제거되게 된다.
특히, 상기 스페이서(21)의 제1 TEOS막(21a)의 하부 끝단이 제거되는 언더 컷(undercut) 현상이 발생하게 된다.
이러한 언더컷 현상이 깊게 발생되는 경우, 인접하는 셀 소자의 스페이서의 제1 TEOS막의 언더컷 부분과 연결되게 된다.
이와 같은 상태에서 콘택 플러그를 형성하는 경우, 콘택 플러그를 형성하는 도전성 물질이 언더컷 부분을 통해 스며들게 된다. 결국 언더컷을 통해 스며든 도전성 물질을 통해 인접하는 콘택 플러그 간에 전기적으로 연결되게 되어, 셀 소자 간 브리지 불량에 의한 비트 페일(fail)이 발생하는 문제가 있다.
본 발명은 스페이서의 측면에 실리콘 산화막을 형성하여, 셀 소자 간 브리지 불량에 의한 비트 페일을 방지할 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 플래시 메모리 소자는, 반도체 기판 상에 형성된 게이트 영역; 상기 게이트 영역의 측면에 배치된 스페이서; 상기 반도체 기판과 상기 스페이서 사이에 배치된 스페이서 보호막; 및 상기 스페이서의 양측면의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함한다.
본 발명의 제2 실시예에 따르면, 플래시 메모리 소자의 제조 방법은, 반도체 기판 상에 게이트 영역을 형성하는 단계; 상기 게이트 영역을 포함하는 상기 반도체 기판 상의 상기 게이트 영역의 측면에 제1 TEOS막을 형성하는 단계; 상기 제1 TEOS막을 포함하는 상기 반도체 기판 상에 산화막을 형성하는 단계; 상기 반도체 기판 상에 실리콘나이트라이드막과 제2 TEOS막을 순차적으로 형성하고 패터닝하여 실리콘나이트라이드막, 제2 TEOS막 및 스페이서 보호막을 형성하는 단계; 및 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 플래시 메모리 소자를 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(51) 상에 단위 셀 소자를 구획하기 위해 소자분리막(53)이 배치되어 있다.
본 발명에서 단위 셀 소자는 제1 및 제2 셀 소자(73, 75)를 포함할 수 있다. 따라서, 상기 제1 및 제2 셀 소자(73, 75) 사이에는 상기 소자분리막(53)이 형성되지 않는다. 인접하는 소자분리막(53) 사이에 상기 제1 및 제2 셀 소자(73, 75)가 형성될 수 있다.
상기 반도체 기판(51) 상의 제1 셀 영역과 제2 셀 영역에 각각 게이트산화막(55), 플로팅게이트(56), ONO막(57) 및 제어게이트(58)가 형성되어 있다. 상기 제1 셀 영역은 상기 제1 셀 소자(73)를 형성하기 위한 영역이고, 상기 제2 셀 영역은 상기 제2 셀 소자(75)를 형성하기 위한 영역이다.
상기 게이트산화막(55), 플로팅게이트(56), ONO막(57) 및 제어게이트(58)의 측면의 상기 반도체 기판(51) 상에 스페이서 보호막(61)이 배치되어 있다.
상기 게이트산화막(55), 플로팅게이트(56), ONO막(57) 및 제어게이트(58)의 측면과 상기 스페이서(63) 보호막(61) 위에 제1 TEOS막(63a), 실리콘나이트라이드(SiN)막(63b) 및 제2 TEOS막(63c)으로 이루어진 스페이서(63)가 배치되어 있다. 상기 스페이서(63)는 게이트 영역을 분리 및 보호하기 위해 배치된다. 상기 게이트 영역은 게이트산화막(55), 플로팅게이트(56), ONO막(57) 및 제어게이트(58)가 형성된 영역을 의미한다.
본 발명은 상기 스페이서(63)는 제1 TEOS막(63a), 실리콘나이트라이드막(63b) 및 제2 TEOS막(63c)의 3층 구조로 이루지는 것으로 설명하고 있지만, 상기 스페이서(63)는 TEOS막(63a)과 실리콘나이트라이드막(63b)의 2층 구조로 이루어질 수도 있다.
상기 제1 TEOS막(63a)은 상기 실리콘나이트라이드막(63b)과 상기 스페이서 보호막(61)에 의해 둘러싸여지도록 배치되어 외부에 노출이 되지 않게 된다. 즉, 상기 스페이서 보호막(61) 위에 상기 실리콘나이트라이드막(63b)이 직접 접촉 형성되게 되어, 상기 제1 TEOS막(63a)은 상기 스페이서 보호막(61)과 상기 실리콘나이트라이드막(63b)에 의해 외부에 노출되지 않게 된다.
상기 스페이서 보호막(61)은 10Å 내지 20Å의 두께 범위를 가질 수 있다.
상기 스페이서(63)의 양측의 상기 반도체 기판(51) 상에 소오스/드레인 영역(65)이 형성되어 있다. 상기 소오스/드레인 영역(65)은 도전성을 갖는 영역이다.
상기 제어게이트(58) 및 상기 소오스/드레인 영역(65)에 실리사이드막(67)이 배치되어 있다. 상기 실리사이드막(67)은 게이트 영역과 소오스/드레인 영역(65)과 이후에 형성될 배선과의 전기적 접촉 성능을 향상시키기 위해 형성될 수 있다.
따라서, 상기 게이트산화막(55), 플로팅게이트(56), ONO막(57), 제어게이트(58) 및 스페이서(63)를 포함하는 게이트 영역과 소오스/드레인 영역(65)에 의해 상기 제1 및 제2 셀 소자(73, 75)가 형성된다.
상기 제1 및 제2 셀 소자(73, 75)를 포함하는 반도체 기판(51) 상에 BPSG(boron phosphor silicate glass)나 USG(undoped silicate glass)와 같은 절연 물질을 이용하여 층간절연막(69)이 형성된다.
상기 층간절연막(69)은 상기 제1 및 제 셀 소자(73, 75) 사이의 반도체 기판(51) 상에 형성된 드레인 영역 상의 상기 실리사이드막(67)이 노출되도록 비아홀(미도시)이 형성된다.
상기 비아홀 내에 상기 드레인 영역 상의 상기 실리사이드막(67)과 전기적으로 연결된 콘택 플러그(71)가 형성된다.
이상과 같이, 상기 스페이서(63)의 제1 TEOS막(63a)이 상기 스페이서 보호막(61)과 상기 실리콘나이트라이드막(63b)에 의해 둘러싸여져 외부에 노출되지 않게 됨으로써, 실리사이드막(67)을 형성할 때 수반되는 세정 공정시 세정 용액에 상기 스페이서(63)의 제1 TEOS막(63a)이 접촉되지 않게 되어 상기 제1 TEOS막(63a)이 제거되지 않게 된다. 이에 따라, 상기 제1 TEOS막(63a)에 언더컷이 발생되지 않게 되어 셀 소자 간 브리지 불량에 의한 비트 페일(fail)을 방지할 수 있다.
도 4a 내지 도 4f는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제 조 공정을 도시한 단면도이다.
도 4a에 도시한 바와 같이, 반도체 기판(51) 상에 실리콘산화막이나 BPSG막을 이용하여 소자분리막(53)을 형성한다. 상기 소자분리막(53)은 단위 셀 소자를 구획하기 위해 형성된다.
본 발명에서 단위 셀 소자는 제1 및 제2 셀 소자(73, 75)를 포함할 수 있다. 따라서, 상기 제1 및 제2 셀 소자(73, 75) 사이에는 상기 소자분리막(53)이 형성되지 않는다. 인접하는 소자분리막(53) 사이에 상기 제1 및 제2 셀 소자(73, 75)가 형성될 수 있다.
상기 반도체 기판(51) 상에 게이트산화막(55), 제1 폴리실리콘막, ONO(oxide/nitride/oxide)막 및 제2 폴리실리콘막과 순차적으로 적층 형성된다.
상기 게이트산화막(55), 제1 폴리실리콘막, ONO막(57) 및 제2 폴리실리콘막을 선택적으로 패터닝하여 제1 셀 영역과 제2 셀 영역에 각각 상기 게이트산화막(55), 플로팅게이트(56), ONO막(57) 및 제어게이트(58)를 형성한다. 상기 제1 셀 영역은 상기 제1 셀 소자(73)를 형성하기 위한 영역이고, 상기 제2 셀 영역은 상기 제2 셀 소자(75)를 형성하기 위한 영역이다.
이어서, 상기 반도체 기판(51) 상에 제1 TEOS막(63a)을 형성하고 패터닝하여 상기 게이트산화막(55), 제1 폴리실리콘막, ONO막(57) 및 제2 폴리실리콘막의 측면에 제1 TEOS막(63a)을 형성한다.
상기 제1 TEOS막(63a)은 반응성 이온 식각(RIE: reactive ion etching)을 이용하여 형성될 수 있다.
도 4b에 도시한 바와 같이, 상기 반도체 기판(51)을 열산화시켜 상기 반도체 기판(51)의 표면에 산화막을 형성한다. 상기 열산화 공정은 급속 열처리(RTP: rapid thermal processing) 공정으로서, 800℃ 내지 900℃의 온도 범위로 10Å 내지 20Å의 두께 범위로 형성될 수 있다.
도 4c에 도시한 바와 같이, 상기 반도체 기판(51) 상에 실리콘나이트라이드막(63b) 및 제2 TEOS막(63c)을 순차적으로 적층한다.
이어서, 도 4d에 도시한 바와 같이, 상기 실리콘나이트라이드막(63b), 상기 제2 TEOS막(63c) 및 상기 산화막을 패터닝하여 실리콘나이트라이드막(63b), 제2 TEOS막(63c) 및 스페이서 보호막(61)을 형성한다. 상기 실리콘나이트라이드막(63b)과 상기 제2 TEOS막(63c)은 상기 제1 TEOS막(63a)의 측면에 형성되고 상기 스페이서 보호막(61)은 상기 실리콘나이트라이드막(63b)과 상기 반도체 기판(51) 사이에 형성된다. 상기 스페이서 보호막(61)은 상기 실리콘나이트라이드막(63b)과 동일 사이즈로 동시에 패터닝될 수 있다. 이에 따라, 상기 제1 TEOS막(63a)은 상기 스페이서 보호막(61)과 상기 실리콘나이트라이드막(63b)에 의해 둘러싸여지게 되어 외부에 노출되지 않게 된다.
상기 제1 TEOS막(63a), 실리콘나이트라이드막(63b) 및 제2 TEOS막(63c)에 의해 스페이서(63)가 형성될 수 있다.
상기 스페이서(63)는 게이트 영역을 분리 및 보호하기 위해 형성되는 것으로, 상기 게이트산화막(55), 플로팅게이트(56), ONO막(57) 및 제어게이트(58)의 양 측면에 형성될 수 있다.
도 4e에 도시한 바와 같이, 상기 스페이서(63) 및 상기 제어게이트(58)를 마스크로 하여 이온 주입 공정을 수행하여 상기 스페이서(63)의 양측의 상기 반도체 기판(51) 상에 소오스/드레인 영역(65)을 형성한다. 상기 소오스/드레인 영역(65)은 이온 주입 공정에 의해 이온이 주입되어 도전성을 갖는 영역이다.
상기 반도체 기판(51)을 세정 공정을 이용하여 상기 제어게이트(58) 및 상기 소오스/드레인 영역(65)을 세정한다.
이때, 상기 세정 공정에 사용된 세정 용액이 상기 스페이서(63)의 제1 TEOS막(63a)과 접촉되지 않게 됨에 따라 상기 제1 TEOS막(63a)에 언더컷이 발생하지 않게 된다.
상기 세정 공정을 완료한 후 상기 반도체 기판(51)의 전 영역에 코발트와 같은 도전성 물질을 형성하고 패터닝하여 상기 제어게이트(58) 및 상기 소오스/드레인 영역(65)에 실리사이드막(67)을 형성한다. 상기 실리사이드막(67)은 게이트 영역과 소오스/드레인 영역(65)과 이후에 형성될 배선과의 전기적 접촉 성능을 향상시키기 위해 형성될 수 있다.
따라서, 상기 게이트산화막(55), 플로팅게이트(56), ONO막(57), 제어게이트(58) 및 스페이서(63)를 포함하는 게이트 영역과 소오스/드레인 영역(65)에 의해 상기 제1 및 제2 셀 소자(73, 75)가 형성된다.
도 4f에 도시한 바와 같이, 상기 제1 및 제2 셀 소자(73, 75)를 포함하는 반도체 기판(51) 상에 BPSG(boron phosphor silicate glass)나 USG(undoped silicate glass)와 같은 절연 물질을 이용하여 층간절연막(69)을 형성한다.
이어서, 상기 제1 및 제 셀 소자(73, 75) 사이의 반도체 기판(51) 상에 형성된 드레인 영역 상에 실리사이드막(67)이 노출되도록 상기 층간절연막(69)을 선택적으로 패터닝하여 비아홀을 형성한다.
이후, 상기 비아홀 내에 텅스텐과 같은 도전성 물질을 형성하여 콘택 플러그(71)를 형성한다.
후 공정에 의해 상기 콘택 플러그(71) 상에 전기적으로 연결된 금속 배선이 형성될 수 있다.
본 발명은 상기 스페이서(63)는 제1 TOES막(63a), 실리콘나이트라이드막(63b) 및 제2 TEOS막(63c)의 3층 구조로 이루지는 것으로 설명하고 있지만, 상기 스페이서(63)는 TEOS막과 실리콘나이트라이드막의 2층 구조로 이루어질 수도 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 세정 용액에 반응하지 않도록 TEOS막을 스페이서 보호막을 형성함으로써, TEOS막의 언더컷 생성을 차단하여 셀 소자 간 브리지 불량에 의한 비트 페일(fail)을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (12)
- 반도체 기판 상에 형성된 게이트 영역;상기 게이트 영역의 측면에 순차적으로 배치된 제1 TEOS막, 실리콘나이트라이드막 및 제2 TEOS막을 포함하는 스페이서;상기 반도체 기판과 상기 스페이서 사이에 배치된 스페이서 보호막; 및상기 스페이서의 양측면의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하고,상기 제1 TEOS막은 상기 게이트 영역, 상기 스페이서 보호막 및 상기 실리콘나이트라이드막에 의해 둘러싸여 배치되는 것을 특징으로 하는 플래시 메모리 소자.
- 삭제
- 제1항에 있어서, 상기 스페이서 보호막 위에 상기 실리콘나이트라이드막이 직접 접촉 형성되는 것을 특징으로 하는 플래시 메모리 소자.
- 제1항에 있어서, 상기 게이트 영역과 상기 소오스/드레인 영역에 형성된 실리사이드막;상기 반도체 기판 상에 형성된 층간절연막; 및상기 층간절연막을 통해 상기 드레인영역에 전기적으로 연결된 콘택 플러그를 더 포함하는 플래시 메모리 소자.
- 제1항에 있어서, 상기 게이트 영역은 게이트산화막, 플로팅게이트, ONO막 및 제어게이트가 적층 형성되는 것을 특징으로 하는 플래시 메모리 소자.
- 반도체 기판 상에 게이트 영역을 형성하는 단계;상기 게이트 영역을 포함하는 상기 반도체 기판 상의 상기 게이트 영역의 측면에 제1 TEOS막을 형성하는 단계;상기 제1 TEOS막을 포함하는 상기 반도체 기판 상에 산화막을 형성하는 단계;상기 반도체 기판 상에 실리콘나이트라이드막과 제2 TEOS막을 순차적으로 형성하고 패터닝하여 실리콘나이트라이드막, 제2 TEOS막 및 스페이서 보호막을 형성하는 단계; 및상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제6항에 있어서, 상기 제1 TEOS막, 상기 실리콘나이트라이드막 및 상기 제2 TEOS막에 의해 스페이서가 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제6항에 있어서, 상기 실리콘나이트라이드막과 상기 제2 TEOS막은 상기 제1 TEOS막의 측면에 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제6항에 있어서, 상기 스페이서 보호막은 상기 실리콘나이트라이드막과 상기 반도체 기판 사이에 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제6항에 있어서, 상기 산화막은 급속 열처리 공정에 의해 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제6항에 있어서, 상기 제1 TEOS막은 반응성 이온 식각 공정에 의해 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제6항에 있어서, 상기 제1 TEOS막은 상기 실리콘나이트라이드막과 상기 스페이서 보호막에 의해 둘러싸여지는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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