KR101093147B1 - 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법 - Google Patents
낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법 Download PDFInfo
- Publication number
- KR101093147B1 KR101093147B1 KR1020090058487A KR20090058487A KR101093147B1 KR 101093147 B1 KR101093147 B1 KR 101093147B1 KR 1020090058487 A KR1020090058487 A KR 1020090058487A KR 20090058487 A KR20090058487 A KR 20090058487A KR 101093147 B1 KR101093147 B1 KR 101093147B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- film
- layer
- polysilicon
- device isolation
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000002955 isolation Methods 0.000 claims abstract description 54
- 239000002184 metal Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 44
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 58
- 229920005591 polysilicon Polymers 0.000 claims description 58
- 239000004065 semiconductor Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 31
- 230000004888 barrier function Effects 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 112
- 230000008569 process Effects 0.000 description 21
- 230000002093 peripheral effect Effects 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 239000003963 antioxidant agent Substances 0.000 description 4
- 230000003078 antioxidant effect Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 소자 분리막의 높이 차이에 따른 프로그램 속도의 불균일 현상과 프로그램 페일 현상을 개선할 수 있는 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
본 발명은 소자 분리막의 높이가 상대적으로 낮게 형성된 영역보다 소자 분리막의 높이가 상대적으로 높게 형성된 영역에서 워드 라인 저항이 낮아질 수 있도록 하여 커플링 비 차이에 따라 프로그램 속도가 저하되는 현상 및 프로그램 문턱 전압이 낮아지는 현상을 보상할 수 있다.
소자 분리막, 프로그램 문턱 전압, 금속 실리사이드막
Description
본 발명은 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 특히 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
낸드 플래시 메모리 소자는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재기입하는 리프레시(refresh) 기능이 필요 없는 메모리 소자로서, 고집적화가 용이하여 그 수요가 증가하고 있는 추세이다.다. 이러한 낸드 플래시 메모리 소자는 데이터를 저장하는 다수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 셀 어레이 영역과 메모리 셀을 구동시키기 위한 디코더(decoder) 및 페이지 버퍼(page buffer)등의 구동회로가 형성된 주변 영역으로 구분된다.
도 1은 낸드 플래시 메모리 소자의 게이트 패턴을 설명하기 위한 단면도이다. 특히, 도 1은 게이트 패턴들을 연결하는 워드 라인과 나란한 방향으로 게이트 패턴들을 절취하여 나타낸 단면도이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 게이트 패턴은 터널 절연막(3), 플로팅 게이트(floating gate)(5), 유전체막(9) 및 컨트롤 게이트(11)가 적층된 구조로 형성된다. 이 때, 플로팅 게이트(5)들은 소자 분리막(7)을 사이에 두고 전기적으로 격리되어 형성된다. 반면, 컨트롤 게이트(11)들은 소자 분리막(7)과 교차되는 방향으로 연결되어 워드 라인(WL)이 된다.
이와 같이 적층형 게이트 패턴을 포함하는 낸드 플래시 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 방식을 이용하여 메모리 셀의 플로팅 게이트(5)에 전자를 주입하거나, 주입된 전자를 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어하는 방식으로 프로그램 및 소거 동작을 수행한다. 특히, 플로팅 게이트(5)에 전자를 주입하여 메모리 셀을 특정 레벨의 문턱 전압으로 프로그램할 때, 워드 라인(WL)에는 소정의 프로그램 전압이 인가된다. 여기서, 워드 라인(WL)에 인가된 전압 대비 플로팅 게이트(5)에 유기되는 전압의 비인 커플링 비는 플로팅 게이트(5)와 컨트롤 게이트(11)가 대면하는 면적을 결정하는 소자 분리막(7)의 유효 높이(EFH : Effective Field-Oxide Height)에 의해 결정된다. 따라서, 워드 라인(WL)을 통해 연결된 메모리 셀들의 문턱 전압을 균일하게 제어하기 위해서는 메모리 셀 어레이 영역에서 소자 분리막(7)들의 유효 높이가 균일해야 한다.
그런데, 최근 소자가 고집적화됨에 따라 메모리 셀 어레이 영역에 형성되는 패턴들에 의한 밀도가 증가됨에 따라 소자 분리막(7)들의 유효 높이를 균일하게 형성하기가 어려워지고 있다. 이하, 도 2를 참조하여 소자 분리막(7)들의 유효 높이 에 대해 보다 구체적으로 설명한다.
도 2는 메모리 셀 어레이 영역 및 X-디코더 영역을 나타내는 도면이다.
도 2를 참조하면, 반도체 기판은 다수의 메모리 셀 어레이 영역(23A, 23B) 및 다수의 주변 영역을 포함한다. 여기서, 주변 영역은 어드레스 신호에 응답하여 워드 라인들 중 하나를 선택하고, 선택된 워드 라인 및 비선택된 워드 라인들에 소정의 전압들을 각각 전달하기 위한 구동 소자들이 형성되는 X-디코더부(25)를 포함한다. 낸드 플래시 메모리 소자를 제조하는 과정에서 X-디코더부(25) 양측의 메모리 셀 어레이 영역들(23A, 23B)에는 다수의 게이트 패턴들과 소자 분리막들이 형성된다.
도 1 및 도 2를 참조하면, 소자의 고집적화에 따라 워드 라인(WL)과 나란한 방향으로 형성된 소자 분리막(7)들의 유효 높이는 X-디코부(25)에 인접한 메모리 셀 어레이 영역의 가장 자리에서보다 메모리 셀 어레이 영역의 중앙부에서 더 높게 형성된다. 즉, 메모리 셀 어레이 영역의 중앙부에 형성된 소자 분리막(7a)과 메모리 셀 어레이 영역의 가장 자리에 형성된 소자 분리막(7b)의 유효 높이들 간에 차이(d)가 발생한다. 그 결과, 프로그램 동작시 소정의 프로그램 전압을 인가하면 소자 분리막(7)들의 유효 높이가 상대적으로 높게 형성된 메모리 셀 어레이 영역의 중앙부에서 메모리 셀의 커플링 비가 상대적으로 낮게 형성된다. 이 때문에 X-디코더부(25)로부터 멀어질수록(즉, 메모리 셀 어레이 영역의 중앙부로 갈수록) 메모리 셀의 프로그램 속도가 늦어지거나, 낮은 문턱 전압으로 프로그램되어 프로그램 페일이 증가하는 현상이 발생한다.
본 발명은 소자 분리막의 높이 차이에 따른 프로그램 속도의 불균일 현상과 프로그램 페일 현상을 개선할 수 있는 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법을 제공한다.
본 발명에 따른 낸드 플래시 메모리 소자의 게이트 패턴은 제1 및 제2 영역을 포함하는 반도체 기판의 상부에 형성되며, 폴리 실리콘막 및 금속 실리사이드막의 적층 구조로 형성된 다수의 워드 라인을 포함한다. 여기서, 상기 금속 실리사이드막의 부피는 상기 제2 영역에서보다 상기 제1 영역에서 더 크게 형성된다.
본 발명에 따른 낸드 플래시 메모리 소자의 게이트 패턴 형성방법은 제1 및 제2 영역을 포함하는 반도체 기판의 상부에 폴리 실리콘막을 포함하는 적층 패턴들을 형성하는 단계, 상기 적층 패턴들 사이를 매립하는 절연막을 형성하는 단계, 상기 제2 영역에서보다 상기 제1 영역에서 상기 폴리 실리콘막의 측벽이 더 깊은 깊이로 노출되도록 상기 절연막을 식각하는 단계, 상기 폴리 실리콘막의 측벽을 포함한 상기 폴리 실리콘막의 표면에 금속막을 증착하는 단계, 상기 폴리 실리콘막과 상기 금속막을 반응시켜 상기 폴리 실리콘막 상부에 금속 실리사이드막을 형성하는 단계, 및 상기 금속 실리사이드막 형성 후 잔여하는 금속막을 제거하는 단계를 포함한다.
상기 제1 및 제2 영역을 포함하는 반도체 기판의 상부에 폴리 실리콘막을 포함하는 적층 패턴들을 형성하는 단계는 상기 반도체 기판의 상부에 터널 절연막 및 플로팅 게이트막을 적층하는 단계, 상기 플로팅 게이트막, 터널 절연막 및 상기 반도체 기판을 식각하여 상기 제1 및 제2 영역에 다수의 트렌치를 형성하는 단계, 상기 트렌치를 매립하는 소자 분리막을 형성하는 단계, 상기 소자 분리막의 높이를 낮추는 단계, 상기 소자 분리막, 상기 플로팅 게이트막 및 상기 반도체 기판의 표면에 유전체막 및 상기 폴리 실리콘막을 적층하는 단계와, 상기 폴리 실리콘막, 유전체막 및 플로팅 게이트막을 식각하는 단계를 포함한다.
상기 제2 영역에서보다 상기 제1 영역에서 상기 폴리 실리콘막의 측벽이 더 깊은 깊이로 노출되도록 상기 절연막을 식각하는 단계는 상기 절연막의 상부에 상기 제2 영역을 차단하며 상기 제1 영역을 개구시키는 식각 베리어 패턴을 형성하는 단계, 상기 식각 베리어 패턴을 마스크로 상기 절연막을 식각하여 상기 제1 영역에서 상기 절연막의 높이를 낮추는 단계, 상기 식각 베리어 패턴을 제거하여 상기 제1 및 제2 영역에서 상기 절연막을 노출시키는 단계와, 상기 제2 영역에서 상기 폴리 실리콘막이 노출되도록 상기 제1 및 제2 영역에서 상기 절연막의 높이를 낮추는 단계를 포함한다.
상기 금속 실리사이드막은 상기 제2 영역에서보다 상기 제1 영역에서 더 두껍게 형성된다.
상기 금속 실리사이드막 형성 후 상기 폴리 실리콘막의 두께는 상기 제1 영역에서보다 상기 제2 영역에서 더 얇아진다.
상기 제1 영역은 상기 반도체 기판의 주변 회로부에 인접하여 형성되고, 상기 제2 영역은 상기 제1 영역들 사이에 형성된다.
상기 소자 분리막의 높이를 낮추는 단계에서 상기 제1 영역에서보다 상기 제2 영역에서 상기 소자 분리막의 높이가 더 낮아진다.
본 발명은 소자 분리막의 높이가 상대적으로 낮게 형성된 영역보다 소자 분리막의 높이가 상대적으로 높게 형성된 영역에서 워드 라인 저항이 낮아질 수 있도록 하여 커플링 비 차이에 따라 프로그램 속도가 저하되는 현상 및 프로그램 문턱 전압이 낮아지는 현상을 보상할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 반도체 기판의 메모리 셀 어레이 영역 및 주변 회로 영역을 나타내는 도면이다.
도 3을 참조하면, 반도체 기판은 다수의 메모리 셀 어레이 영역 및 다수의 주변 회로 영역을 포함한다. 메모리 셀 어레이 영역은 데이터를 저장하기 위한 메모리 셀들이 형성되는 영역이다. 주변 회로 영역은 메모리 셀을 구동하기 위한 구동회로를 구성하는 구동 소자들이 형성되는 영역으로서, 어드레스 신호에 응답하여 메모리 셀의 워드 라인(WL)들 중 하나를 선택하고, 선택된 워드 라인 및 비선택된 워드 라인들에 소정의 전압들을 각각 전달하기 위한 구동 소자들이 형성되는 X-디코더부를 포함한다. 이러한 다수의 메모리 셀 어레이 영역 및 주변 회로 영역에 낸드 플래시 메모리 소자를 구성하는 패턴들이 형성된 후, 반도체 기판은 단위 소자별로 분리될 수 있다.
한편, 메모리 셀 어레이 영역은 제1 영역(A) 및 제2 영역(B)으로 구분된다. 제2 영역(B)은 워드 라인(WL) 방향으로 주변 회로 영역에 인접한 영역이며, 제1 영역(A)은 제2 영역(B)들 사이에 배치되는 영역이다. 이러한 제1 및 제2 영역(A, B)에는 다수의 워드 라인(WL)들이 형성된다.
워드 라인(WL)들 하부의 반도체 기판에는 워드 라인(WL)들과 교차하는 소자 분리막(309)들이 형성된다. 이러한 소자 분리막(309)들을 통해 반도체 기판의 활성 영역(300)이 정의된다. 즉, 활성 영역(300)은 소자 분리막(309)들 사이에 정의되는 영역이다. 그리고, 소자 분리막(309)은 제1 영역(A)에 형성되는 제1 소자 분리막(309a)과 제2 영역(B)에 형성되는 제2 소자 분리막(309b)을 포함한다. 소자의 고집적화로 메모리 셀 어레이 영역 내에 형성되는 패턴들의 밀도가 높아지면서, 제2 소자 분리막(309b)의 높이는 제1 소자 분리막(309b)의 높이보다 낮게 형성된다.
이하, 도 4a 내지 도 5를 참조하여, 본 발명에 따른 낸드 플래시 메모리 소 자의 게이트 패턴 및 그 형성방법에 대해 설명한다. 도 4a 내지 도 4e는 활성 영역을 따라 절취하여 나타낸 단면도들이고, 도 5는 워드 라인을 따라 절취하여 나타낸 단면도이다.
도 4a를 참조하면, 제1 및 제2 영역(A, B)을 포함하는 반도체 기판(401)의 상부에 다수의 적층 패턴을 형성한다. 적층 패턴은 터널 절연막(403)을 사이에 두고 반도체 기판(401)의 상부에 형성되며, 폴리 실리콘막(411)을 포함하는 적층 구조로 형성된다. 보다 구체적으로 적층 패턴은 플로팅 게이트(405), 유전체막(407), 폴리 실리콘막(411)의 적층 구조로 형성될 수 있다.
이하, 적층 패턴의 형성방법의 일례에 대해 보다 구체적으로 설명한다.
먼저, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(401)의 상부에 터널 절연막(403)을 형성한다. 터널 절연막(403)은 산화막으로 형성되며, 산화 공정을 통해 형성될 수 있다. 산화 공정을 통해 형성된 터널 절연막(403)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
이 후, 터널 절연막(403)의 상부에 플로팅 게이트막(405)을 형성한다. 플로팅 게이트막(405)은 폴리 실리콘을 이용하여 형성할 수 있다. 이러한 플로팅 게이트막(405) 및 터널 절연막(403) 형성 후, 플로팅 게이트막(405), 터널 절연막(403), 및 반도체 기판(401)을 식각하여 반도체 기판(401)의 제1 및 제2 영역(A,B)에 다수의 트렌치를 형성한다. 이어서, 트렌치 내부를 매립하는 소자 분리막(미도시)을 형성한다. 여기서, 트렌치를 형성하기 위한 플로팅 게이트막(405), 터널 절연막(403), 및 반도체 기판(401)의 식각은 플로팅 게이트막(405)의 상부에 소자 분리 하드 마스크 패턴(미도시)을 형성한 후, 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 실시될 수 있다. 소자 분리 하드 마스크 패턴은 소자 분리막 형성 후 제거된다.
이 후, 후속에서 형성되는 컨트롤 게이트와 플로팅 게이트(405)간에 대면하는 면적을 증가시켜 커플링 비를 개선하기 위해 소자 분리막의 유효 높이(Effective Field Oxide Height)를 조절한다. 소자 분리막의 유효 높이는 주변 회로 영역을 차단하며, 메모리 셀 어레이 영역을 개구시키는 포토레지스트 패턴 등을 식각 베리어로 메모리 셀 어레이 영역의 소자 분리막들의 높이를 낮춤으로써 조절할 수 있다. 이 때, 도 5에 도시된 바와 같이 제1 영역(A)에 형성된 제1 소자 분리막(309a)의 높이보다 제2 영역(B)에 형성된 제2 소자 분리막(309b)의 높이가 더 낮아져 소자 분리막(309)의 높이가 불균일하게 형성될 수 있다.
상술한 소자 분리막(309)의 형성으로 인하여 반도체 기판(401)의 활성 영역이 정의된다.
이 후, 플로팅 게이트막(405)을 포함하는 반도체 기판(401)의 표면에 유전체막(407)을 형성한다. 유전체막(407)은 산화막(407a), 질화막(407b), 산화막(407a)이 적층된 ONO구조로 형성되거나, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비인 커플링 비를 개선하고, 셀 간 간섭 효과를 개선하기 위해 유전상수가 큰 Al2O3막, ZrO2막, HfO2막 또는 이들의 적층막으로 이루어진 고유전율(high-k) 막으로 형성될 수 있다.
상술한 유전체막(407) 형성 후, 유전체막(407)의 상부에 워드 라인(WL)으로 이용될 폴리 실리콘막(411)을 형성한다. 이어서, 폴리 실리콘막(411)의 상부에 게이트 하드 마스크 패턴(413)을 형성한다. 게이트 하드 마스크 패턴(413)은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)를 이용하여 게이트 하드 마스크막을 증착한 후, 포토레지스트 패턴을 이용하여 증착된 게이트 하드 마스크막을 식각함으로써 형성할 수 있다.
이 후, 상술한 게이트 하드 마스크 패턴(413)을 식각 베리어로 이용한 식각 공정으로 폴리 실리콘막(411), 유전체막(407), 및 플로팅 게이트막(405)을 식각한다. 이 때, 터널 절연막(403) 또한 식각될 수 있다. 이로써, 반도체 기판(401)의 활성 영역 상에는 플로팅 게이트막(405), 유전체막(407), 및 폴리 실리콘막(411), 이 적층된 다수의 적층 패턴(412)이 형성된다. 이 중 폴리 실리콘막(411)은 도 5에 도시된 바와 같이 소자 분리막(309)과 교차되는 방향의 라인 형태로 패터닝된다.
이 후, 적층 패턴(412)들 사이의 반도체 기판(401)에 불순물 이온을 주입하여 접합 영역(415)을 형성한다.
적층 패턴(412) 형성 후, 적층 패턴(412)의 측벽에는 후속 콘택홀 형성 공정으로부터 적층 패턴(412)이 노출되는 것을 방지하기 위한 스페이서(417)를 형성할 수 있다. 또한 스페이서(417) 및 적층 패턴(412)을 포함하는 반도체 기판(401)의 표면에는 후속 콘택홀 형성 공정으로부터 적층 패턴(412)이 노출되는 것을 방지함 과 더불어 반도체 기판(401)의 식각 정도를 균일하게 제어할 수 있는 식각 정지막(421)이 더 형성될 수 있다. 이러한 스페이서(417) 및 식각 정지막(421)은 산화막 및 질화막 중 적어도 어느 하나를 포함하는 절연막으로 형성될 수 있으며, 특히 식각 정지막(421)은 질화막을 이용하여 형성할 수 있다. 한편, 식각 정지막(421)을 형성하기 전, 스페이서(417)를 포함한 반도체 기판(401)의 표면에 산화막을 이용하여 버퍼막(419)을 더 형성할 수 있다.
이어서, 산화막을 이용하여 적층 패턴들 사이의 공간들을 완전히 매립할 수 있을 만큼 충분한 두께의 층간 절연막(423)을 형성한다. 층간 절연막(423)은 산화막을 이용하여 형성할 수 있다. 층간 절연막(423)의 상부에는 후속 평탄화 공정 시 정지막 역할을 하는 평탄화 정지막(425)이 더 형성될 수 있다. 평탄화 정지막(425)은 질화막을 이용하여 형성할 수 있다.
이 후, 평탄화 정지막(425)의 상부에 제1 영역(A)을 개구시키고, 제2 영역(B)을 차단하는 식각 베리어 패턴(427)을 형성한다. 식각 베리어 패턴(427)은 후속 식각 공정에서 폴리 실리콘막(411)의 개구 면적이 제2 영역(B)에 비해 제1 영역(A)에서 더 넓어질 수 있도록 마스크 역할을 하는 것이다. 이러한 식각 베리어 패턴(427)은 포토레지스트막을 이용하여 형성하거나, 카본막 또는 폴리 실리콘으로 형성된 하드 마스크막과 포토레지스트막의 적층 구조로 형성할 수 있다. 여기서 카본막 또는 폴리 실리콘으로 형성된 하드 마스크막은 산화막 등의 절연막에 대한 식각 선택비를 높은 물질이므로 후속 식각 공정시 식각 베리어 패턴(427)의 역할을 개선시킬 수 있다.
도 4b를 참조하면, 식각 베리어 패턴(도 4a의 427)을 마스크로 절연막들로 이루어진 평탄화 정지막(425), 층간 절연막(423), 식각 정지막(421), 버퍼막(419), 스페이서(417)을 식각하여 제1 영역(A)에서 이들의 높이를 낮춘다. 이 때, 식각 공정은 건식 또는 습식 중 어느 하나를 이용하여 실시될 수 있다. 이로써, 제1 영역(A)에 제1 트렌치(429)가 형성된다.
이어서, 평탄화 정지막(425)이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)방법 등을 이용한 평탄화 공정을 실시한다. 이러한 평탄화 공정으로 식각 베리어 패턴(도 4a의 427)이 제거되어 제2 영역(B)에서의 절연막(즉, 평탄화 정지막(425))이 노출된다.
도 4c를 참조하면, 제1 및 제2 영역(A, B)에서 노출된 절연막들(즉, 도 4b에서의 평탄화 정지막(425), 층간 절연막(423), 식각 정지막(421), 버퍼막(419), 스페이서(417), 및 게이트 하드 마스크 패턴(413))을 에치-백 공정 등으로 식각하여 제1 및 제2 영역(A, B)에서 폴리 실리콘막(411)을 노출시킨다.
이 때, 제1 영역(A)에 형성된 제1 트렌치(429)의 깊이는 더욱 깊어지고, 제2 영역(B)에는 제1 트렌치(429)보다 얕은 제2 트렌치(431)가 형성된다. 이로써, 제2 영역(B)에서보다 제1 영역(A)에서 폴리 실리콘막(411)의 측벽이 더 깊은 깊이로 노출되어 폴리 실리콘막(411)의 개구 면적을 제2 영역(B)에서보다 제1 영역(A)에서 더 넓게 형성할 수 있다.
도 4d를 참조하면, 제1 및 제2 트렌치(도 4c의 429, 431)를 통해 노출된 폴리 실리콘막(411)의 표면에 금속막(433) 및 산화 방지막(435)을 적층한다.
금속막(433)은 후속 공정에서 폴리 실리콘막(411)과 반응시켜 금속 실리사이드막을 형성시키기 위해 증착되는 것으로서 니켈(Ni), 코발트(Co), 백금(Pt)등을 이용하여 형성할 수 있다. 산화 방지막(435)은 후속 공정에서 금속막(433)이 폴리 실리콘막(411)과 반응할 수 있도록 어닐링(annealing) 공정을 실시하는 과정에서 금속막(433)의 표면이 산화되는 것을 방지하기 위해 형성한 것이다. 이러한 산화 방지막(435)으로는 티타늄(Ti) 및 티타늄 질화막(TiN)을 적층하여 형성할 수 있다.
도 4e를 참조하면, 금속막(도 4d의 433)과 폴리 실리콘막(411)이 반응할 수 있도록 어닐링 공정을 실시한다. 어닐링 공정 후, 폴리 실리콘막(411)의 상부가 금속막과 반응하여 폴리 실리콘막(411)의 상부에 금속 실리사이드막(437)이 형성된다. 예를 들어, 금속막으로 코발트막이 적용된 경우 형성되는 금속 실리사이드막(437)은 코발트 실리사이드막(CoSi2)이다.
상술한 공정을 통해 형성된 금속 실리사이드막(437)의 부피는 폴리 실리콘막(411)과 금속막의 접촉면적이 클수록 크다. 폴리 실리콘막(411)과 금속막의 접촉면적은 제2 영역(B)에서보다 제1 영역(A)에서 크므로 금속 실리사이드막(437)의 부피는 제2 영역(B)에서보다 제1 영역(A)에서 크다.
보다 구체적으로 본 발명에 의하면, 폴리 실리콘막(411) 측벽의 개구부 깊이가 제2 영역(B)에서보다 제1 영역(A)에서 더 깊으므로 금속막과 폴리 실리콘막(411)의 측벽의 접촉 면적이 제2 영역(B)에서보다 제1 영역(A)에서 더 넓다. 그 결과 금속 실리사이드막(437)의 두께는 제2 영역(B)에서보다 제1 영역(A)에서 더 두껍게 형성된다(h1>h2). 그리고 잔여하는 폴리 실리콘막(411)의 두께는 제2 영역(B)에서보다 제1 영역(A)에서 더 얇다. 이 때, 폴리 실리콘막(411)의 저항에 비해 금속 실리사이드막(437)의 저항이 더 낮으므로 폴리 실리콘막(411)과 금속 실리사이드막(437)의 적층 구조에 의한 저항은 제2 영역(B)에서보다 제1 영역(A)에서 더 낮다.
이러한 금속 실리사이드막(437) 형성 후, 반응하지 않고 잔여하는 금속막 및 산화 방지막을 스트립 공정으로 제거한다. 이로써 플로팅 게이트막(405), 유전체막(407) 및 폴리 실리콘막(411), 및 금속 실리사이드막(437)이 적층된 구조의 게이트 패턴(G)이 형성된다. 여기서, 폴리 실리콘막(411) 및 금속 실리사이드막(437)이 적층된 구조는 컨트롤 게이트를 구성하며, 컨트롤 게이트들은 연결되어 워드 라인(WL)이 된다.
도 5를 참조하면, 제1 영역(A)과 제2 영역(B)에서 워드 라인(WL)을 구성하는 폴리 실리콘막(411) 및 금속 실리사이드막(437)의 비율이 다르게 형성함에 따라 워드 라인(WL)의 저항을 제1 및 제2 영역(A, B)에서 다르게 형성할 수 있다. 즉, 도 4e에서 상술한 바와 같이 워드 라인(WL)의 저항을 제2 영역(B)에서보다 제1 영역(A)에서 더 낮게 형성할 수 있다.
이에 따라 본 발명은 제2 영역(B)에서보다 제1 영역(A)에서 워드 라인(WL)의 저항을 더 낮게 형성함으로써 제1 영역(A)에 형성되는 제1 소자 분리막(309a)과 제2 영역(B)에 형성되는 제2 소자 분리막(309b)의 높이차로 인해 커플링 비가 제2 영역(B)에서보다 제1 영역(A)에서 낮더라도 제2 영역(B)에서 프로그램 속도가 저하되 거나 프로그램 문턱 전압이 낮아지는 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 낸드 플래시 메모리 소자의 게이트 패턴을 설명하기 위한 단면도.
도 2는 메모리 셀 어레이 영역 및 X-디코더 영역을 나타내는 도면.
도 3은 반도체 기판의 메모리 셀 어레이 영역 및 주변 회로 영역을 나타내는 도면.
도 4a 내지 도 4e는 본 발명에 따른 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 설명하기 위해 활성 영역을 따라 절취하여 나타낸 단면도들.
도 5는 본 발명에 따른 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 설명하기 위해 워드 라인을 따라 절취하여 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A : 제1 영역 B : 제2 영역
309a : 제1 소자 분리막 309b : 제2 소자 분리막
401 : 반도체 기판 403 : 터널 절연막
405 : 플로팅 게이트막 407 : 유전체막
411 : 폴리 실리콘막 412 : 적층 패턴
413 : 게이트 하드 마스크 패턴 415 : 접합 영역
423 : 층간 절연막 427 : 식각 베리어 패턴
435 : 금속막 437 : 금속 실리사이드막
WL : 워드 라인 G : 게이트 패턴
Claims (13)
- 제1 및 제2 영역을 포함하는 반도체 기판의 상부에 형성되며, 폴리 실리콘막 및 금속 실리사이드막의 적층 구조로 형성된 다수의 워드 라인을 포함하며,상기 제1 영역에서 상기 워드 라인은 상기 반도체 기판에 형성된 제1 소자 분리막과 교차하고, 상기 제2 영역에서 상기 워드 라인은 상기 제1 소자 분리막보다 낮은 높이로 상기 반도체 기판에 형성된 제2 소자 분리막과 교차하며,상기 금속 실리사이드막의 부피는 상기 제2 영역에서보다 상기 제1 영역에서 더 크게 형성된 낸드 플래시 메모리 소자의 게이트 패턴.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 워드 라인의 하부에는 유전체막, 플로팅 게이트 및 터널 절연막이 적층된 낸드 플래시 메모리 소자의 게이트 패턴.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 금속 실리사이드막은 상기 제2 영역에서보다 상기 제1 영역에서 더 두껍게 형성된 낸드 플래시 메모리 소자의 게이트 패턴.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 폴리 실리콘막은 상기 제1 영역에서보다 상기 제2 영역에서 더 얇은 낸드 플래시 메모리 소자의 게이트 패턴.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제1 영역은 상기 제2 영역들 사이에 형성되는 낸드 플래시 메모리 소자의 게이트 패턴.
- 삭제
- 제1 및 제2 영역을 포함하는 반도체 기판의 상부에 폴리 실리콘막을 포함하는 적층 패턴들을 형성하는 단계;상기 적층 패턴들 사이를 매립하는 절연막을 형성하는 단계;상기 제2 영역에서보다 상기 제1 영역에서 상기 폴리 실리콘막의 측벽이 더 깊은 깊이로 노출되도록 상기 절연막을 식각하는 단계;상기 폴리 실리콘막의 측벽을 포함한 상기 폴리 실리콘막의 표면에 금속막을 증착하는 단계;상기 폴리 실리콘막과 상기 금속막을 반응시켜 상기 폴리 실리콘막 상부에 금속 실리사이드막을 형성하는 단계; 및상기 금속 실리사이드막 형성 후 잔여하는 금속막을 제거하는 단계를 포함하는 낸드 플래시 메모리 소자의 게이트 패턴 형성방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,제1 및 제2 영역을 포함하는 반도체 기판의 상부에 폴리 실리콘막을 포함하는 적층 패턴들을 형성하는 단계는상기 반도체 기판의 상부에 터널 절연막 및 플로팅 게이트막을 적층하는 단계;상기 플로팅 게이트막, 터널 절연막 및 상기 반도체 기판을 식각하여 상기 제1 및 제2 영역에 다수의 트렌치를 형성하는 단계;상기 트렌치를 매립하는 소자 분리막을 형성하는 단계;상기 소자 분리막의 높이를 낮추는 단계;상기 소자 분리막, 상기 플로팅 게이트막 및 상기 반도체 기판의 표면에 유전체막 및 상기 폴리 실리콘막을 적층하는 단계; 및상기 폴리 실리콘막, 유전체막 및 플로팅 게이트막을 식각하는 단계를 포함하는 낸드 플래시 메모리 소자의 게이트 패턴 형성방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 제2 영역에서보다 상기 제1 영역에서 상기 폴리 실리콘막의 측벽이 더 깊은 깊이로 노출되도록 상기 절연막을 식각하는 단계는상기 식각 베리어 패턴을 마스크로 상기 절연막을 식각하여 상기 제1 영역에서 상기 절연막의 높이를 낮추는 단계;상기 식각 베리어 패턴을 제거하여 상기 제1 및 제2 영역에서 상기 절연막을 노출시키는 단계; 및상기 제2 영역에서 상기 폴리 실리콘막이 노출되도록 상기 제1 및 제2 영역에서 상기 절연막의 높이를 낮추는 단계를 포함하는 낸드 플래시 메모리 소자의 게이트 패턴 형성방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 금속 실리사이드막은 상기 제2 영역에서보다 상기 제1 영역에서 더 두껍게 형성된 낸드 플래시 메모리 소자의 게이트 패턴 형성방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 금속 실리사이드막 형성 후 상기 폴리 실리콘막의 두께는 상기 제1 영역에서보다 상기 제2 영역에서 더 얇아지는 낸드 플래시 메모리 소자의 게이트 패턴 형성방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 제2 영역은 상기 제1 영역들 사이에 형성되는 낸드 플래시 메모리 소자의 게이트 패턴 형성방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 소자 분리막의 높이를 낮추는 단계에서 상기 제1 영역에서보다 상기 제2 영역에서 상기 소자 분리막의 높이가 더 낮아지는 낸드 플래시 메모리 소자의 게이트 패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090058487A KR101093147B1 (ko) | 2009-06-29 | 2009-06-29 | 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090058487A KR101093147B1 (ko) | 2009-06-29 | 2009-06-29 | 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110001096A KR20110001096A (ko) | 2011-01-06 |
| KR101093147B1 true KR101093147B1 (ko) | 2011-12-13 |
Family
ID=43609705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090058487A KR101093147B1 (ko) | 2009-06-29 | 2009-06-29 | 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101093147B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111799269B (zh) * | 2020-07-17 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 闪存存储器及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294215A (ja) | 2007-05-24 | 2008-12-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2009
- 2009-06-29 KR KR1020090058487A patent/KR101093147B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294215A (ja) | 2007-05-24 | 2008-12-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110001096A (ko) | 2011-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8609507B2 (en) | Semiconductor device and method of manufacturing the same | |
| US8735962B2 (en) | Semiconductor device and method of manufacturing the same | |
| TWI726125B (zh) | 半導體裝置及其製造方法 | |
| KR20100102982A (ko) | 반도체 장치 | |
| JP2009164485A (ja) | 不揮発性半導体記憶装置 | |
| JP2009027161A (ja) | フラッシュメモリ素子の製造方法 | |
| JP2009088060A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US7955960B2 (en) | Nonvolatile memory device and method of fabricating the same | |
| TW201611247A (zh) | 使用增強橫向控制閘至浮閘耦合之改良尺度之分離閘快閃記憶體單元 | |
| US7479427B2 (en) | Semiconductor device and method of fabrication | |
| JP5106022B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR100660283B1 (ko) | 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법 | |
| US7541243B2 (en) | Methods of forming integrated circuit devices having gate electrodes formed on non-uniformly thick gate insulating layers | |
| KR20070049731A (ko) | 플래시 메모리 및 그 제조방법 | |
| JP2005536039A (ja) | Ｎｒｏｍメモリセルアレイの製造方法 | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| KR100672119B1 (ko) | 플래시 메모리 소자의 게이트 형성 방법 | |
| US8476694B2 (en) | Memory cell, memory device and method for manufacturing memory cell | |
| KR101093147B1 (ko) | 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법 | |
| US20080203458A1 (en) | Semiconductor Memory Device and Method of Fabricating the Same | |
| KR101034407B1 (ko) | 불휘발성 메모리 소자 및 그 제조방법 | |
| TWI517365B (zh) | 記憶體元件及其製造方法 | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| JP5184851B2 (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |