KR20060055548A - 반도체 장치와 반도체 장치의 제조 방법 - Google Patents

반도체 장치와 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20060055548A
KR20060055548A KR1020067005743A KR20067005743A KR20060055548A KR 20060055548 A KR20060055548 A KR 20060055548A KR 1020067005743 A KR1020067005743 A KR 1020067005743A KR 20067005743 A KR20067005743 A KR 20067005743A KR 20060055548 A KR20060055548 A KR 20060055548A
Authority
KR
South Korea
Prior art keywords
film
semiconductor substrate
gate electrode
layer
sidewall spacer
Prior art date
Application number
KR1020067005743A
Other languages
English (en)
Other versions
KR100725477B1 (ko
Inventor
도루 아네자키
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Priority to KR1020067005743A priority Critical patent/KR100725477B1/ko
Publication of KR20060055548A publication Critical patent/KR20060055548A/ko
Application granted granted Critical
Publication of KR100725477B1 publication Critical patent/KR100725477B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 배리어성을 갖는 절연막 사이드 월 스페이서를 갖는 반도체 장치를 제공한다. 반도체 장치는 반도체 기판 위에 형성된 게이트 산화막과 게이트 전극과; 반도체 기판내에 형성된 소스/드레인 영역과; 게이트 전극 측벽상에 형성된 2 층 이상의 적층 사이드 월 스페이서로서, 최외층 이외의 층으로서 질화막을 포함하고, 최외층은 산화막 또는 산화질화막으로 형성되고, 하면이 반도체 기판 또는 게이트 산화막 또는 질화막 이외의 다른 사이드 월 스페이서층과 접해 있는 제1 적층 사이드 월 스페이서; 를 갖는다. 또한, 불휘발성 메모리의 적층 게이트 전극 구조와; 적층 게이트 전극 구조의 측벽상에 형성되어, 중간층으로서 반도체 기판에 접하지 않는 질화막을 포함하는 3층 이상의 제2 적층 사이드 월 스페이서를 갖는 것도 할 수 있다.

Description

반도체 장치와 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치와 반도체 장치의 제조 방법에 관한 것으로, 특히 배리어성을 갖는 사이드 월 스페이서(side wall spacer)를 갖는 고집적도 반도체 장치와 반도체 장치의 제조 방법에 관한 것이다.
최근 미세화의 요구로부터 셀프-얼라인드 콘택트(Self-Aligned Contact, SAC)를 이용하기 위해서 질화실리콘막을 이용한 사이드 월 스페이서가 이용되고 있다. 질화실리콘막은 산화 실리콘막으로 형성된 층간 절연막 사이에서 에칭에 대하여 선택성을 갖는 에칭 스토퍼로서 기능할 수 있는 배리어성의 절연막이다.
MOSFET의 고집적화, 미세화와 함께 디바이스 사이즈가 축소되고 있다. 소스/드레인 영역의 pn 접합 깊이도 얕아져, 저항값이 커지는 경향이 있다. 소스/드레인 영역의 저저항화를 도모하기 위해서는 소스/드레인 영역 위에 실리사이드층을 형성하는 것이 유효하다.
도 7A～7E는 종래의 반도체 장치의 제조 방법의 주요 공정을 도시하는 단면도이다.
도 7A에 도시한 바와 같이, 실리콘 기판(11) 표면에 소자 분리 홈을 에칭으 로 형성하고, 절연물을 매립하여 샬로우 트렌치 아이솔레이션(shallow trench isolation, STI)(12)을 형성한다. 또, STI 대신에 국소 산화(LOCOS)를 이용해도 좋다. 소자 분리 영역에서 획정된 활성 영역 표면을 열산화하여 게이트 산화막(13)을 형성한다. 게이트 산화막(13)상에 화학적 기상 증착(CVD)에 의해 다결정 실리콘막을 퇴적하고, 레지스트 패턴을 이용한 에칭에 의해 게이트 전극(14)을 형성한다.
게이트 전극(14)의 에칭에 있어서 HBr 및 C12로 이루어지는 혼합 가스를 에칭 가스로서 사용하여 실리콘과 실리콘 산화막과의 에칭 속도가 크게 다른 고선택비의 리액티브 이온 에칭을 행한다. 이 에칭은 실리콘 산화막의 에칭 속도가 실리콘에 대한 에칭 속도와 비교하여 매우 느리기 때문에 폴리실리콘을 에칭할 때 게이트 산화막(13)은 간신히 에칭될 뿐으로 에칭을 정지할 수 있다. 활성 영역 표면상에 게이트 산화막(13)을 남긴 상태로 다결정 실리콘막의 에칭을 종료시킨다. 이 때문에, 활성 영역 표면에는 에칭에 의한 손상이 생기기 어렵다.
패터닝된 게이트 전극(14)을 마스크로서, 예컨대 n 형 불순물을 이온 주입함으로써, 소스/드레인의 익스텐션 영역(15)을 형성한다. 익스텐션 영역(15)은 펀치 스루를 방지하기 위해서 얕은 접합 깊이를 갖도록 형성한다.
도 7B에 도시한 바와 같이 게이트 전극(14)을 덮도록 질화실리콘막을 CVD에 의해 퇴적하고, 에치백을 행하여 평탄 표면상의 질화실리콘막을 제거한다. 게이트 전극(14) 측벽 상에만 질화실리콘막의 사이드 월 스페이서(16)가 남는다. CHF3 가스를 주 에칭 가스로 함으로써 게이트 산화막(13)을 남긴 상태로 에칭을 종료시킬 수 있다. 이 때문에, 활성 영역 표면에 에칭에 의해 손상이 생기는 것을 방지할 수 있다.
도 7C에 도시한 바와 같이, 희석 불소산 수용액을 이용하여 사이드 월 스페이서 양측에 노출되어 있는 게이트 산화막(13)을 제거한다. 질화 실리콘의 사이드 월 스페이서(16)는 에칭되지 않는다. 이때, 노출되어 있는 게이트 산화막(13)이 에칭될 뿐만 아니라 사이드 월 스페이서(16) 하부의 게이트 산화막(13)도 측방에서의 에칭을 받아 게이트 전극 방향으로 후퇴한다. 이 때문에 사이드 월 스페이서(16)가 오버행(overhang) 형상이 된다.
도 7D에 도시한 바와 같이, 게이트 전극(14), 사이드 월 스페이서(16)를 마스크로서 예컨대 n 형 불순물의 이온 주입을 행하고, 깊은 접합을 갖는 소스/드레인 영역(17)을 형성한다. 이와 같이 하여, MOSFET의 기본 구조가 형성된다.
도 7E에 도시한 바와 같이, 소스/드레인 영역(17)을 형성한 후, 기판 표면에 실리사이드화 가능한 금속, 예컨대 Ti, Co 등을 스퍼터링으로 퇴적한다. 1차 실리사이드화 반응을 행하고 미반응 금속을 제거한 후, 2차 실리사이드화 반응을 행하여 소스/드레인 영역 및 게이트 전극 표면에 실리사이드층(18)을 형성한다.
게이트 전극을 덮어 기판 표면상에 산화실리콘 등의 층간 절연막(21)을 CVD에 의해 퇴적한다. 층간 절연막(21)을 관통하는 컨택트홀을 형성하고, Ti층, TiN 층 등을 스퍼터링으로 형성하여 W 층을 CVD 로 퇴적함으로써 컨택트홀 내에 금속층을 매립하고 불필요한 부분을 제거하여 도전성 플러그(22)를 형성한다.
여기서, 도 7C에 도시한 바와 같이, 희석 불소산 수용액 처리시 질화 실리콘 사이드 월 스페이서(16) 하부에 언더컷이 생긴다. 나중 공정에서 금속이 언더컷부로 들어가서 제거되지 않고 남으면 쇼트의 원인이 된다. 또한, 언더컷 부분에 실리사이드층이 형성되면 체적 팽창에 의해 사이드 월 스페이서(16)에 스트레스를 주는 경우도 있다.
일본특개평 제9-162396호 공보는 소스/드레인 영역의 형성 방법을 교시하는데, 게이트 전극의 사이드 월 스페이서로서 게이트 전극 및 게이트 절연막의 측벽을 덮는 질화막 사이드 월과 그 위에 형성된 산화막 사이드 월의 적층 사이드 월 구성을 개시한다. 질화막 사이드 월의 전체 표면상에 산화막 사이드 월이 형성되어 있기 때문에, 상기와 같은 언더컷이 생기지 않는다고 사료된다. 단지, 질화막 사이드 월이 기판 표면에 접해 있기 때문에, 질화막 사이드 월이 기판에 스트레스를 부여하는 것을 피하기 어렵다. 또한, 게이트 전극 패턴의 드라이 에칭에 있어서 게이트 절연막도 제거하면 기판 표면이 에칭되어 손상이 생기는 경우가 있다.
플래시 메모리 장치는 플로팅 게이트 전극 중에 정보를 전하의 형태로 축적하는 불휘발성 반도체 기억 장치이며, 간단한 소자 구성을 갖고 있기 때문에, 대규모 집적 회로 장치를 구성하는 데 적합하다.
플래시 메모리 장치에서는 정보의 기록 및 소거가 플로팅 게이트 전극에의 핫 캐리어의 주입 및 Fowler-Nordheim 형 터널 효과에 의한 방출에 의해 이루어진다. 이러한 플래시 메모리 장치의 기록, 소거 동작을 위해서는 고전압이 필요하며, 주변 회로에 전원 전압을 승압하는 승압 회로가 설치된다. 승압 회로의 트랜지스터는 고전압으로 동작해야 한다.
최근에는, 플래시 메모리 장치를 고속 논리 회로와 같이 동일 기판상에 집적화하여 복합 기능을 갖는 반도체 집적 회로를 형성하는 것이 행해지고 있다. 고속 논리 회로를 구성하는 트랜지스터는 저전압으로 고속 동작을 해야 한다. 고속 동작을 하기 위해서는 누설 전류가 생기더라도 게이트 절연막을 얇게 하는 것이 바람직하다. 또한, 저소비 전력으로 동작하는 회로가 요구되는 경우도 있다. 저소비 전력화를 위해서, 누설 전류를 감소시키기 위해서는 게이트 절연막을 어느 정도 두텁게 하는 것이 바람직하다. 이러한 요구를 만족시키기 위해는, 동일 반도체 기판상에 복수의 전원 전압으로 동작하여 게이트 절연막의 두께가 상이한 복수 종류의 트랜지스터를 형성하는 것이 요구된다.
플래시 메모리 셀의 리텐션(retention) 특성은 플로팅 게이트 전극의 전하 유지 성능에 의존한다. 리텐션 특성을 향상시키기 위해서는, 플로팅 게이트 전극을 양질의 절연막으로 둘러싸는 것이 바람직하다. 통상, 실리콘막으로 형성된 플로팅 게이트 전극의 하면은 터널 절연층, 상면은 ONO 막으로 덮어져 있고, 그 측벽상에도 열 산화막이 형성된다. 또한 그 위에 양질의 질화실리콘막을 형성하는 것이 바람직하다. 열 산화막은 축적한 전하가 누설되는 것을 막는 배리어성의 절연막이며, 질화실리콘막은 외부에서 SiH 기나 수분이 침입하는 것을 막는 배리어성의 절연막이다.
일본특허공개 제2003-23114호 공보는 플래시 메모리 셀, 저전압 동작 트랜지터, 고전압 동작 트랜지스터를 동일 반도체 기판상에 형성하는 방법을 개시한다. 플래시 메모리 셀의 적층 게이트 전극의 측벽상 및 그 밖의 트랜지스터의 게이트 전극 측벽상에는 동시에 사이드 월 스페이서가 형성된다.
도 8A～8D는 플래시 메모리 셀, 저전압 동작 트랜지스터, 고전압 동작 트랜지스터를 동시에 작성하는 반도체 장치의 제조 방법의 일예를 개략적으로 도시한다.
도 8A에 도시한 바와 같이, 소자 분리 영역을 형성한 실리콘 기판(11)의 표면이 열산화되어 터널 산화막(25)을 형성한다. 터널 산화막(25) 위에 플로팅 게이트 전극을 형성하기 위한 아몰퍼스 실리콘막(26)을 퇴적한다. 아몰퍼스 실리콘막(26) 위에 산화막(27a), 질화막(27b), 산화막(27c)으로 구성된 소위 ONO막(27)을 형성한다. 또, 아몰퍼스 실리콘막은 그 후의 열처리에 의해 다결정 실리콘막이 된다.
레지스트 패턴을 이용하여 ONO막(27), 실리콘막(26)을 패터닝하고, 플래시 메모리의 플로팅 게이트 및 그 위의 ONO 막을 형성한다. 이때, 저전압 동작 트랜지스터 영역 및 고전압 동작 트랜지스터 영역의 ONO막, 실리콘막은 전부 제거한다.
플래시 메모리 셀 영역을 레지스트 마스크로 덮고, 트랜지스터 영역 표면에 형성된 터널 산화막을 희석 불소산 수용액으로 제거한다. 레지스트 패턴을 제거하고 기판 표면이 열 산화되어 고전압 트랜지스터용이 두꺼운 게이트 산화막(13a)을 형성한다.
플래시 메모리 셀 영역 및 고전압 동작 트랜지스터 영역을 레지스트 마스크로 덮고, 저전압 트랜지스터 영역 표면에 형성된 게이트 산화막을 제거한다. 레지스트 패턴을 제거한 후, 열 산화에 의해 저전압 동작 트랜지스터용의 얇은 게이트 산화막(13b)을 성장한다. 이와 같이 하여, 트랜지스터 영역에 두꺼운 게이트 산화막, 얇은 게이트 산화막이 형성된다. 3 종류 이상 두께의 게이트 산화막을 형성하는 경우, 같은 공정을 반복하여 두꺼운 게이트 산화막으로부터 순차 얇은 게이트 산화막을 형성한다.
그 후, 기판 전체 면에 다결정 실리콘막(28)을 퇴적하여 레지스트 마스크를 이용하여 패터닝함으로써, 컨트롤 게이트 전극(28c)을 형성함과 동시에, 트랜지스터 영역에서 게이트 전극(28a, 28b)을 형성한다. 실리콘막(26, 28)의 표면을 열산화함으로써 열산화막(29)을 형성한다.
이와 같이 형성된 게이트 전극을 적어도 일부 마스크로서 이용하여 소스/드레인 영역의 이온 주입을 행한다. 플래시 메모리 셀 영역에서는, 예컨대 n 형 영역(31, 32, 33)이 형성되고, 트랜지스터 영역에서는 익스텐션 영역(15)이 형성된다.
도 8B에 도시한 바와 같이, 기판 전체면 상에 질화실리콘막을 감압(LP) CVD에 의해 퇴적하여 에칭함으로써 게이트 전극 및 적층 게이트 전극의 측벽상에만 사이드 월 스페이서(16)를 남긴다.
도 8C에 도시한 바와 같이, 플래시 메모리 셀 영역을 포토레지스트 패턴(PR)으로 덮고, 트랜지스터 영역에 이온 주입을 행함으로써 깊은 접합을 갖는 소스/드레인 영역(17)을 형성한다. 또, 고전압 트랜지스터와 저전압 트랜지스터를 레지스트 마스크로 분리하여 각각의 영역에 별개의 이온 주입을 행해도 좋다.
도 8D에 도시한 바와 같이, 게이트 전극 및 적층 게이트 전극을 형성한 기판 상에 산화 실리콘 등의 층간 절연막(21)을 퇴적하고, 컨택트홀을 개구한다. 컨택트 홀 내에 도전층을 매립하고, 불필요부를 제거함으로써 도전성 플러그(22)를 형성한다.
이와 같이 하여, 플래시 메모리 셀 및 게이트 절연막의 두께가 상이한, 동작 전압이 상이한 복수 종류의 트랜지스터를 형성할 수 있다.
플래시 메모리 셀에 있어서는, 적층 게이트 전극 측벽상에 양질의 열 산화막이 형성되고, 그 위에 LPCVD 에 의한 양질의 질화실리콘막(16)으로 덮는 것이 요구된다. 치밀하게 양질의 질화실리콘막을 형성하기 위해서는 예컨대 700℃ 이상의 성막 온도로 LPCVD를 행하는 것이 요구된다.
트랜지스터 영역에서는 LPCVD 에 의한 질화실리콘막 등의 배리어성을 갖는 절연막 형성 전에 얕은 접합 깊이를 갖는 익스텐션 영역(15)이 형성되어 있다. 이 익스텐션 영역에 대하여 700℃ 이상의 열처리를 행하면 불순물의 열확산이 생겨서 원하는 형상을 유지할 수 없게 될 가능성이 있다.
논리 회로에서 소스/드레인 영역의 저저항화를 도모하기 위해서는 도 7E에 도시한 바와 같이 실리콘 표면에 실리사이드층을 형성하는 것이 요구된다. 실리사이드층 형성 이전에는 기판 표면을 희석 HF 수용액에 의해 청정화해야 한다. 그러면, 도 7A～7E의 제조 공정에 대하여 설명한 바와 같이, 사이드 월 스페이서 하부에 사이드 에칭된 공극이 발생하여 사이드 월 스페이서가 오버행 형상이 된다. 오버행이 생기면 쇼트 등의 원인이 될 가능성이 있다.
이와 같이, 복수 종류의 반도체 소자를 동일 반도체 기판상에 형성하여 각 반도체 소자의 특성을 최적화하고자 하면 다른 반도체 소자에 예기하지 않는 불이 익을 주게 되는 경우가 있다.
특허문헌
일본특개평 제9-162396호 공보
일본특허공개 제2003-23114호 공보
(발명의 개시)
본 발명의 목적은 배리어성을 갖는 절연막으로 형성된 사이드 월 스페이서를 가지며, 또한 사이드 월 스페이서 작성에 의한 문제점을 생기게 하지 않는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 플래시 메모리 셀과 저전압 동작 트랜지스터나 고전압 동작 트랜지스터를 집적화하고, 또한 이종 트랜지스터를 혼재함으로 인한 문제점을 생기게 하지 않는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 이들 반도체 장치를 제조하는 데 알맞은 반도체 장치의 제조법을 제공하는 것이다.
본 발명의 한 관점에 따르면, 반도체 기판과 ; 상기 반도체 기판상에 형성된 제1 게이트 산화막과 ; 상기 제1 게이트 산화막상에 형성된 제1 게이트 전극과 ; 상기 제1 게이트 전극 양측의 상기 반도체 기판내에 형성된 제1 소스/드레인 영역과 ; 상기 제1 게이트 전극 측벽상에 형성된 2 층 이상의 적층 사이드 월 스페이서로서, 최외층 이외의 층으로서 질화막을 포함하고, 최외층은 산화막 또는 산화 질화막으로 형성되고, 하면이 상기 반도체 기판 또는 제1 게이트 산화막 또는 질화막 이외의 다른 사이드 월 스페이서층과 접해 있는 제1 적층 사이드 월 스페이서를 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 따르면, (a) 반도체 기판상에 게이트 절연막을 형성하는 공정과 ; (b) 상기 게이트 절연막상에 도전막을 형성하는 공정과 ; (c) 상기 도전막을 에칭하여 게이트 전극을 형성함과 동시에, 상기 게이트 절연막을 노출하는 공정과 ; (d) 상기 게이트 절연막에 대하여 에칭 선택성을 갖는 제1 절연막을 전체면에 퇴적하고, 이방성 에칭에 의해 상기 게이트 전극 측벽상에 제1 사이드 월 스페이서층을 남기는 공정과 ; (e) 상기 게이트 절연막을 에칭하여 상기 반도체 기판의 표면을 노출하는 공정과 ; (f) 상기 반도체 기판 전체면에 제2 절연막을 퇴적하고, 이방성 에칭에 의해 상기 제1 사이드 월 스페이서의 측벽상에 제2 사이드 월 스페이서층을 남기는 공정과 ; (g) 상기 제1, 제2 사이드 월 스페이서를 통해 이온 주입을 행하고, 소스/드레인 영역을 형성하는 공정과 ; (h) 희석 불소산 수용액으로 상기 반도체 기판 표면을 노출하는 공정과 ; (i) 노출한 반도체 기판 표면에 실리사이드층을 형성하는 공정; 을 포함하는 반도체 장치의 제조 방법이 제공된다.
도 1A ~ 도 1E는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 개략적으로 도시하는 반도체 기판의 단면도이다.
도 2A ~ 도 2E는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 공정을 개략적으로 도시하는 반도체 기판의 단면도이다.
도 3A ~ 도 3E는 본 발명의 제3 실시예에 의한 반도체 장치의 제조 공정을 개략적으로 도시하는 반도체 기판의 단면도이다.
도 4A ~ 도 4E는 본 발명의 제4 실시예에 의한 반도체 장치의 제조 공정을 개략적으로 도시하는 반도체 기판의 단면도이다.
도 5A ~ 도 5D는 플래시 메모리 셀의 구성을 개략적으로 설명하는 평면도 및 등가 회로도이다.
도 6A ~ 도 6U는 본 발명의 제5 실시예에 의한 플래시 메모리 셀과 다른 트랜지스터를 혼재한 반도체 장치의 제조 공정을 개략적으로 도시하는 반도체 기판의 단면도이다.
도 7A ~ 도 7E는 종래 기술에 의한 반도체 장치의 제조 공정을 개략적으로 도시하는 반도체 기판의 단면도이다.
도 8A ~ 도 8D는 종래 기술의 플래시 메모리 셀과 다른 트랜지스터를 혼재한 반도체 장치의 제조 공정을 개략적으로 도시하는 반도체 기판의 단면도이다.
(발명을 실시하기 위한 최선의 형태)
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 도 1A-lE는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도이다.
도 1A에 도시한 바와 같이, 예컨대 p 형의 반도체 기판(11)의 표면에 소자 분리용 홈을 형성하여 절연막을 매립하고, 불필요부를 화학 기계 연마(CMP)에 의해 제거하여 STI 형 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)으로 획정된 활성 영역 표면을 800℃～1100℃에서 열산화하여 게이트 산화막(13)을 형성한다. 게이트 산화막(13)을 덮도록 반도체 기판 표면상에 다결정 실리콘막을 퇴적한다. 포토레지스트 패턴을 마스크로 하여 다결정 실리콘막을 에칭함으로써, 게이트 전극(14)을 패터닝한다.
이때, 에칭 가스에는 HBr 및 C12로 이루어지는 혼합 가스를 사용하여 실리콘과 실리콘 산화막과의 에칭 속도가 크게 상이한 고선택비의 리액티브 이온 에칭(RIE)을 행한다. 이 에칭은 Si에 대한 실리콘 산화막의 에칭 속도가 매우 느리기 때문에 폴리실리콘을 에칭할 때 게이트 산화막(13)은 간신히 에칭될 뿐으로 에칭을 정지할 수 있다. 그 후 레지스트 패턴은 제거한다. 형성된 게이트 전극을 마스크로 하여, 예컨대 n 형 불순물을 얕게 이온 주입하여 소스/드레인의 익스텐션 영역(15)을 형성한다.
도 1B에 도시한 바와 같이, 게이트 전극을 덮도록 질화실리콘막을 퇴적하고, 그 후 에치백을 행하여 게이트 전극(14) 측벽 상에만 질화실리콘막의 사이드 월 스페이서(16)를 남긴다. 이 에칭은 CHF3을 주된 에칭 가스로 한 리액티브 이온 에칭(RIE)에 의해 행하고, 게이트 산화막(13)을 남기도록 한다. 또, 기판에의 손상이 문제가 되지 않는 경우는, 게이트 산화막(13)을 에칭 제거해도 좋다.
도 1C에 도시한 바와 같이, 남은 게이트 산화막(13) 또는 게이트 산화막을 이미 제거한 경우는 기판 표면에 형성된 자연 산화막을 제거하기 위해서, 산화실리콘의 등방성 에칭을 행한다. 등방성 에칭은 손상이 적은 에칭 방법으로, 예컨대 희석 불소산 수용액, 다운스트림법 드라이 에칭에 의해 행할 수 있다. 등방성 에칭은 측방에도 에칭이 진행되기 때문에, 사이드 월 스페이서(16) 아래쪽의 게이트 산화막(13)이 후퇴한다. 이와 같이 하여 사이드 월 스페이서(16)의 아래에 언더컷이 발생한다.
도 1D에 도시한 바와 같이, 테트라에틸오르토실리케이트(TEOS)를 이용하여 실리콘 산화막(23)을 기판 전체면에 퇴적한다. 산화실리콘막(23)은 언더컷도 매립하여 전체면에 퇴적한다. 예컨대 CF4를 주된 에칭 가스로 한 RIE를 이용하여 이방성 에칭을 행한다. 평탄부상의 산화실리콘막을 제거하여, 질화실리콘막의 사이드 월 스페이서(16) 측면을 덮고, 또한 언더컷 부분을 매립하는 산화실리콘막의 사이드 월 스페이서(23)가 형성된다.
실리사이드 반응에 앞서서 희석 불소산 수용액을 이용하여 반도체 기판(11) 표면상 및 게이트 전극(14) 표면상의 산화실리콘막을 제거하여 청정한 표면을 노출한다. 사이드 월 스페이서는 그 전체 측면이 TEOS 실리콘 산화막으로 형성되어 있기 때문에, 에칭 속도가 균일하여 언더컷은 생기지 않는다. 이 때문에, 예측할 수 없는 쇼트나 왜곡을 방지할 수 있다.
도 1E에 도시한 바와 같이, 반도체 기판 표면상에 실리사이드화 가능한 금속, 예컨대 Co 또는 Ti 층을, 예컨대 두께 30 nm 정도 스퍼터링으로 성막한다. 1차 실리사이드화 반응을, 예컨대 550℃, 30 초간 래피드 서멀 어닐링(RTA)으로 행하여, Si와 금속과의 1차 실리사이드화 반응을 생기게 한다. 미반응의 금속층을 제거한 후, 2차 실리사이드화 반응을, 예컨대 800℃, 30초간 RTA으로 행하여 실리사이 드층(18)을 형성한다.
언더컷이 생기는 일없이 실리사이드층을 형성할 수 있고 질화실리콘막을 포함하는 사이드 월 스페이서가 형성되어 있기 때문에, 도 7E에 도시한 바와 같은 SAC 공정을 행할 수도 있다.
도 2A-2E는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도이다.
도 2A, 2B는 도 1A, 1B와 동일한 구성이며, 동일한 공정에 의해 제조할 수 있다.
도 2C에 도시한 바와 같이, 질화실리콘의 사이드 월 스페이서(16)를 덮도록 TEOS 산화실리콘의 사이드 월 스페이서(23)를 형성한다. TEOS 산화실리콘막은 열산화막보다 에칭율이 빠르다. 사이드 월 스페이서(23)의 형성에 있어서 컨트롤 에칭을 행하여 게이트 산화막(13)을 남기도록 한다.
도 2D에 도시한 바와 같이, 실리사이드화 반응을 위해 희석 불소산 수용액을 이용하여 기판(11) 표면과 게이트 전극(14) 표면을 노출한다. 이 에칭에 있어서, TEOS 산화실리콘막(23)은 열산화된 게이트 산화막(13)보다도 에칭 속도가 빠르기 때문에, 게이트 산화막(13)과 TEOS 산화실리콘막(23)이 동시에 에칭될 때, 게이트 산화막(13)의 에칭이 지연되어 돌출이 형성되더라도 언더컷은 형성되지 않는다.
도 2E에 도시한 바와 같이, 제1 실시예와 마찬가지로 노출한 실리콘 표면상에 실리사이드층(18)을 형성한다.
본 실시예에 따르면, 사이드 월 스페이서 아래쪽으로는 게이트 산화막이 노 출되지만, 사이드 월 스페이서의 최외층은 게이트 산화막보다도 에칭 레이트가 빠른 산화실리콘막으로 형성되기 때문에, 언더컷은 생기지 않는다. 사이드 월 스페이서는 질화실리콘막을 포함하여 SAC 공정을 행할 수 있다. 질화실리콘막은 기판 표면에는 접하지 않아 과도한 왜곡을 주는 것도 방지된다.
도 3A-3E는 본 발명의 제3 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도이다.
도 3A는 도 1A와 동일한 구성이며, 동일한 공정에 의해 작성할 수 있다.
도 3B에 도시한 바와 같이 게이트 전극(14)을 덮도록 TEOS에서 형성한 산화 실리콘막, 질화실리콘막을 연속적으로 퇴적하고 에치백을 행하여 게이트 전극(14) 측벽상을 덮는 산화실리콘막(24), 질화실리콘막(16)의 적층 사이드 월 스페이서를 형성한다. 또, TEOS 산화실리콘막 대신에 열 산화에 의한 산화실리콘막을 이용해도 좋다. 사이드 월 스페이서 형성시 질화실리콘막의 에칭에는 CHF3 가스를 주로 한 에칭 가스를 이용하고, 산화실리콘막의 에칭에는 CF4 가스를 주로 한 에칭 가스를 이용한다. 게이트 산화막(2)을 남기는 경우에는 시간을 제한한 컨트롤 에칭을 행한다.
도 3C에 도시한 바와 같이 활성 영역 표면을 노출하도록 희석 불소산 수용액으로 게이트 산화막 또는 실리콘 표면상의 자연 산화막을 제거한다. 기판 표면상의 산화 실리콘막이 제거됨과 동시에, 게이트 산화막(13), 사이드 월 스페이서의 산화실리콘막(24)도 에칭되기 때문에, 질화실리콘막 사이드 월 스페이서(16)의 아래쪽 으로는 언더컷이 생긴다.
도 3D에 도시한 바와 같이, TEOS를 이용한 산화 실리콘막을 퇴적하여 에치백함으로써 사이드 월 스페이서(23)를 형성한다. 사이드 월 스페이서(23)는 질화실리콘막의 사이드 월 스페이서 아래의 언더컷 부분을 매립하여 언더컷이 없는 외표면을 형성한다.
도 3E에 도시한 바와 같이, 전술의 실시예와 마찬가지로 노출되어 있는 실리콘 표면상에 실리사이드층(18)을 형성한다.
본 실시예에 따르면, 사이드 월 스페이서가 산화실리콘막, 질화실리콘막, 산화실리콘막의 3 층으로 형성되어 최외측의 사이드 월 스페이서(23)는 기판 표면에 달하기 때문에, 실리사이드층 형성에 앞서는 희석 불소산 수용액의 세정 공정에서 언더컷이 생기는 것을 방지할 수 있다. 사이드 월 스페이서는 질화실리콘막을 포함하여 SAC 공정을 행할 수 있다. 질화실리콘막은 기판 표면에는 접하지 않아 과도한 왜곡을 주는 것도 방지된다.
도 4A-4E는 본 발명의 제4 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도이다.
도 4A는 도 1A와 동일 구성이며, 동일 공정에 의해 작성할 수 있다.
도 4B에 도시한 바와 같이, 제3 실시예와 마찬가지로 게이트 전극(14)을 덮도록 산화실리콘막(24), 질화실리콘막(16)의 적층을 퇴적하여, 질화실리콘막(16)을 에치백한다. CHF3를 주 에칭 가스로 하는 RIE를 선택성 좋게 행함으로써, 질화실리 콘막(16)의 사이드 월 스페이서를 형성하고, 그 아래의 산화실리콘막(24)은 남는다.
도 4C에 도시한 바와 같이 기판 전체면 상에 산화실리콘막(23)을 퇴적하고, 에치백을 행하여 평탄부 상의 산화실리콘막(23, 24)을 제거한다. 게이트 전극(14) 측벽 상에 산화실리콘막(24), 질화실리콘막(l6), 산화실리콘막(23)의 3 층의 적층 구조로 이루어지는 사이드 월 스페이서가 형성된다. 게이트 산화막(13)의 상면, 게이트 전극(14)의 측면 상에 제1 산화실리콘막(24)이 구부러진 형상으로 형성되고, 그 위에 질화실리콘막(16), 산화실리콘막(23)의 적층으로 이루어지는 사이드 월 스페이서가 형성된 형상이 된다. 이 단계에서 소스/드레인 영역(17) 형성용의 이온 주입을 행한다.
도 4D에 도시한 바와 같이, 희석 불소산 수용액을 이용하여 실리콘 기판 표면에 존재할 수 있는 게이트 산화막, 자연 산화막을 제거하여 청정한 실리콘 표면을 노출한다. 게이트 산화막 측면이 노출되어 있지만, 산화 실리콘막(23) 보다도 에칭 속도가 느리기 때문에, 언더컷은 생기지 않는다.
도 4E에 도시한 바와 같이, 도 1E와 같은 실리사이드화 반응을 행하고, 실리콘 표면에 실리사이드층(18)을 형성한다. 언더컷이 없는 실리콘 표면상에 저저항의 실리사이드층이 형성되어 전극 영역의 저항을 저감한다.
본 실시예에서는 측벽 측면에 있어서 게이트 산화막과 그 위의 산화 실리콘막이 노출되지만, 게이트 산화막의 에칭 속도는 그 위에 산화 실리콘막의 에칭 속도보다도 느리고, 사이드 에칭이 억제되기 때문에 언더컷이 생기는 것은 방지된다. 사이드 월 스페이서는 층간 절연막의 에칭에 대하여 배리어성을 갖는 절연막인 질화실리콘막을 포함하고, SAC 공정을 행할 수 있다. 질화실리콘막은 기판 표면에는 접하지 않아 과도한 왜곡을 주는 것도 방지된다.
이하, 플래시 메모리와 논리 회로용 메모리, 플래시 메모리 구동용 고전압 트랜지스터 등을 혼재하는 반도체 장치의 실시예를 설명한다.
도 5A, 5B는 NOR 형 플래시 메모리의 구성을 도시하는 평면도 및 등가 회로도이다. 도 5A에 도시한 바와 같이, 반도체 기판에 소자 분리 영역(ISO)을 형성하고 활성 영역(AR)을 획정한다. 활성 영역(AR) 상에 터널 산화막을 형성하여 전체면 상에 부동 게이트가 되는 아몰퍼스 실리콘막 및 ONO 막을 퇴적하고, 활성 영역(AR)의 형상에 따른 형태로 패터닝한다. 그 후, ONO 막을 퇴적하고 컨트롤 게이트가 되는 다결정 실리콘막을 퇴적하고 플로팅 게이트와 직교하는 방향으로 패터닝하고, 노출한 아래쪽의 ONO 막, 플로팅 게이트도 패터닝한다. 소스·드레인 영역의 이온 주입을 행하고, 플래시 메모리의 기본 구조를 작성한다. 층간 절연막을 통해 활성 영역(AR)와 교차하는 방향으로 소스 라인(SL)을 형성하고 소스 영역에 접속한다. 또한 층간 절연막을 통해 활성 영역에 따르는 방향으로 비트 라인(BL)을 형성하고 드레인 영역에 접속한다.
도 5B에 도시한 바와 같이, 플로팅 게이트(FG), 컨트롤 게이트(CG)를 포함하는 각 플래시 메모리 셀(MC)은 공통의 비트 라인(BL)에 접속됨과 동시에, 각각 별개의 소스 라인에 접속되어 개별로 판독하는 것이 가능하다.
도 5C, 5D는 NAND 형 플래시 메모리의 구성을 도시하는 평면도 및 등가 회로 도이다. 도 5C에 도시한 바와 같이, 도 5A와 같은 활성 영역(AR)을 도면 중 세로 방향으로 획정하도록 소자 분리 영역(ISO)을 형성한다. 각 활성 영역(AR)에 따른 방향으로 플로팅 게이트(FG)를 형성하고, 교차하는 방향으로 컨트롤 게이트(CG)를 형성하고 아래쪽 플로팅 게이트(FG)도 패터닝한다.
도 5D에 도시한 바와 같이, 복수의 플래시 메모리 셀(MC)이 직렬로 접속되고, 선택 게이트(SG)를 통해 판독 회로에 접속되어 있다. 선택 게이트(SG)에 온 전압을 인가하고 판독 대상 셀에 대하여 축적 전하에 따라서 온/오프 상태가 되는 판독 전압을 인가하고, 다른 플래시 메모리 셀(MC)에는 강제적으로 온 상태로 하는 온 전압을 인가한다. 복수의 트랜지스터 구조를 통해 판독 대상의 메모리 셀(MC)의 기억 상태가 판독된다.
이하, 플래시 메모리 셀은 도 5A에 도시하는 X-X'선에 따른 단면도를 예로서 설명하는데, NAND 형 플래시 메모리 셀도 마찬가지 공정으로 작성할 수 있는 것은 자명할 것이다.
도 6A에 도시한 바와 같이, 반도체 기판(11)의 활성 영역 표면상에 800℃～1000℃의 열 산화에 의해, 두께 8 nm-10 nm의 터널 산화막(25)을 형성한다. 또한, 도면 중에는 좌측에 플래시 메모리 셀을 형성하는 메모리 영역, 중앙에 저전압 동작 트랜지스터를 형성하는 논리 회로 영역, 우측에 고전압 트랜지스터를 형성하는 주변 회로 영역을 도시한다. 논리 회로 영역에 게이트 산화막 두께가 상이한 복수 종의 트랜지스터를 형성해도 좋다. 각 영역은 각각 STI 등의 소자 분리 영역에 의해 획정되어 있다. 트랜지스터 영역에는 터널 산화막을 형성할 필요는 없지만, 기 판 표면의 열 산화에 의해 동시에 형성되어 버린다.
도 6B에 도시한 바와 같이, 터널 산화막(25) 위에 두께 80 nm-120 nm, P 농도 5E19(5× 1019)cm-3 정도의 도핑된 아몰퍼스 실리콘막을 약 500℃의 CVD 로 퇴적하고, 그 위에 ONO 막(27)을 형성한다. 또, 도핑된 아몰퍼스 실리콘막은 그 후의 열 처리에 의해 다결정 실리콘막으로 변환된다.
도 6C에 도시한 바와 같이, ONO 막은 산화실리콘막(27a), 질화실리콘막(27b), 산화실리콘막(27c)의 적층으로 형성되어 있다. 우선, 아몰퍼스 실리콘막(26) 상에 두께 5 nm-10 nm의 산화 실리콘막(27a)을 기판 온도 750 ℃ 이상, 예컨대 800℃의 고온 CVD 에 의해 퇴적한다. 산화실리콘막(27a)의 위에, 두께 5 nm-10 nm의 질화실리콘막(27b)을, 예컨대 700℃ 이상의 감압 CVD 에 의해 성막한다. 질화실리콘막(27b)의 표면을 950℃ 에서 열 산화하여, 두께 3 nm-10 nm의 열산화 실리콘막(27c)을 형성한다.
이와 같이 형성한 ONO 막(27)은 우수한 누설 전류 방지 기능을 갖는다. 70O℃ 이상의 성막 온도를 채용하지만, 트랜지스터 영역에는 아직 확산 영역은 형성되어 있지 않아 문제는 생기지 않는다.
도 6D에 도시한 바와 같이, 플래시 메모리 셀 영역을 레지스트 패턴(PR1)으로 덮고, 저전압 동작 트랜지스터 영역, 고전압 동작 트랜지스터 영역의 ONO 막(27), 실리콘막(26), 터널 산화막(25)을 제거한다. 소자 분리 영역상의 이들 막도 제거된다. 기판 표면에 손상을 주지 않도록, 터널 산화막(25)의 제거는 희석 HF 수용액에 의한 웨트 에칭에 의해 행한다.
도 6E에 도시한 바와 같이, 기판(11) 표면에 고전압 트랜지스터의 게이트 산화막에 알맞은 두께 10 nm-50 nm의 열 산화막(13a)을 800℃-1100℃의 열 산화로 형성한다. 저전압 동작 트랜지스터 영역에도 같은 산화실리콘막이 형성된다. 플래시 메모리 셀 영역은 ONO 막(27)으로 덮어져 있기 때문에 산화가 진행되지 않는다.
도 6F에 도시한 바와 같이, 플래시 메모리 셀 영역 및 고전압 동작 트랜지스터 영역을 덮는 레지스트 마스크(PR2)를 형성하여, 저전압 트랜지스터 영역의 산화 실리콘막(13a)을 희석 불소산 수용액에 의해 제거한다.
도 6G에 도시한 바와 같이, 800℃-1100℃의 열산화에 의해 저전압 동작 트랜지스터 영역 표면에 두께 1 nm-l0nm의 게이트 산화막(13b)을 형성한다. 이와 같이 하여, 저전압 동작 트랜지스터 영역에서는 얇은 게이트 산화막, 고전압 동작 트랜지스터 영역에서는 두꺼운 게이트 산화막이 형성된다. 또, 트랜지스터의 게이트 산화막을 산화실리콘 대신에, 산화질화실리콘으로 형성할 수도 있다.
도 6H에 도시한 바와 같이, 예컨대 기판 온도 620℃에서 기판 표면상에 다결정 실리콘막(28)을 CVD에 의해 두께 80 nm-250 nm 퇴적한다. 이 다결정 실리콘막(28)은 그 후 패터닝되어 플래시 메모리 셀에서는 컨트롤 게이트 전극을 형성하고, 트랜지스터 영역에서는 게이트 전극을 형성한다.
다결정 실리콘막(28) 위에, 예컨대 기판 온도 400℃에서 플라즈마 CVD에 의해 질화실리콘막(34)을 두께 10 nm-25 nm 형성한다. 또, 열 질화실리콘막이나 플라즈마 CVD 에 의한 산화질화실리콘막을 형성하는 것도 가능하다. 이 질화실리콘막은 에치스토퍼나 열 산화시 이온 주입시의 마스크로서 기능하면 되고, 그다지 치밀성, 고품질은 필요로 하지 않는다.
도 6I에 도시한 바와 같이, 질화실리콘막(34) 위에 플래시 메모리 셀의 적층 게이트 구조의 패턴을 가지고, 저전압 동작 트랜지스터 영역, 고전압 동작 트랜지스터 영역을 덮는 레지스트 패턴(PR3)을 형성한다. 이 레지스트 패턴(PR3)을 마스크로 하고, 플라즈마 질화실리콘막(34), 다결정 실리콘막(28), ONO 막(27), 실리콘막(26)을 에칭한다. 플래시 메모리 셀 영역에서는 실리콘막의 플로팅 게이트 전극(26), 그 위의 ONO 막(27), 컨트롤 게이트 전극(28c), 플라즈마 질화실리콘막(34)이 패터닝된다. 그 후 레지스트 패턴(PR3)은 제거한다.
도 6J에 도시한 바와 같이, 플래시 메모리 셀의 실리콘막 측면상에 800℃-900℃의 열 산화에 의해 보호 산화막(35)을 두께 1 nm-5 nm 형성한다. 열 산화막은 캐리어의 누설에 대하여 높은 배리어성을 갖는 절연막이다. 저전압 동작 트랜지스터 영역, 고전압 동작 트랜지스터 영역에서는 다결정 실리콘막(28) 위를 질화실리콘막(34)이 덮고 있기 때문에 열 산화는 행해지지 않는다.
도 6K에 도시한 바와 같이, 플래시 메모리 셀의 게이트 전극의 한쪽 측 및 저전압 동작 트랜지스터 영역, 고전압 동작 트랜지스터 영역을 덮는 레지스트 패턴(PR4)을 형성한다. 레지스트 패턴(PR4)의 개구내에 노출된 영역에 대하여, 예컨대 P+ 이온을 가속 에너지 50 keV-80 keV, 도우즈량 1× 1014cm-2-5× 1O14 cm- 2 로 이온 주입하고 드레인용 n 형 영역(31)을 형성한다. 또한 As+ 이온을 가속 에너지 30 keV-50 keV, 도우즈량 1× 1015cm-2- 6× 1O15 cm-2로 이온 주입하여 확산 영역(32)을 형성한다. 그 후 레지스트 마스크(PR4)는 제거한다.
도 6L에 도시한 바와 같이, 저전압 동작 트랜지스터 영역, 고전압 동작 트랜지스터 영역을 덮는 레지스트 패턴(PR5)을 작성한다. 플래시 메모리 셀 영역에 대하여, As+ 이온을 가속 에너지 20 keV-60 keV, 도우즈량 5× 1014cm-2-3× 1O15 cm-2로 이온 주입하여 확산 영역(32)의 불순물 농도를 높이고, 다른 쪽에 소스용 확산 영역(33)을 형성한다. 그 후 레지스트 패턴 (PR5)은 제거한다.
도 6M에 도시한 바와 같이, 기판 온도 600℃로 TEOS 산화실리콘막(36)을 퇴적하고, 다음에 기판 온도 800℃, 0.8 torr의 감압(LP) CVD에 의해 질화실리콘막(37)을 퇴적한다. LP-CVD 에 의한 질화실리콘막은 수분, SiH 기 등의 침입에 대하여 높은 배리어성을 갖는 치밀하고 고품질의 절연막이다. 이방성 에칭을 행하여 평탄 표면상의 LP-CVD 질화실리콘막, TEOS 산화 실리콘막을 CHF3을 주 에칭 가스로 하는 이방성 에칭, CF4 를 주 에칭 가스로 하는 이방성 에칭으로 각각 제거하고, 적층 게이트 전극 측벽상에 산화실리콘막(36), 질화실리콘막(37)의 적층으로 이루어지는 사이드 월 스페이서를 형성한다. 또, TEOS 산화 실리콘막(36)은 생략해도 좋다.
도 6N에 도시한 바와 같이, 또한 CF4 를 주 에칭 가스로 한 이방성 에칭을 행하고, 질화실리콘막(34)을 에칭한다. 질화 실리콘의 사이드 월 스페이서(37)도 상부가 에칭된다. 트랜지스터 영역의 질화실리콘막(34)도 제거되어 실리콘막(28)이 노출한다.
또한, 산화 실리콘막(36)을 형성하지 않는 경우는, 질화실리콘막(37)의 에칭과 질화실리콘막(34)의 에칭을 연속적으로 행할 수도 있다.
도 6O에 도시한 바와 같이, 트랜지스터 영역에서 게이트 전극의 패턴을 가지고, 플래시 메모리 영역을 덮는 레지스트 패턴(PR6)을 형성한다. 레지스트 패턴(PR6)을 마스크로 하고, 다결정 실리콘막(28)의 에칭을 행하여 게이트 전극(28a, 28b)을 형성한다. 질화실리콘막(34)을 제거하고 있기 때문에, 에칭 대상층은 실리콘뿐이며, 고정밀도의 에칭이 용이해진다. 그 후 레지스트 패턴(PR6)은 제거한다.
도 6P에 도시한 바와 같이, 플래시 메모리 셀 영역 및 고전압 동작 트랜지스터 영역을 덮는 레지스트 패턴(PR7)을 형성하고 저전압 트랜지스터 영역에 n 형 불순물을 이온 주입하여 소스/드레인의 익스텐션 영역(41)을 형성한다. 그 후 레지스트 패턴(PR7)은 제거한다.
도 6Q에 도시한 바와 같이, 플래시 메모리 셀 영역 및 저전압 동작 트랜지스터 영역을 덮는 레지스트 패턴(PR8)을 형성한다. 고전압 동작 트랜지스터 영역에 대하여 n 형 불순물을 이온 주입하여, 저농도 드레인(LDD) 영역(42)을 형성한다. 그 후, 레지스트 패턴(PR8)은 제거한다. 또, 조건이 허용되면 저전압 동작 트랜지스터 영역, 고전압 동작 트랜지스터를 분리하지 않고, 동일 공정에서 익스텐션 영역, LDD 영역을 이온 주입해도 된다.
도 6R에 도시한 바와 같이, 기판 전체면 상에 TEOS 산화실리콘막(44)을 기판 온도 600℃에서 두께 80 nm-150 nm 퇴적하고, 에치백하여 평탄 표면상의 산화 실리 콘막을 제거한다. 플래시 메모리 셀 영역의 적층 게이트 전극 측벽 상에는 산화실리콘막의 사이드 월 스페이서(44c)가 형성되고, 저전압 동작 트랜지스터 영역, 고전압 트랜지스터 영역에서는 게이트 전극(28b, 28a) 측벽 상에 산화 실리콘의 사이드 월 스페이서(44b, 44a)가 형성된다.
도 6S에 도시한 바와 같이, 전체 활성 영역에 대하여 n 형 불순물을 이온 주입하여, 고농도 소스/드레인 영역(46)을 형성한다.
또한, CM0S 회로를 형성하는 경우는, p-채널 영역, n-채널 영역을 레지스트 패턴으로 분리하여 n 형 불순물, p 형 불순물을 각각 이온 주입한다.
도 6T에 도시한 바와 같이, 기판 표면 및 게이트 전극 표면을 희석 불소산 수용액으로 세정하여 자연 산화막 등을 제거한 뒤, Ti, Co 등 실리사이드화 가능 금속층을 두께 약 30 nm 스퍼터링으로 퇴적한다. 필요에 따라서 추가로 TiN 층을 퇴적하고, 500℃, 30 초 등의 어닐링을 행하여 제1차 실리사이드층을 형성한다. 미반응의 금속층 등을 제거한 후, 예컨대 800℃, 30 초의 2차 어닐링을 행하고, 저저항의 실리사이드층(18)을 형성한다.
사이드 월 스페이서 표면에는 질화실리콘막이 노출되지 않고, 게이트 산화막과 TEOS 산화실리콘막이 기판에 접하도록 노출되어 있기 때문에, 언더컷은 형성되지 않고, 쇼트, 왜곡 등의 문제도 생기지 않는다.
도 6U에 도시한 바와 같이, 각 게이트 전극 구조를 덮도록 층간 절연막(21)을 퇴적하고, 필요에 따라서 표면을 평탄화한다. 층간 절연막(21)을 관통하는 컨택트 홀을 형성하고, Ti 층, TiN 층 등을 형성한 후 W 층을 매립하여, 불필요한 부분 을 제거함으로써 W 플러그(22)를 형성한다. 이와 같이 하여, 복수 종류의 반도체 소자를 혼재한 반도체 장치가 형성된다. 필요에 따라서 상층 배선을 형성하고, 다층 배선 구조를 형성한다. 반도체 장치의 일반적 기술에 관해서는, 여러 가지의 공지 기술을 채용할 수 있다(예컨대 미국 특허 제6,492,734호, 제6,500,710호 참조, 이들 전체 내용을 참조하여 받아들인다).
이상 실시예에 따라서 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것은 아니다. 예컨대 여러 가지의 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
고집적화된 반도체 장치에 이용할 수 있다. 복수 종류의 반도체 소자를 혼재한 반도체 집적 회로 장치에 이용할 수 있다.

Claims (21)

  1. 반도체 기판;
    상기 반도체 기판상에 형성된 제1 게이트 산화막;
    상기 제1 게이트 산화막상에 형성된 제1 게이트 전극;
    상기 제1 게이트 전극 양측의 상기 반도체 기판내에 형성된 제1 소스/드레인영역; 및
    상기 제1 게이트 전극 측벽상에 형성된 2 층 이상의 적층 사이드 월 스페이서로서, 최외층 이외의 층으로서 질화막을 포함하며, 최외층은 산화막 또는 산화 질화막으로 형성되고, 하면은 상기 반도체 기판 또는 제1 게이트 산화막, 또는 질화막 이외의 다른 사이드 월 스페이서층과 접해 있는 제1 적층 사이드 월 스페이서
    를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 소스/드레인 영역상에 형성된 제1 실리사이드층을 더 갖는 것인 반도체 장치.
  3. 제2항에 있어서, 상기 제1 실리사이드층은 코발트 실리사이드층인 것인 반도체 장치.
  4. 제1항에 있어서, 상기 제1 적층 사이드 월 스페이서의 최외층은 상기 제1 게 이트 산화막의 측벽을 덮고, 직접 상기 반도체 기판에 접해 있는 것인 반도체 장치.
  5. 제1항에 있어서, 상기 제1 적층 사이드 월 스페이서의 최외층의 저면은 상기 제1 게이트 산화막에 접하고, 산화막 에칭에 대하여 상기 제1 게이트 산화막보다 빠른 에칭 레이트를 갖는 것인 반도체 장치.
  6. 제1항에 있어서, 상기 질화막은 상기 제1 적층 사이드 월 스페이서의 중간층이며, 상기 제1 적층 사이드 월 스페이서는 상기 질화막과 상기 제1 게이트 전극 사이 및 상기 질화막과 상기 제1 게이트 산화막 사이에 형성된 산화막 또는 산화질화막을 포함하는 것인 반도체 장치.
  7. 제6항에 있어서, 상기 제1 적층 사이드 월 스페이서의 최외층은 상기 제1 게이트 산화막의 측벽을 덮고, 직접 상기 반도체 기판에 접해 있는 것인 반도체 장치.
  8. 제6항에 있어서, 상기 제1 적층 사이드 월 스페이서의 최외층은 상기 제1 게이트 산화막에 접하는 저면을 가지고, 산화막 에칭에 대하여 상기 제1 게이트 산화막보다 빠른 에칭 레이트를 갖는 것인 반도체 장치.
  9. 제1항에 있어서,
    상기 반도체 기판 위에 형성된 적층 게이트 전극 구조로서,
    상기 반도체 기판상에 형성된 터널 절연막과,
    상기 터널 절연막상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 전극상에 형성된 절연막과,
    상기 절연막상에 형성된 컨트롤 게이트 전극
    을 포함하는 적층 게이트 전극 구조;
    상기 적층 게이트 전극 구조 양측의 상기 반도체 기판내에 형성된 제2 소스/드레인 영역; 및
    상기 적층 게이트 전극 구조의 측벽상에 형성된 3 층 이상의 제2 적층 사이드 월 스페이서로서, 중간층으로서 상기 반도체 기판에 접하지 않는 질화막을 포함하는 제2 적층 사이드 월 스페이서
    를 더 갖는 것인 반도체 장치.
  10. 제9항에 있어서, 상기 제2 적층 사이드 월 스페이서는 최내층으로서 열 산화층을 포함하는 것인 반도체 장치.
  11. 제9항에 있어서, 상기 제2 적층 사이드 월 스페이서는 최외층으로서 저면이 상기 반도체 기판에 접하는 산화막 또는 산화질화막을 포함하는 것인 반도체 장치.
  12. 반도체 기판;
    상기 반도체 기판상에 형성된 제1 게이트 산화막;
    상기 제1 게이트 산화막상에 형성된 제1 게이트 전극;
    상기 제1 게이트 전극 양측의 상기 반도체 기판내에 형성된 제1 소스/드레인영역;
    상기 제1 게이트 전극 측벽상에 형성된 제1 사이드 월 스페이서;
    상기 반도체 기판상에 형성된 적층 게이트 전극 구조로서,
    상기 반도체 기판상에 형성된 터널 절연막과,
    상기 터널 절연막상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 전극상에 형성된 절연막과,
    상기 절연막상에 형성된 컨트롤 게이트 전극
    을 포함하는 적층 게이트 전극 구조;
    상기 적층 게이트 전극 구조 양측의 상기 반도체 기판내에 형성된 제2 소스/드레인 영역; 및
    상기 적층 게이트 전극 구조의 측벽상에 형성된 3 층 이상의 제2 적층 사이드 월 스페이서로서, 중간층으로서 상기 반도체 기판에 접하지 않는 질화막을 포함하고, 최외 사이드 월 스페이서층은 직접 상기 반도체 기판에 접하는 제2 적층 사이드 월 스페이서
    를 갖는 반도체 장치.
  13. 제12항에 있어서, 상기 제1 사이드 월 스페이서는 상기 제2 적층 사이드 월 스페이서의 최외 사이드 월 스페이서층과 동일층으로 형성되어 있는 것인 반도체 장치.
  14. 제12항에 있어서, 상기 제1 사이드 월 스페이서는 2 층 이상의 적층 사이드 월 스페이서로서, 최외층 이외의 층으로서 질화막을 포함하고, 최외층은 산화막 또는 산화질화막으로 형성되고, 하면은 상기 반도체 기판 또는 제1 게이트 산화막 또는 질화막 이외의 다른 사이드 월 스페이서층과 접해 있는 것인 반도체 장치.
  15. 제12항에 있어서, 상기 제2 적층 사이드 월 스페이서의 중간층인 질화막은 LP-CVD 로 형성된 질화실리콘막인 것인 반도체 장치.
  16. (a) 반도체 기판상에 게이트 절연막을 형성하는 단계;
    (b) 상기 게이트 절연막상에 도전막을 형성하는 단계;
    (c) 상기 도전막을 에칭하여 게이트 전극을 형성함과 동시에, 상기 게이트 절연막을 노출하는 단계;
    (d) 상기 게이트 절연막에 대하여 에칭 선택성을 갖는 제1 절연막을 전체 면에 퇴적하고, 이방성 에칭에 의해 상기 게이트 전극 측벽상에 제1 사이드 월 스페이서층을 남기는 단계;
    (e) 상기 게이트 절연막을 에칭하여, 상기 반도체 기판의 표면을 노출하는 단계;
    (f) 상기 반도체 기판 전체 면에 제2 절연막을 퇴적하고, 이방성 에칭에 의해 상기 제1 사이드 월 스페이서의 측벽상에 제2 사이드 월 스페이서층을 남기는 단계;
    (g) 상기 제1, 제2 사이드 월 스페이서를 통해 이온 주입을 행하고, 소스/드레인 영역을 형성하는 단계;
    (h) 희석 불소산 수용액으로 상기 반도체 기판 표면을 노출하는 단계; 및
    (i) 노출한 반도체 기판 표면에 실리사이드층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    (j) 상기 단계 (c) 와 (d) 사이에 상기 반도체 기판 전체 면에 제3 절연층을 퇴적하는 단계
    를 더 포함하고, 상기 단계 (d)는 상기 제1, 제3 절연층을 이방성 에칭하는 것인 반도체 장치의 제조 방법.
  18. (a) 반도체 기판상에 게이트 절연막을 형성하는 단계;
    (b) 상기 게이트 절연막상에 도전막을 형성하는 단계;
    (c) 상기 도전막을 에칭하여 게이트 전극을 형성함과 동시에, 상기 게이트 절연막을 노출하는 단계;
    (d) 상기 게이트 절연막에 대하여 에칭 선택성을 갖는 제1 절연막을 전체 면에 퇴적하고, 이방성 에칭에 의해 상기 게이트 전극 측벽상에 제1 사이드 월 스페이서층을 남기는 단계;
    (e) 상기 반도체 기판 전체 면에 상기 게이트 절연막보다 에칭 속도가 빠른 제2 절연막을 퇴적하고, 이방성 에칭에 의해 상기 제1 사이드 월 스페이서의 측벽상에 제2 사이드 월 스페이서층을 남기는 단계;
    (f) 상기 게이트 절연막을 에칭하여, 상기 반도체 기판의 표면을 노출하는 단계;
    (g) 상기 제1, 제2 사이드 월 스페이서를 통해 이온 주입을 행하고, 소스/드레인 영역을 형성하는 단계;
    (h) 희석 불소산 수용액으로 상기 반도체 기판 표면을 노출하는 단계; 및
    (i) 노출한 반도체 기판 표면에 실리사이드층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    (j) 상기 단계 (c) 와 (d) 사이에 상기 반도체 기판 전체 면에 제3 절연층을 퇴적하는 단계를 더 포함하고, 상기 단계 (d)는 상기 제1, 제3 절연층을 이방성 에칭하는 것인 반도체 장치의 제조 방법.
  20. (a) 반도체 기판상에 터널 절연막, 플로팅 게이트 전극막, 절연막을 퇴적하 고, 패터닝하여 플로팅 게이트 전극 구조를 형성하는 단계;
    (b) 반도체 기판의 다른 영역에 게이트 절연막을 형성하는 단계;
    (c) 상기 플로팅 게이트 전극 구조, 상기 게이트 절연막을 덮어 도전막, 에치스토퍼막을 퇴적하는 단계;
    (d) 상기 에치스토퍼막, 도전막을 에칭하여 불휘발성 메모리의 적층 게이트 전극 구조를 형성하는 단계;
    (e) 상기 적층 게이트 전극 구조의 측벽상에 누설 방지용 제1 절연막을 형성하는 단계;
    (f) 상기 누설 방지용 제1 절연막을 덮어 LP-CVD 에 의해 질화실리콘막을 퇴적하고, 이방성 에칭으로 상기 적층 게이트 전극 측벽상에 제1 사이드 월 스페이서층을 남기는 단계;
    (g) 상기 에치스토퍼층을 제거하는 단계;
    (h) 상기 다른 영역의 도전층을 패터닝하여, 게이트 전극 구조를 형성하는 단계;
    (i) 상기 반도체 기판 전체 면에 제2 절연막을 퇴적하고, 이방성 에칭에 의해 상기 적층 게이트 전극 구조, 게이트 전극 구조 측벽상에 제2 사이드 월 스페이서를 남기는 단계;
    (j) 희석 불소산 수용액으로 상기 반도체 기판 표면을 노출하는 단계; 및
    (k) 노출한 상기 반도체 기판 표면에 실리사이드층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 단계 (i)는 질화실리콘막을 중간층으로서 포함하는 적층 사이드 월 스페이서를 형성하는 것인 반도체 장치의 제조 방법.
KR1020067005743A 2006-03-23 2003-10-23 반도체 장치와 반도체 장치의 제조 방법 KR100725477B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020067005743A KR100725477B1 (ko) 2006-03-23 2003-10-23 반도체 장치와 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020067005743A KR100725477B1 (ko) 2006-03-23 2003-10-23 반도체 장치와 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060055548A true KR20060055548A (ko) 2006-05-23
KR100725477B1 KR100725477B1 (ko) 2007-06-08

Family

ID=37151534

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067005743A KR100725477B1 (ko) 2006-03-23 2003-10-23 반도체 장치와 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR100725477B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814374B1 (ko) * 2006-09-20 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR100842661B1 (ko) * 2006-12-27 2008-06-30 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그 제조 방법
KR20130046223A (ko) * 2011-10-27 2013-05-07 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN110556293A (zh) * 2018-05-30 2019-12-10 瑞萨电子株式会社 半导体器件和制造半导体器件的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237448B2 (ja) * 2002-05-22 2009-03-11 株式会社ルネサステクノロジ 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814374B1 (ko) * 2006-09-20 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR100842661B1 (ko) * 2006-12-27 2008-06-30 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그 제조 방법
KR20130046223A (ko) * 2011-10-27 2013-05-07 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN110556293A (zh) * 2018-05-30 2019-12-10 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
CN110556293B (zh) * 2018-05-30 2024-03-08 瑞萨电子株式会社 半导体器件和制造半导体器件的方法

Also Published As

Publication number Publication date
KR100725477B1 (ko) 2007-06-08

Similar Documents

Publication Publication Date Title
JP4866609B2 (ja) 半導体装置の製造方法
US6074914A (en) Integration method for sidewall split gate flash transistor
JP5013050B2 (ja) 半導体装置の製造方法
EP1237192A2 (en) Twin monos memory cell and corresponding fabrication method
JP2002110824A (ja) 半導体装置およびその製造方法
US6784039B2 (en) Method to form self-aligned split gate flash with L-shaped wordline spacers
JP5454543B2 (ja) 半導体装置の製造方法
US6420232B1 (en) Methods of fabricating a scalable split-gate flash memory device having embedded triple-sides erase cathodes
CN107464815A (zh) 半导体器件及其制造方法
US8952536B2 (en) Semiconductor device and method of fabrication
US20040147099A1 (en) Method of producing semiconductor device
US7176088B2 (en) Bitline structure and method for production thereof
KR100658475B1 (ko) 반도체 장치 및 그 제조 방법
JP2000133728A (ja) 不揮発性メモリ装置の製造方法
US6569735B2 (en) Manufacturing method for isolation on non-volatile memory
KR100725477B1 (ko) 반도체 장치와 반도체 장치의 제조 방법
US8669606B2 (en) Semiconductor device and method for manufacturing thereof
JP2003258132A (ja) 不揮発性記憶装置の製造方法
WO2006129341A1 (ja) 半導体装置およびその製造方法
JP5794269B2 (ja) 半導体装置
JP2001284557A (ja) 不揮発性半導体記憶装置の製造方法
JP2005057187A (ja) 半導体記憶装置およびその製造方法
JP2006140518A (ja) 不揮発性半導体記憶装置
JPH10209306A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100545209B1 (ko) 플래시 메모리 셀의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160427

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170504

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180427

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 13