CN110556293A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

Info

Publication number
CN110556293A
CN110556293A CN201910401527.8A CN201910401527A CN110556293A CN 110556293 A CN110556293 A CN 110556293A CN 201910401527 A CN201910401527 A CN 201910401527A CN 110556293 A CN110556293 A CN 110556293A
Authority
CN
China
Prior art keywords
film
gate electrode
semiconductor layer
insulating film
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910401527.8A
Other languages
English (en)
Other versions
CN110556293B (zh
Inventor
堰和彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN202410218944.XA priority Critical patent/CN117894849A/zh
Publication of CN110556293A publication Critical patent/CN110556293A/zh
Application granted granted Critical
Publication of CN110556293B publication Critical patent/CN110556293B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本公开的实施例涉及半导体器件和制造半导体器件的方法。首先，包括绝缘膜的堆叠膜的偏移间隔物形成在半导体层的上表面、栅电极的侧表面和盖膜的侧表面上。接下来，绝缘膜的部分被去除以暴露半导体层的上表面。接下来，在栅电极的侧表面被绝缘膜覆盖的状态下，外延层形成在半导体层的暴露的上表面上。此时，在偏移间隔物当中，作为氮化硅膜的绝缘膜形成在最接近栅电极的位置，并且绝缘膜的上端形成在栅电极的侧表面上的位置比栅电极的上表面的位置高。

Description

半导体器件和制造半导体器件的方法
相关申请的交叉引用
包括说明书、附图和摘要的于2018年5月30日申请的日本专利申请No.2018-103542所公开的内容以引用的方式全部并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，并且例如，涉及一种适用于使用SOI衬底的半导体器件的技术。
背景技术
作为低功耗的半导体器件，存在一种在具有半导体衬底、形成在半导体衬底上的绝缘层和形成在绝缘层上的硅层的SOI(绝缘体上硅，Silicon On Insulator)衬底上形成MISFET(金属绝缘体半导体场效应晶体管)的技术。为了在诸如扩展区等杂质区形成在SOI衬底的硅层中时调整扩展区的宽度，存在一种在栅电极的侧壁上形成被称为偏移间隔物(offset spacer)的绝缘膜的技术。
日本专利申请公开No.2010-171086公开了一种技术，在该技术中，氮化硅膜被形成为第一层偏移间隔物并且氧化硅膜被形成为栅电极的侧壁上的第二层偏移间隔物。
日本专利申请公开No.2007-536734公开了一种技术，在该技术中，氧化硅膜作为第一层偏移间隔物形成在SOI衬底上的栅电极的侧壁上，氮化硅膜作为第二层偏移间隔物形成，氧化硅膜作为第三层偏移间隔物形成，并且然后外延层形成在半导体层上。
发明内容
例如，当如日本专利公开No.2007-536734所描述的外延层形成在硅层上时，如果包括半导体层的栅电极被暴露，则外延层可能从栅电极异常生长。在这种情况下，存在MISFET特性可能随连接至外延层的插头波动或泄露的担忧。
其它目的和新颖特征通过说明书和附图将变得显而易见。
本申请所公开的实施例中的典型实施例将简要地描述如下。
根据实施例，制造半导体器件的方法包括以下步骤：(a)在第一半导体层上形成栅电极和盖膜，栅电极具有第二半导体层，并且盖膜形成在栅电极上；以及(b)在第一半导体层的上表面、栅电极的侧表面和盖膜的侧表面中的每个表面上形成由层压膜组成的偏移间隔物，层压膜由包括第一氮化硅膜和第一氧化硅膜的三个或更多个层组成。方法进一步包括以下步骤：(c)通过去除偏移间隔物的部分来暴露第一半导体层的上表面；以及(d)在步骤(c)之后，在栅电极的上表面被盖膜覆盖并且栅电极的侧表面被偏移间隔物覆盖的状态下，通过外延生长方法，在第一半导体层的从偏移间隔物暴露的上表面上形成第三半导体层。此时，层压膜的最接近于层压膜中的栅电极的膜是第一氮化硅膜。同样，在步骤(d)中，第一氮化硅膜的上端形成在栅电极的侧表面上的位置比栅电极的上表面的位置高。
根据实施例，半导体器件的可靠性可以提高。
附图说明
图1是图示了根据实施例的制造半导体器件的过程的横截面图。
图2是图示了在图1之后的制造过程的横截面图。
图3是图示了在图2之后的制造过程的横截面图。
图4是图示了在图3之后的制造过程的横截面图。
图5是图示了在图4之后的制造过程的横截面图。
图6是图示了在图5之后的制造过程的横截面图。
图7是图示了在图6之后的制造过程的横截面图。
图8是图示了在图7之后的制造过程的横截面图。
图9是图示了在图8之后的制造过程的横截面图。
图10是图示了在图9之后的制造过程的横截面图。
图11是图示了在图10之后的制造过程的横截面图。
图12是图示了在图11之后的制造过程的横截面图。
图13是图示了在图12之后的制造过程的横截面图。
图14是图示了在图13之后的制造过程的横截面图。
图15是图示了在图14之后的制造过程的横截面图。
图16是图示了在图15之后的制造过程的横截面图。
图17是图示了根据修改后的示例的制造半导体器件的过程的横截面图。
图18是图示了在图17之后的制造过程的横截面图。
图19是图示了根据检查示例1的半导体器件的制造过程的横截面图。
图20是图示了根据检查示例2的半导体器件的制造过程的横截面图。
图21是图示了在图20之后的制造过程的横截面图。
图22是图示了在图21之后的制造过程的横截面图。
图23是图示了在图22之后的制造过程的横截面图。
具体实施方式
在以下实施例中，在为了方便而有必要时，通过分成多个部分或实施例进行说明，但除了特别明示的情况以外，这些部分和实施例并不是相互独立的，并且它们中的一个部分或实施例与另一个部分或实施例的修改、细节、补充说明等相关。在以下实施例中，要素的数等(包括要素的数目、数值、量、范围等)限于特定的数，但是可以小于或等于特定的数，除非该数被特别指示并且从原理上看明显限于特定的数。此外，在以下实施例中无需说明的是，构成要素(包括要素步骤等)不一定是必需的，除了特别指示的情形和从原理上看认为很显然是必需的情形以外。同样，在以下实施例中，在提到构成要素等的形状、位置关系等时，除了特别指定的情形和从原理上看很显然的情形等以外，包括基本上与该形状等近似或类似的情况。这一点适用于上述数值和范围。
以下实施例中的每一个实施例的详细描述都是基于附图来阐释的。在阐释实施例的所有附图中，具有相同功能的元件由相同的附图标记表示，并且省略了对该元件的重复描述。在以下实施例中，除了在特别有必要时之外，对相同或相似部分的说明将不会重复。
进一步地，在实施例中使用的横截面图中，每个部分的大小都不与实际器件相对应，并且特定部分可能显示得相对较大以便使附图更容易理解。在剖视图中，可能省略阴影线以使图更容易查看。
实施例
本实施例的主要特征是形成由三层或更多层的多层膜组成的偏移间隔物。在下文中，本实施例的半导体器件的制造方法、半导体器件的结构和主要特征将参照图1至图16来描述。应当注意，在该实施例中，n型MISFET半导体MISFET 1Q形成在SOI衬底上作为半导体器件的示例。
制造半导体器件的方法
首先，如图1所示，制备SOI衬底，SOI衬底具有半导体衬底SB、形成在半导体衬底SB上的绝缘层BX以及形成在绝缘层BX上的半导体层SL。
半导体衬底SB是具有例如1Ωcm至10Ωcm的电阻率的半导体层，并且由例如p型单晶硅制成。绝缘层BX由例如氧化硅制成，并且绝缘层BX的厚度例如是约10nm至20nm。半导体层SL由例如硅制成，并且半导体层SL的厚度例如是约10nm至15nm。应当注意，半导体层SL是本征半导体层，n型或p型杂质没有通过离子注入等被引入该本征半导体层中。即使p型杂质被引入半导体层SL中，半导体层SL的杂质浓度也是每立方厘米1×1013或更小。
下面将描述制备这种SOI衬底的过程的示例。SOI衬底可以通过例如粘合方法形成。在粘合方法中，在由硅制成的第一半导体衬底的表面被氧化以形成绝缘层BX之后，在高温下通过压力粘合将由硅制成的第二半导体衬底粘合至第一半导体衬底。之后，使第二半导体衬底变薄。在这种情况下，绝缘层BX上剩余的第二半导体衬底的薄膜变成半导体层SL，并且在绝缘层BX之下的第一半导体衬底变成半导体衬底SB。
接下来，n型阱区DNW和p型阱区PW通过光刻和离子注入而被顺序地形成在半导体衬底SB中。杂质浓度比阱区PW的杂质浓度高的p型接地平面区形成在阱区PW与绝缘层BX接触的表面上，但是接地平面区在此处未被示出。
接下来，由例如氧化硅制成的栅极绝缘膜GF通过例如热氧化而被形成在半导体层SL上。栅极绝缘膜GF的厚度例如是1nm至10nm。作为栅极绝缘膜GF的部分，诸如氧化铪膜等金属氧化物膜(高介电常数膜)可以通过例如ALD(原子层沉积)方法而形成。
接下来，包括由例如多晶硅制成的半导体层的栅电极GE通过例如CVD(化学气相沉积)方法形成在栅极绝缘膜GF上。栅电极GE的厚度例如是80nm至120nm。N型杂质通过离子注入方法等被引入栅电极GE中。栅电极GE可以包括除了硅之外的半导体层，诸如，硅锗层，或者不仅可以包括半导体层，而且还可以包括金属膜，诸如，氮化钛膜。
接下来，作为由氮化硅制成的绝缘膜的盖膜CP1例如通过例如CVD而形成在栅电极GE上。盖膜CP1的厚度例如是10nm至40nm。盖膜CP1优选地由与稍后描述的侧壁间隔物SW1相同的材料形成。
接下来，使用光刻方法和蚀刻工艺对盖膜CP1和栅电极GE进行图案化，并且然后通过湿式蚀刻(即，各向同性蚀刻)等去除未被栅电极GE覆盖的栅极绝缘膜GF，从而形成图1所示的结构。应当注意，该实施例中的栅电极GE的栅极长度是65nm或更短。
图2示出了形成绝缘膜OS1的过程。
由例如氮化硅制成的绝缘膜OS1通过例如ALD方法而作为第一层偏移间隔物形成在半导体层SL的上表面、栅电极GE的侧表面以及盖膜CP1的上表面和侧表面上。绝缘膜OS1的厚度例如是2nm至4nm。绝缘膜OS1的形成是为了覆盖栅电极GE的整个侧表面并且与栅电极GE的侧表面直接接触。绝缘膜OS1的材料优选地与盖膜CP1的材料相同。如稍后将详细描述的，绝缘膜OS1和盖膜CP1优选地是对含氢氟酸的溶液有很高抗性的绝缘膜。
图3示出了形成绝缘膜OS2的过程。
由例如氧化硅制成的绝缘膜OS2通过例如CVD经由绝缘膜OS1而作为第二层偏移间隔物形成在半导体层SL的上表面、栅电极GE的侧表面以及盖膜CP1的上表面和侧表面上。绝缘膜OS2的厚度例如是2nm至4nm。绝缘膜OS2优选地由与绝缘膜OS1和稍后描述的绝缘膜OS3的材料不同的材料形成。
图4示出了形成绝缘膜OS3的过程。
由例如氮化硅制成的绝缘膜OS3通过例如ALD方法而作为第三层偏移间隔物形成在半导体层SL的上表面、栅电极GE的侧表面以及盖膜CP1的上表面和侧表面上，其中绝缘膜OS1和绝缘膜OS2插入绝缘膜OS3与半导体层SL的上表面、栅电极GE的侧表面以及盖膜CP1的上表面和侧表面之间。绝缘膜OS3的厚度例如是2nm至4nm。绝缘膜OS3优选地由与绝缘膜OS2的材料不同的材料形成。如同绝缘膜OS1，绝缘膜OS3优选地是对含氟酸的溶液有很高抗性的绝缘膜。然而，如果绝缘膜OS3具有这种抗性，则绝缘膜OS3不是材料与绝缘膜OS1相同的膜，例如，酸氮化硅膜。以这种方式，绝缘膜OS1、绝缘膜OS2和绝缘膜OS3形成在栅电极GE的侧表面上，并且在远离栅电极GE的方向上按顺序形成为偏移间隔物。即，本实施例的偏移间隔物是三层或更多层的堆叠膜(层压膜)，其中，氮化硅膜和氧化硅膜在栅极长度方向上交替堆叠。换言之，在栅极长度方向上，形成构成偏移间隔物的三个或更多个堆叠膜，使得彼此相连的绝缘膜的材料彼此不同。
图5示出了绝缘膜OS3的处理步骤。
通过对绝缘膜OS3进行各向异性蚀刻处理(此处是干式蚀刻处理)来将绝缘膜OS3处理成间隔物形状。即，绝缘膜OS3通过各向异性蚀刻来处理，使得在半导体层SL的上表面和盖膜CP1的上表面上的绝缘膜OS3被去除，并且使得在栅电极GE的侧表面和盖膜CP1的侧表面上的绝缘膜OS3保留。剩余的绝缘膜OS3的厚度例如是0.5nm至2nm。在形成(或图案化)绝缘膜OS3的过程中，执行各向异性蚀刻工艺作为过蚀刻，但是因为绝缘膜OS2未被去除，所以绝缘膜OS2充当蚀刻阻挡膜。
之后，出于去除微量污染物或受损层的目的，绝缘膜OS2和OS3的表面通过使用含低浓度的氢氟酸的溶液和过氧化氢溶液等来清洗。
在各向异性蚀刻工艺和清洗工艺之后，半导体层SL的从绝缘膜OS3暴露的绝缘膜OS2的厚度减小至例如1nm至2nm。虽然半导体层SL上的绝缘膜OS2可以被完全去除，但是本实施例举例说明了半导体层SL上的绝缘膜OS2保留的情况。进一步地，因为栅电极GE的侧表面上的绝缘膜OS3是对含氢氟酸的溶液有很高抗性的绝缘膜，所以绝缘膜OS3的厚度在该清洗步骤中基本不改变。
图6示出了形成绝缘膜IF1的步骤。
由例如氧化硅制成的绝缘膜IF1通过例如CVD经由绝缘膜OS1至OS3而形成在栅电极GE的侧表面和盖膜CP1的侧表面上，并且经由绝缘膜OS1和OS2而形成在半导体层SL的上表面和盖膜CP1的上表面上。绝缘膜IF1的厚度例如是3nm至7nm。绝缘膜IF1在稍后描述的形成侧壁间隔物SW1的步骤中充当蚀刻阻挡膜。
如上所述，因为绝缘膜OS2的厚度在半导体层SL的上表面上很小，所以绝缘膜OS2无法单独充当蚀刻阻挡膜。通过形成绝缘膜IF1，绝缘膜OS2和绝缘膜IF1可以充当蚀刻阻挡膜。因此，绝缘膜IF1优选地由与绝缘膜OS2相同的材料形成。
另外，绝缘膜OS2和绝缘膜IF1充当蚀刻阻挡膜，使得绝缘膜OS1和绝缘膜OS3即使在稍后将描述的去除侧壁间隔物SW1的步骤中也无法被去除。因此，绝缘膜IF1优选地由与绝缘膜OS1和OS3的材料不同的材料形成。
图7示出了形成绝缘膜IF2的步骤。
由例如氮化硅制成的绝缘膜IF2通过例如CVD经由绝缘膜OS1至OS3而形成在栅电极GE的侧表面和盖膜CP1的侧表面上，并且经由绝缘膜OS1、绝缘膜OS2和绝缘膜IF1而形成在半导体层SL的上表面和盖膜CP1的上表面上。绝缘膜IF2的厚度例如是30nm至50nm。因为绝缘膜IF2在下一个步骤中被处理成侧壁间隔物SW1，所以绝缘膜IF2优选是由与绝缘膜OS2和IF1的材料不同的材料形成。
图8示出了形成侧壁间隔物SW1的步骤。
通过对绝缘膜IF2进行各向异性蚀刻处理来将绝缘膜IF2处理成间隔物形状。因此，在半导体层SL的上表面和盖膜CP1的上表面上的绝缘膜IF2被去除，并且侧壁间隔物SW1形成在栅电极GE的侧表面和盖膜CP1的侧表面上。虽然绝缘膜IF1和绝缘膜OS2在绝缘膜IF2的处理步骤中充当蚀刻阻挡膜，但是因为各向异性蚀刻工艺是作为过蚀刻执行的，所以从侧壁间隔物SW1暴露的绝缘膜IF1的厚度稍微减小。在本实施例中，仅仅覆盖绝缘膜OS2的绝缘膜IF1的厚度通过蚀刻处理变薄，但是并未排除绝缘膜IF1通过蚀刻处理被完全去除和由绝缘膜IF1所覆盖的绝缘膜OS2的厚度稍微变薄的形式。
在该实施例中，提供绝缘膜IF1是为了形成作为氮化硅膜的侧壁间隔物SW1，但是绝缘膜IF1在一些情况下无法形成。例如，当侧壁间隔物SW1(绝缘膜IF2)由氧化硅膜形成时，绝缘膜IF1无法形成。在这种情况下，作为氧化硅膜的绝缘膜OS2在半导体层SL的上表面上被去除，但是作为氮化硅膜的绝缘膜OS1可以用作蚀刻阻挡膜。
图9示出了去除绝缘膜IF1的部分、绝缘膜OS2的部分和绝缘膜OS1的部分的步骤。
首先，通过使用含氢氟酸的溶液的湿式蚀刻来去除从侧壁间隔物SW1暴露的绝缘膜IF1和绝缘膜OS2。接下来，通过各向异性蚀刻来去除从侧壁间隔物SW1暴露的绝缘膜OS1。通过这些蚀刻工艺，形成在盖膜CP1的上表面和半导体层SL的上表面上的绝缘膜OS2和绝缘膜OS1被去除，并且被侧壁间隔物SW1覆盖的绝缘膜IF1、绝缘膜OS2和绝缘膜OS1保留。
此时，在本实施例中，绝缘膜OS3被处理成间隔物形状，并且绝缘膜OS3没有形成在于稍后的步骤中形成有外延层EP的半导体层SL的上表面上。因此，针对蚀刻工艺的制造过程可以得到简化。
之后，出于清洗半导体层SL的表面的目的，半导体层SL的暴露表面使用含低浓度氢氟酸和过氧化氢的溶液、含氨和过氧化氢的水溶液等来清洗。
此时，因为湿式蚀刻和清洗工艺是各向同性蚀刻工艺，所以形成在栅电极GE和盖膜CP1的侧表面上的绝缘膜OS2和绝缘膜IF1后退，但是绝缘膜OS1、绝缘膜OS3和侧壁间隔物SW1几乎没有被蚀刻。因为干式蚀刻工艺是各向异性蚀刻工艺，所以形成在半导体层SL的上表面上的绝缘膜OS1被去除，但是形成在栅电极GE的侧表面和盖膜CP1的侧表面上的绝缘膜OS1和绝缘膜OS3几乎没有被蚀刻。
图10示出了形成外延层EP的步骤。
由诸如硅等半导体制成的外延层EP通过外延生长方法形成在从侧壁间隔物SW1暴露的半导体层SL上。外延层EP的厚度例如是20nm至60nm。此时，因为栅电极GE的上表面被盖膜CP1覆盖并且栅电极GE的整个侧表面被绝缘膜OS1覆盖，所以外延层EP没有形成在栅电极GE的上表面和侧表面上。
虽然外延层EP与半导体层SL结合，但是在本实施例中，外延层EP由箭头指示并且外延层EP与半导体层SL之间的边界由虚线指示，以便利于理解本发明。
在本实施例中，由氮化硅制成的绝缘膜形成在偏移间隔物(绝缘膜OS1至OS3)中最接近于栅电极GE的位置。即，由氮化硅制成的绝缘膜与栅电极GE的侧表面直接接触。由氧化硅制成的绝缘膜形成在栅电极GE的侧表面上，其中由氮化硅制成的绝缘膜插入它们之间。另一方面，如图9所示，在栅电极GE的侧表面上和在盖膜CP1的侧表面上，由氧化硅制成的绝缘膜OS2(和绝缘膜IF1)后退，但是由氮化硅制成的绝缘膜OS1保持不变。具体地，绝缘膜OS1的上端的位置比栅电极GE的上表面的位置高。因此，即使绝缘膜OS2和绝缘膜IF1的上端的位置通过使用含氢氟酸的溶液的湿式蚀刻而比栅电极GE的上表面的位置低，也可以抑制外延层EP从栅电极GE的侧表面形成。因此，可以抑制诸如MISFET 1Q的特性变化等问题。另外，虽然稍后将描述的插头PG形成在外延层EP上，但是如果外延层EP还从栅电极GE的侧表面形成，则存在漏电路径发生在插头PG与栅电极GE之间、或寄生电容增加等担忧，然而在本实施例中，这些缺陷可以得到抑制。换言之，半导体器件的可靠性可以提高。
虽然绝缘膜OS2通过湿式蚀刻和清洗工艺中所使用的溶液而后退，但是绝缘膜OS2的后退的量可能受到绝缘膜OS3的存在的抑制。因此，绝缘膜OS1暴露的面积可以因为绝缘膜OS2的后退而减小。换言之，溶液很难渗透到绝缘膜OS1中，并且用于各向异性蚀刻处理的蚀刻气体很难到达绝缘膜OS1。因此，可以进一步抑制绝缘膜OS1暴露于蚀刻工艺和栅电极GE的侧表面被暴露的可能性。稍后将使用研究示例等来详细描述本实施例的效果。
图11示出了去除侧壁间隔物SW1和盖膜CP1的步骤。
侧壁间隔物SW1和盖膜CP1是通过使用含氢氟酸的溶液的湿式蚀刻来去除的。此时，因为侧壁间隔物SW1和盖膜CP1由相同的材料形成，所以它们可以通过相同的工艺去除。形成在盖膜CP1的侧表面上的绝缘膜OS1和绝缘膜OS3也会被去除。当侧壁间隔物SW1被去除时，形成在半导体层SL的上表面上的绝缘膜IF1和OS2充当蚀刻阻挡膜。
图12示出了形成扩展区EX的步骤。
N型扩展区(杂质区)通过使用砷(As)、磷(P)等将离子注入到栅电极GE和未被形成在栅电极GE的侧表面上的绝缘膜OS1至OS3和绝缘膜IF1覆盖的区中，而形成在半导体层SL和外延层EP中。此时，在本实施例中，离子从由图12中所示的箭头指示的半导体层SL的上侧注入。换言之，扩展区EX是通过使用包括作为掩模的偏移间隔物的绝缘膜OS1至OS3和绝缘膜IF1的堆叠膜来形成的。扩展区EX形成MISFET 1Q的源极区的部分或漏极区的部分。之后，进行热处理以对扩展区EX中含有的杂质进行扩散。
通过这些过程，如图12所示，扩展区EX的端部被调整以便位于栅电极GE之下。考虑到通过热处理进行的扩散，扩展区EX的位置通常是由形成在栅电极GE的侧表面上的绝缘膜OS1至OS3和绝缘膜IF1的厚度之和确定的。在本实施例中，因为栅电极GE的栅极长度是65nm或更短、并且栅电极GE的MISFET 1Q是精细器件，所以形成扩展区EX的位置是确定MISFET1Q的特性的关键参数。因此，高精度地控制作为偏移间隔物的绝缘膜OS1至OS3和绝缘膜IF1的厚度导致MISFET 1Q的性能提高。
在本实施例中，在形成扩展区EX的过程之前执行各种蚀刻工艺，但是形成在栅电极GE的侧表面上的绝缘膜OS1至OS3和绝缘膜IF1的厚度很难通过这些蚀刻工艺改变。换言之，绝缘膜OS1至OS3和绝缘膜IF1中的每个绝缘膜的厚度都被精确地维持，以便处于器件设计时的厚度。因此，可以高精度地控制形成扩展区EX的位置。为此，绝缘膜IF1可以被视为偏移间隔物连同绝缘膜OS1至OS3的部分。
如上所述，绝缘膜IF1可能不被形成。此时，扩展区EX的形成位置可以通过稍微改变充当偏移间隔物的绝缘膜OS1至OS3中的每个绝缘膜的厚度来控制。换言之，即使绝缘膜IF1不存在并且仅仅绝缘膜OS1至OS3存在，绝缘膜OS1至OS3的厚度也如上所述被维持，使得扩展区EX的形成位置可以受到精确控制。
绝缘膜OS1、绝缘膜OS2和绝缘膜IF1形成在形成有扩展区EX的半导体层SL的上表面上，并且这些绝缘膜用于减少离子注入时对半导体层SL的损坏。这些绝缘膜的总厚度比形成在栅电极GE的侧表面上的绝缘膜OS1至OS3和绝缘膜IF1的总厚度至少小绝缘膜OS3的厚度。因此，绝缘膜的总厚度是形成扩展区EX的离子能够穿过的厚度。如果形成在半导体层的上表面上的每个绝缘膜的厚度都很大，那么即使离子注入的能量增加，也可能发生离子无法穿过每个绝缘膜的问题，但是在本实施例中，可以抑制这种问题。
图13示出了形成绝缘膜IF3和IF4的步骤。
绝缘膜IF3和绝缘膜IF4通过例如CVD方法经由绝缘膜OS1至OS3和绝缘膜IF1而形成在栅电极GE的上表面、外延层EP的上表面和栅电极GE的侧表面上，并且经由绝缘膜OS1、绝缘膜OS2和绝缘膜IF1而形成在半导体层SL的上表面上。因为在下一个步骤中形成侧壁间隔物SW2时绝缘膜IF3充当蚀刻阻挡膜，所以绝缘膜IF3最好是由与绝缘膜IF4的材料不同的材料形成。在这一点上，绝缘膜IF3例如是氧化硅膜，并且绝缘膜IF4例如是氮化硅膜。绝缘膜IF3形成在已经后退的绝缘膜OS2和绝缘膜IF1上。
图14示出了形成侧壁间隔物SW2的步骤。
首先，通过对绝缘膜IF4进行各向异性蚀刻处理来将绝缘膜IF4处理成间隔物形状。各向异性蚀刻工艺作为过蚀刻执行，但是绝缘膜IF3充当蚀刻阻挡膜。接下来，形成在栅电极GE的上表面和外延层EP的上表面上的绝缘膜IF3通过使用含氢氟酸的溶液的湿式蚀刻而被去除。结果，由绝缘膜IF3和绝缘膜IF4组成的侧壁间隔物SW2与插入其间的绝缘膜OS1至OS3和绝缘膜IF1一起形成在栅电极GE的侧表面上。侧壁间隔物SW2的端部部分位于外延层EP上。
图15示出了形成扩散区ND和硅化物层SI的过程。
首先，n型扩散区(杂质区)ND通过使用砷(As)、磷(P)等的离子注入而形成在外延层EP中。此时，在本实施例中，离子从由图15所示的箭头指示的半导体层SL的上侧注入。扩散区ND具有比扩展区EX的杂质浓度高的杂质浓度，并且扩散区ND连接至扩展区EX以形成MISFET 1Q的源极区的部分或漏极区的部分。
接下来，低阻硅化物层SI通过Salicide(自对准硅化物)而形成在扩散区ND和栅电极GE中的每一个的上表面上。
具体地，硅化物层SI可以如下形成。首先，用于形成硅化物层SI的金属膜被形成，以便覆盖栅电极GE、绝缘膜OS1至OS3、绝缘膜IF1、侧壁间隔物SW2和扩散区ND。金属膜由例如钴、镍或镍铂合金制成。接下来，半导体衬底SB在约300℃至400℃受到第一热处理，并且然后在约600℃至700℃受到第二热处理，由此导致被包括在扩散区ND和栅电极GE中的材料与该金属膜彼此反应。结果，硅化物层SI被形成在扩散区ND的上表面和栅电极GE的上表面上。之后，去除未反应的金属膜。
在本实施例中，可以抑制外延层EP从栅电极GE的侧表面形成的这种问题。因此，不存在栅电极GE的侧表面上的外延层EP被硅化的问题。
在本实施例中，硅化物层SI形成在从侧壁间隔物SW2暴露的外延层EP的区上。通过将侧壁间隔物SW2的端部部分定位在外延层EP上，可以防止硅化物层SI过度生长直到其到达栅电极GE之下的半导体层SL。
如上所述，制造了作为本实施例的半导体器件的MISFET 1Q。
图16示出了形成层间绝缘膜IL1和插头PG的步骤。
首先，由例如氧化硅膜制成的层间绝缘膜IL1通过例如CVD方法被形成，以便覆盖MISFET 1Q。接下来，接触孔通过光刻方法和蚀刻工艺而被形成在层间绝缘膜IL1中。接下来，由氮化钛制成的势垒金属膜和由钨制成的导电膜被掩埋在接触孔中，以在层间绝缘膜IL1中形成插头PG。插头PG经由硅化物层SI电连接至扩散区ND。虽然未示出，但是插头PG还经由硅化物层SI形成在栅电极GE上。
半导体器件的结构
将参照图16简要地描述作为通过上述制造工艺制造的本实施例的半导体器件的MISFET 1Q的结构。
绝缘层BX形成在半导体衬底SB上，并且半导体层SL形成在绝缘层BX上。绝缘层BX的厚度是约10nm至20nm，并且半导体层SL的厚度是约10nm至15nm。
N型阱区DNW形成在半导体衬底SB中，并且p型阱区PW形成在阱区DNW中。虽然未示出，但是杂质浓度比阱区PW的杂质浓度高的p型接地平面区形成在阱区PW与绝缘层BX接触的表面上。阱区PW的接地平面区是施加了与栅电极GE的电压不同的电压的区，并且阱区PW的接地平面区与栅电极GE一起是控制MISFET 1Q的驱动电流的区。换言之，阱区PW可以充当MISFET 1Q的第二栅电极。
栅电极GE和插入栅电极GE与半导体层SL之间的栅极绝缘膜GF一起形成在半导体层SL上。此时，栅极绝缘膜GF是由诸如氧化硅膜等绝缘膜制成的单层膜、或者具有氧化硅膜和诸如氧化铪等金属氧化物膜的层压膜。栅电极GE包括例如由n型多晶硅制成的半导体层。栅电极GE不仅可以包括半导体层，而且可以包括诸如氮化钛膜等金属膜。
在栅电极GE的侧表面上，形成绝缘膜OS1至OS3和绝缘膜IF1作为偏移间隔物。绝缘膜OS1例如是氮化硅膜，绝缘膜OS2例如是氧化硅膜，绝缘膜OS3例如是氮化硅膜，并且绝缘膜IF1例如是氧化硅膜。换言之，本实施例的偏移间隔物是三层或更多层堆叠膜，其中氮化硅膜和氧化硅膜在栅极长度方向上交替堆叠。换言之，在栅极长度方向上，形成构成偏移间隔物的三个或更多个堆叠膜，使得彼此相邻的绝缘膜的材料彼此不同。
在栅电极GE的侧表面上，绝缘膜OS1的厚度例如是2nm至4nm，绝缘膜OS2的厚度例如是2nm至4nm，绝缘膜OS3的厚度例如是0.5nm至2nm，并且绝缘膜IF1的厚度例如是3nm至7nm。绝缘膜OS1的上端的位置比栅电极GE的上表面的位置高。
绝缘膜OS1、绝缘膜OS2和绝缘膜IF1也形成在半导体层SL的上表面上。在半导体层SL的上表面上，绝缘膜OS1的厚度例如是2nm至4nm，绝缘膜OS2的厚度例如是1nm至2nm，并且绝缘膜IF1的厚度例如是3nm至7nm。如上所述，在半导体层SL的上表面上的每个绝缘膜的总厚度均小于在栅电极GE的侧表面上的每个绝缘膜的总厚度。
虽然在某些情况下使用上述制造方法并未形成绝缘膜IF1，但是本实施例说明了形成绝缘膜IF1的情况。
由例如硅形成的外延层EP形成在半导体层SL的未被绝缘膜OS1至OS3和绝缘膜IF1覆盖的上表面上。
由绝缘膜IF3和绝缘膜IF4组成的侧壁间隔物SW2与插入其间的绝缘膜OS1至OS3和绝缘膜IF1一起形成在栅电极GE的侧表面上。侧壁间隔物SW2的端部部分位于外延层EP上。
作为低浓度n型杂质区的扩展区EX形成在绝缘膜OS1至OS3和侧壁间隔物SW2下面的半导体层SL中。在从侧壁间隔物SW2暴露的外延层EP和半导体层SL中，形成扩散区ND，该扩散区ND是浓度比扩展区EX高的n型杂质区。扩展区EX和扩散区ND分别构成MISFET 1Q的源极区的部分和漏极区的部分。
由例如硅化镍(NiSi)或硅化钴(CoSi)2制成的硅化物层SI形成在栅电极GE和扩散区ND的上表面中的每一个上表面上，以便减少栅电极GE与扩散区ND之间的接触电阻。
在本实施例的MISFET 1Q中，如上所述，作为偏移间隔物的绝缘膜OS1至OS3可以主要抑制外延层EP从栅电极GE的侧表面形成的问题，并且形成扩展区EX的位置可以受到高精度的控制。因此，半导体器件的可靠性可以提高。
检查示例与本实施例之间的比较
在下文中，将使用检查示例1和检查示例2来描述本实施例的主要特征。在下文中，将主要描述本实施例与第一和第二检查示例之间的差异。应当注意，检查示例1和检查示例2并非众所周知的技术，而是本申请的发明者最新研究的技术。
检查示例1
参照图19，将描述第一研究示例的半导体器件。图19是检查示例1的半导体器件的制造工艺期间的横截面图，并且是与本实施例的图9相对应的横截面图。
在第一研究示例中，形成与本实施例的绝缘膜OS1至OS3不同的绝缘膜OS4和绝缘膜OS5，作为栅电极GE与侧壁间隔物SW1之间的偏移间隔物。绝缘膜OS4由氧化硅膜制成并且与栅电极GE的侧表面直接接触。绝缘膜OS5由氮化硅膜制成，并且和插入绝缘膜OS5与栅电极GE之间的绝缘膜OS4一起形成在栅电极GE的侧表面上。
在检查示例1中，如在本实施例的图9的过程中一样，执行使用含氢氟酸的溶液的湿式蚀刻以便去除从侧壁间隔物SW1暴露的绝缘膜IF1和绝缘膜OS4，并且之后，执行使用含低浓度的氢氟酸的溶液和过氧化氢溶液的清洗工艺以便清洗半导体层SL的表面。
因此，如图19所示，与栅电极GE的侧表面接触的绝缘膜OS5可以后退，并且栅电极GE的侧表面可以被暴露。然后，在形成外延层EP的下一个步骤期间，外延层EP不仅形成在半导体层SL的上表面上，而且还形成在栅电极GE的侧表面上。因此，难以提高检查示例1中的半导体器件的可靠性。
另一方面，在本实施例中，如图9所示，对氢氟酸有高抗性的绝缘膜OS1形成在偏移间隔物OS1至OS3中最接近于栅电极GE的位置，并且形成为与栅电极GE的侧表面和盖膜CP1的侧表面直接接触。具体地，绝缘膜OS1的上端的高度比栅电极GE的上表面的位置高。因此，在形成外延层EP的工艺中可以防止外延层EP形成在栅电极GE的侧表面上。因此，可以抑制诸如MISFET 1Q的特性变化等问题。另外，可以抑制诸如漏电路径或插头PG与栅电极GE之间的寄生电容增加等问题。换言之，半导体器件的可靠性可以提高。
检查示例2
参照图20至图23，将描述第二研究示例的半导体器件。图20至图23是检查示例1的半导体器件的制造工艺期间的横截面图。
在本实施例中，绝缘膜OS1至OS3作为偏移间隔物形成。然而，在检查示例2中，未形成绝缘膜OS3，并且仅仅形成作为氮化硅膜的绝缘膜OS1和作为氧化硅膜的绝缘膜OS2以作为偏移间隔物。
图20是与本实施例的图5相对应的横截面图。在检查示例2中，类似于本实施例，出于去除微量污染物或受损层的目的，绝缘膜OS2的表面通过使用含低浓度氢氟酸的溶液和过氧化氢溶液来清洗。此时，如图20所示，在检查示例2中，因为未形成绝缘膜OS3，所以不仅半导体层SL的上表面上的绝缘膜OS2后退，而且栅电极GE的侧表面上的绝缘膜OS2也后退。
栅电极GE的侧表面上的绝缘膜OS2的厚度变薄意味着形成后续扩展区EX的位置偏离了器件设计时的位置。因此，在第二研究示例中，必须增加绝缘膜IF1的厚度以便补偿绝缘膜OS2的变薄。
图21是在图20之后的制造工艺的横截面图，并且是与本实施例的图8相对应的横截面图。
如上所述，检查示例2的绝缘膜IF1形成为比本实施例的绝缘膜IF1厚。之后，由绝缘膜IF2制成的侧壁间隔物SW1以与本实施例中相同的方式形成。
图22是在图21之后的制造工艺的横截面图，并且是与本实施例的图9相对应的横截面图，并且示出了检查示例2的第一个问题。
在检查示例2中，通过使用含氢氟酸的溶液的湿式蚀刻来去除从侧壁间隔物SW1暴露的绝缘膜IF1和绝缘膜OS2。接下来，通过各向异性蚀刻来去除从侧壁间隔物SW1暴露的绝缘膜OS1。之后，出于清洗半导体层SL的表面的目的，半导体层SL的暴露表面使用含低浓度氢氟酸的溶液和过氧化氢溶液等来清洗。
在检查示例2中，与检查示例1不同，作为氮化硅膜的绝缘膜OS1与栅电极GE的侧表面直接接触。因此，研究示例2在能够抑制外延层EP从栅电极GE的侧表面形成的方面优于研究示例1。
然而，在检查示例2中，与本实施例相比较，通过湿式蚀刻中所使用的溶液而形成在栅电极GE的侧表面和盖膜CP1的侧表面上的绝缘膜OS2和绝缘膜IF1后退更多。这是因为用于去除形成在半导体层SL的上表面上的绝缘膜IF1所需的湿式蚀刻时间由于绝缘膜IF1的厚度的增加而变得更长。进一步地，在检查示例2中，因为本实施例的绝缘膜OS3不存在，所以作为氧化硅膜的绝缘膜OS2和绝缘膜IF1彼此直接接触。因此，因为氧化硅膜与溶液接触的面积很大，所以绝缘膜OS2和绝缘膜IF1趋向于后退。
当绝缘膜OS2和绝缘膜IF1的后退的量增加时，绝缘膜OS1的暴露面积也会增加。绝缘膜OS1对氢氟酸有很高的抗性，但是可以被稍微蚀刻。进一步地，对具有大暴露面积的绝缘膜OS1进行蚀刻的风险会通过各向异性蚀刻工艺增加。图22示出了在栅电极GE的侧表面上的绝缘膜OS1被蚀刻并且其厚度减小的这种状态。在一些情况下，绝缘膜OS1的部分有可能被分离，并且栅电极GE的侧表面有可能被暴露。
另一方面，在该实施例中，如图9所示，绝缘膜OS3存在，使得绝缘膜OS2与溶液接触的面积可以减小。换言之，因为绝缘膜OS2存在于绝缘膜OS1与绝缘膜OS3之间的狭窄区中，所以溶液难以渗透到该狭窄区中。因此，可以抑制绝缘膜OS2的后退的量。
因为绝缘膜OS2的后退的量很小，所以绝缘膜OS1暴露的面积也很小。因此，可以抑制绝缘膜OS1通过各向异性蚀刻被蚀刻的可能性。结果，可以抑制栅电极GE的侧表面暴露的可能性。
图23是在图22之后的制造工艺的横截面图，并且是与本实施例的图12相对应的横截面图，并且示出了检查示例2的第二个问题。
在检查示例2中，类似于本实施例，在形成外延层EP的步骤和去除侧壁间隔物SW1的步骤之后，执行用于形成扩展区EX的离子注入。
此时，在第二示例中，因为出于补偿偏移间隔物的厚度的目的而增加绝缘膜IF1的厚度，所以在形成有扩展区EX的半导体层SL的上表面上的绝缘膜OS1、绝缘膜OS2和绝缘膜IF1的厚度的总和大于本实施例中的厚度的总和。因此，这些绝缘膜的总厚度可能是离子无法穿过的厚度或离子无法穿过的厚度。图23是离子无法穿过相应绝缘膜和扩展区EX无法形成在半导体层SL中的情况。
相反，在本实施例中，绝缘膜IF1仅仅需要在处理和去除侧壁间隔物SW1时充当蚀刻阻挡膜，并且绝缘膜IF1的厚度不需要比所需厚度更厚。换言之，在某些情况下绝缘膜IF1可能无法形成。换言之，在本实施例中，因为绝缘膜OS1至绝缘膜OS3中的每个绝缘膜的厚度在栅电极GE的侧表面上都得到精确的维持，所以绝缘膜IF1的厚度不需要比所需厚度更厚。进一步地，因为绝缘膜OS3被处理成间隔物形状，所以绝缘膜OS3在离子注入时并不贡献于在半导体层SL的上表面上的每个绝缘膜的厚度。
如上所述，在本实施例中，因为每个绝缘膜的总厚度在半导体层SL的上表面上都被做得尽可能小，所以可以抑制诸如离子无法到达半导体层SL或离子无法到达半导体层SL等问题发生的可能性。
如上所述，半导体器件的可靠性可以通过使用在该实施例模式下公开的技术来提高。
另外，在该实施例模式下，包括绝缘膜OS1至OS3的堆叠膜被例示为三层偏移间隔物，但是包括三层或更多层的堆叠膜的偏移间隔物可以通过进一步形成第四氧化硅膜、第五氮化硅膜等来形成。
修改后的示例
在下文中，将参照图17和图18描述根据修改的半导体器件及其制造方法。在下面的说明中，将主要描述修改后的示例与实施例之间的差异。
图17是示出了制造工艺期间的修改的半导体器件的横截面图，并且是与实施例的图1相对应的横截面图。图18示出了在图17之后的制造工艺期间的横截面图，并且是与实施例的图9相对应的横截面图。
如图17所示，修改后的示例的盖膜CP2形成为比实施例的盖膜CP1厚，并且盖膜CP2的厚度例如是50nm至70nm。与盖膜CP1相同，盖膜CP2通过例如CVD而形成在栅电极GE上，并且由例如氮化硅制成。
因此，如图18所示，因为与实施例相比盖膜CP2的厚度增加，所以形成在栅电极GE的侧表面和盖膜CP2的侧表面上的绝缘膜OS1至OS3的高度分别增加。
换言之，在图18中，如在实施例的图9中一样，执行使用含氢氟酸的溶液的湿式蚀刻和各向异性蚀刻，但是因为与栅电极GE的侧表面接触的绝缘膜OS1的高度很高，所以即使绝缘膜OS1后退，栅电极GE的侧表面也很难暴露。
通过绝缘膜OS1形成在栅电极GE的侧表面上的绝缘膜OS2的高度也很高。因此，即使绝缘膜OS2逐渐变小并且绝缘膜OS2的上端的位置变得低于绝缘膜OS1的上端的位置，绝缘膜OS2的上端的位置也可以保持高于栅电极GE的上表面。然而，例如，当在很长的一段时间内执行蚀刻工艺时，绝缘膜OS2的上端的位置可以低于栅电极GE的上表面。因此，即使随着绝缘膜OS2的衰退而暴露的绝缘膜OS1进一步被暴露于各向异性蚀刻工艺并且被去除、盖膜CP2的侧表面会暴露，但是栅电极GE的侧表面不会暴露。
因此，在修改中，与实施例相比较，可以进一步抑制在下一个步骤中从栅电极GE的侧表面形成外延层EP的问题。
进一步地，在修改的图18的步骤中，如果绝缘膜OS1的上端的位置比栅电极GE的上表面的位置高，则绝缘膜OS1和OS3可以由氧化硅膜形成，并且绝缘膜OS2可以由氮化硅膜形成。
虽然已经基于上述实施例特别描述了本申请的发明者所做出的本发明，但是本发明并不限于上述实施例，并且在不脱离其精神的情况下可以做出各种修改。
例如，在上述实施例中，MISFET 1Q被描述为n型MISFET，但是MISFET 1Q可以是p型MISFET。换言之，被包括在栅电极GE、扩展区EX和扩散区ND中的每一个中的杂质的导电类型可以是P型，并且被包括在阱区PW中的杂质的导电类型可以是n型。
上述实施例中公开的技术对于在SOI衬底上形成MISFET 1Q特别有用，但是该技术也可以适用于在SOI衬底(本发明的半导体衬底SB)的大块衬底(半导体衬底SB)上形成MISFET的情况。
在上述实施例中，例示了外延层EP是硅层的情况，但是上述实施例中公开的技术也可以适用于除了硅层之外的半导体层，诸如，硅锗层或锗层。
另外，下面将描述上述实施例中描述的内容中的一些内容。
附加说明1
一种制造半导体器件的方法，该方法包括以下步骤：
(a)在第一半导体层上形成栅电极和盖膜，盖膜形成在栅电极上；
(b)在第一半导体层、栅电极的侧表面和盖膜的侧表面中的每一个上都形成由氮化硅组成的第一绝缘膜；
(c)经由第一绝缘膜而在栅电极的侧表面上形成第二绝缘膜，第二绝缘膜由与第一绝缘膜不同的材料组成；
(d)经由第一绝缘膜和第二绝缘膜而在栅电极的侧表面上形成第三绝缘膜，第三绝缘膜由与第二绝缘膜不同的材料组成并且是间隔物形状；
(e)经由第一绝缘膜、第二绝缘膜和第三绝缘膜而在栅电极的侧表面上以及经由第一绝缘膜而在第一半导体层上形成第四绝缘膜，第四绝缘膜由与第一绝缘膜不同的材料组成；
(f)经由第一绝缘膜、第二绝缘膜、第三绝缘膜和第四绝缘膜而在栅电极的侧表面上以及经由第一绝缘膜和第四绝缘膜而在第一半导体层上形成第五绝缘膜，第五绝缘膜由与第二绝缘膜不同的材料组成；
(g)通过对第五绝缘膜进行图案化来形成第一侧壁间隔物；
(h)通过按顺序去除从第一侧壁间隔物暴露并且形成在半导体层上的第四绝缘膜和第一绝缘膜来暴露第一半导体层；以及
(i)在步骤(h)之后，在栅电极的侧表面和盖膜的侧表面被第一绝缘膜覆盖的状态下，通过外延生长方法在第一半导体层上形成第二半导体层。
附加说明2
根据附加说明1的方法，
其中第一绝缘膜与栅电极的侧表面直接接触。
附加说明3
根据附加说明2的方法，进一步包括以下步骤：
(j)在步骤(i)之后，去除第一侧壁间隔物；以及
(k)在步骤(j)之后，通过利用形成在栅电极的侧表面上的第一绝缘膜、第二绝缘膜、第三绝缘膜和第四绝缘膜作为掩模执行离子注入，在第一半导体层和第二半导体层中的每个半导体层中形成第一杂质区。
附加说明4
一种制造半导体器件的方法，该方法包括以下步骤：
(a)提供衬底，该衬底具有：
由硅组成的第一半导体层，
由硅组成并且经由栅极绝缘膜形成在第一半导体层上的栅电极，以及
由氮化硅组成并且形成在栅电极上的盖膜；
(b)在第一半导体层上形成由氮化硅组成的第一绝缘膜，以便覆盖栅电极的侧表面；
(c)在第一绝缘膜上形成由氧化硅组成的第二绝缘膜；
(d)在第二绝缘膜上形成由氮化硅组成的第一侧壁间隔物；
(e)通过使用包括氢氟酸的液体溶液的湿式蚀刻来去除从第一侧壁间隔物暴露的第二绝缘膜，并且暴露第一半导体层的部分；
(f)在步骤(e)之后，通过外延生长方法，在从第一侧壁间隔物暴露的第一半导体层的部分上形成外延层。
附加说明5
根据附加说明4的方法，进一步包括以下步骤：
(g)在步骤(c)之后和在步骤(d)之前，在第二绝缘膜上形成由氮化硅组成的第三绝缘膜，
其中在步骤(d)中，第一侧壁间隔物通过将第三绝缘膜图案化为间隔物形状而被形成。
附加说明6
根据附加说明4的方法，
其中步骤(e)在栅电极的整个侧表面被第一绝缘膜覆盖的状态下被执行。

Claims (20)

1.一种制造半导体器件的方法，包括以下步骤：
(a)在第一半导体层上形成栅电极和盖膜，所述栅电极具有第二半导体层，并且所述盖膜形成在所述栅电极上；
(b)在所述第一半导体层的上表面、所述栅电极的侧表面和所述盖膜的侧表面中的每个表面上都形成由层压膜组成的偏移间隔物，所述层压膜由包括第一氮化硅膜和第一氧化硅膜的三个或更多个层组成；
(c)通过去除所述偏移间隔物的部分来暴露所述第一半导体层的所述上表面；以及
(d)在所述步骤(c)之后，在所述栅电极的上表面被所述盖膜覆盖并且所述栅电极的所述侧表面被所述偏移间隔物覆盖的状态下，通过外延生长方法在所述第一半导体层的从所述偏移间隔物暴露的所述上表面上形成第三半导体层，
其中在所述层压膜中最接近于所述栅电极的所述层压膜的膜是所述第一氮化硅膜，以及
其中在所述步骤(d)中，所述第一氮化硅膜的上端形成在所述栅电极的所述侧表面上的位置比所述栅电极的所述上表面的位置高。
2.根据权利要求1所述的方法，
其中所述第一氮化硅膜与所述栅电极的所述侧表面直接接触。
3.根据权利要求1所述的方法，
其中在沿所述栅电极的栅极长度的方向上，形成包括所述偏移间隔物的所述层压膜，使得彼此相邻的、各自包括所述层压膜的绝缘膜的材料彼此不同。
4.根据权利要求1所述的方法，
其中在沿所述栅电极的栅极长度的方向上，形成包括所述偏移间隔物的所述层压膜，使得被包括在所述层压膜中的氮化硅膜和被包括在所述层压膜中的氧化硅膜被交替布置。
5.根据权利要求1所述的方法，
其中包括氢氟酸的液体溶液在所述步骤(c)中被使用，以及
其中在所述步骤(d)中，所述第一氧化硅膜的上端形成在所述栅电极的所述侧表面上的位置比所述第一氮化硅膜的所述上端形成在所述栅电极的所述侧表面上的所述位置低。
6.根据权利要求1所述的方法，进一步包括以下步骤：
(e)在所述步骤(d)之后，通过执行离子注入，在所述第一半导体层和所述第三半导体层中的每个半导体层中都形成第一杂质区，
其中所述离子注入在这种情况下被执行：所述偏移间隔物位于所述第一半导体层的所述上表面上的部分的厚度比所述偏移间隔物位于所述栅电极的所述侧表面上的部分的厚度薄。
7.根据权利要求1所述的方法，
其中所述步骤(b)包括以下步骤：
(b1)在所述第一半导体层的所述上表面、所述栅电极的所述侧表面和所述盖膜的所述侧表面上形成所述第一氮化硅膜；
(b2)经由所述第一氮化硅膜而在所述第一半导体层的所述上表面、所述栅电极的所述侧表面和所述盖膜的所述侧表面上形成所述第一氧化硅膜；
(b3)经由所述第一氮化硅膜和所述第一氧化硅膜而在所述第一半导体层的所述上表面、所述栅电极的所述侧表面和所述盖膜的所述侧表面上形成第二氮化硅膜；以及
(b4)将所述第二氮化硅膜形成为间隔物形状，使得在所述第一半导体层的所述上表面上的所述第一氧化硅膜被暴露。
8.根据权利要求7所述的方法，
其中所述第一氮化硅膜与所述栅电极的所述侧表面直接接触。
9.根据权利要求7所述的方法，
其中在所述步骤(c)中，未被所述第二氮化硅膜覆盖的所述第一氧化硅膜和所述第一氮化硅膜中的每个膜都通过使用包括氢氟酸的液体溶液的湿式蚀刻并且还通过各向异性蚀刻工艺被去除，以及
其中在所述步骤(d)中，所述第一氮化硅膜的所述上端形成在所述栅电极的所述侧表面上的所述位置比所述栅电极的所述上表面的所述位置高，并且所述第一氧化硅膜的上端形成在所述栅电极的所述侧表面上的位置比所述栅电极的所述上表面的所述位置低。
10.根据权利要求7所述的方法，
其中在所述步骤(c)中，未被所述第二氮化硅膜覆盖的所述第一氧化硅膜和所述第一氮化硅膜中的每个膜都通过使用包括氢氟酸的液体溶液的湿式蚀刻并且还通过各向异性蚀刻工艺被去除，以及
其中在所述步骤(d)中，所述第一氧化硅膜的上端形成在所述栅电极的所述侧表面上的位置比所述第一氮化硅膜的所述上端形成在所述栅电极的所述侧表面上的所述位置低，并且比所述栅电极的所述上表面的所述位置高。
11.根据权利要求7所述的方法，进一步包括以下步骤：
(e)在所述步骤(d)之后，通过执行离子注入，在所述第一半导体层和所述第三半导体层中的每个半导体层中都形成第一杂质区，
其中所述离子注入通过使用所述第一氮化硅膜、所述第一氧化硅膜和所述第二氮化硅膜中的每个膜作为掩模来执行，并且使得离子穿过形成在所述第一半导体层的所述上表面上的所述第一氮化硅膜和所述第一氧化硅膜中的每个膜。
12.根据权利要求11所述的方法，进一步包括以下步骤：
(f)在所述步骤(b)之后和在所述步骤(c)之前，经由所述第一氮化硅膜、所述第一氧化硅膜和所述第二氮化硅膜在所述栅电极的所述侧表面和所述盖膜的所述侧表面中的每个侧表面上、并且经由所述第一氮化硅膜和所述第一氧化硅膜在所述第一半导体层的所述上表面上形成第二氧化硅膜；
(g)在所述步骤(f)之后和在所述步骤(c)之前，在所述第二氧化硅膜上形成由第三氮化硅膜组成的第一侧壁间隔物；以及
(h)在所述步骤(d)之后和在所述步骤(e)之前，去除所述第一侧壁间隔物和所述盖膜，
其中在所述步骤(c)中，未被所述第一侧壁间隔物覆盖的所述第二氧化硅膜和所述第一氧化硅膜中的每个膜都通过使用包括氢氟酸的液体溶液的湿式蚀刻被去除，并且未被所述第一侧壁间隔物覆盖的所述第一氮化硅膜还通过各向异性蚀刻工艺被去除，以及
其中在所述步骤(e)中，所述离子注入通过使用所述第一氮化硅膜、所述第一氧化硅膜、所述第二氮化硅膜和所述第二氧化硅膜中的每个膜作为所述掩模来执行，并且使得所述离子穿过形成在所述第一半导体层的所述上表面上的所述第一氮化硅膜、所述第一氧化硅膜和所述第二氧化硅膜中的每个膜。
13.根据权利要求12所述的方法，进一步包括以下步骤：
(i)在所述步骤(e)之后，在所述第二氧化硅膜和所述第三半导体层中的每个半导体层上形成由第四氮化硅膜组成的第二侧壁间隔物；以及
(j)在所述步骤(i)之后，通过在使用所述第二侧壁间隔物作为所述掩模的同时执行离子注入，在所述第一半导体层和所述第三半导体层中的每个半导体层中形成杂质浓度比所述第一杂质区的杂质浓度高的第二杂质区。
14.根据权利要求7所述的方法，
其中所述第一半导体层形成在绝缘层上，所述绝缘层形成在半导体衬底上。
15.根据权利要求14所述的方法，进一步包括以下步骤：
(k)在所述步骤(d)之后，在所述第三半导体层上形成其中具有导电膜的插头。
16.根据权利要求14所述的方法，
其中所述第一氮化硅膜和所述第二氮化硅膜中的每个氮化硅膜都通过ALD(原子层沉积)方法来形成。
17.一种半导体器件，包括：
栅极绝缘膜，形成在第一半导体层的上表面上；
栅电极，形成在所述栅极绝缘膜上，并且具有第二半导体层；
偏移间隔物，形成在所述第一半导体层的所述上表面和所述栅电极的侧表面中的每个表面上，并且由层压膜组成，所述层压膜由三个或更多个绝缘膜组成；
第三半导体层，形成在所述第一半导体层的从所述偏移间隔物暴露的所述上表面上；
侧壁间隔物，经由所述偏移间隔物而形成在所述栅电极的所述侧表面上；
第一杂质区，形成在所述偏移间隔物和所述侧壁间隔物中的每个间隔物之下；以及
第二杂质区，形成在从所述侧壁间隔物暴露的所述第一半导体层和所述第三半导体层中的每个半导体层中，
其中在沿所述栅电极的栅极长度的方向上，形成所述层压膜，使得所述三个或更多个绝缘膜中彼此相邻的两个绝缘膜的材料彼此不同，以及
其中所述层压膜的第一氮化硅膜与所述栅电极的所述侧表面直接接触。
18.根据权利要求17所述的半导体器件，
其中所述偏移间隔物具有：
所述第一氮化硅膜，形成在所述第一半导体层的所述上表面和所述栅电极的所述侧表面中的每个表面上，
第一氧化硅膜，经由所述第一氮化硅膜而形成在所述第一半导体层的所述上表面和所述栅电极的所述侧表面中的每个表面上，以及
第二氮化硅膜，经由所述第一氮化硅膜和所述第一氧化硅膜中的每个膜而形成在所述栅电极的所述侧表面上，并且形成为间隔物形状。
19.根据权利要求18所述的半导体器件，
其中所述侧壁间隔物具有：
第二氧化硅膜，经由所述偏移间隔物而形成在所述栅电极的所述侧表面上，以及
第三氮化硅膜，形成在所述第二氧化硅膜上。
20.根据权利要求17所述的半导体器件，
其中所述第一半导体层形成在绝缘层上，所述绝缘层形成在半导体衬底上。
CN201910401527.8A 2018-05-30 2019-05-15 半导体器件和制造半导体器件的方法 Active CN110556293B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202410218944.XA CN117894849A (zh) 2018-05-30 2019-05-15 半导体器件和制造半导体器件的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-103542 2018-05-30
JP2018103542A JP7034834B2 (ja) 2018-05-30 2018-05-30 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202410218944.XA Division CN117894849A (zh) 2018-05-30 2019-05-15 半导体器件和制造半导体器件的方法

Publications (2)

Publication Number Publication Date
CN110556293A true CN110556293A (zh) 2019-12-10
CN110556293B CN110556293B (zh) 2024-03-08

Family

ID=68692591

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910401527.8A Active CN110556293B (zh) 2018-05-30 2019-05-15 半导体器件和制造半导体器件的方法
CN202410218944.XA Pending CN117894849A (zh) 2018-05-30 2019-05-15 半导体器件和制造半导体器件的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202410218944.XA Pending CN117894849A (zh) 2018-05-30 2019-05-15 半导体器件和制造半导体器件的方法

Country Status (5)

Country Link
US (2) US10985012B2 (zh)
JP (1) JP7034834B2 (zh)
KR (2) KR102669420B1 (zh)
CN (2) CN110556293B (zh)
TW (1) TWI805771B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102680305B1 (ko) 2019-10-30 2024-06-28 주식회사 엘지에너지솔루션 병렬 멀티 팩 시스템의 출력 제어 장치 및 방법

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW502443B (en) * 2000-05-25 2002-09-11 Hitachi Ltd Semiconductor device and manufacturing method
US20020145156A1 (en) * 2001-04-06 2002-10-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
KR20020092125A (ko) * 2001-06-02 2002-12-11 삼성전자 주식회사 ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법
US20050112817A1 (en) * 2003-11-25 2005-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture thereof
US20050191817A1 (en) * 2004-02-27 2005-09-01 Toshiaki Komukai Semiconductor device and method of fabricating the same
US20050250287A1 (en) * 2004-05-05 2005-11-10 Jian Chen Method of semiconductor fabrication incorporating disposable spacer into elevated source/drain processing
KR20060055548A (ko) * 2006-03-23 2006-05-23 후지쯔 가부시끼가이샤 반도체 장치와 반도체 장치의 제조 방법
US20060138413A1 (en) * 2004-11-24 2006-06-29 Katsunori Yahashi Method of manufacturing semiconductor device
CN1848392A (zh) * 2005-04-14 2006-10-18 夏普株式会社 半导体器件及其制造方法
CN1897231A (zh) * 2005-07-12 2007-01-17 台湾积体电路制造股份有限公司 半导体装置及其形成方法
US20080258216A1 (en) * 2007-04-18 2008-10-23 Sony Corporation Semiconductor device and method for manufacturing the same
US7456062B1 (en) * 2004-10-20 2008-11-25 Advanced Micro Devices, Inc. Method of forming a semiconductor device
CN101409307A (zh) * 2007-10-11 2009-04-15 富士通微电子株式会社 半导体器件及其制造方法
US20090294877A1 (en) * 2008-06-02 2009-12-03 Masafumi Tsutsui Semiconductor device and manufacturing method thereof
US20100006917A1 (en) * 2008-07-14 2010-01-14 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2010171086A (ja) * 2009-01-20 2010-08-05 Panasonic Corp 半導体装置及びその製造方法
US20110215386A1 (en) * 2010-03-04 2011-09-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US20150364490A1 (en) * 2014-06-13 2015-12-17 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
CN106158752A (zh) * 2015-03-17 2016-11-23 力晶科技股份有限公司 半导体装置的制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228730B1 (en) * 1999-04-28 2001-05-08 United Microelectronics Corp. Method of fabricating field effect transistor
US6596576B2 (en) * 2001-04-10 2003-07-22 Applied Materials, Inc. Limiting hydrogen ion diffusion using multiple layers of SiO2 and Si3N4
US20040094782A1 (en) * 2002-11-14 2004-05-20 Yuanning Chen Use of hafnium silicon oxynitride as the cap layer of the sidewall spacer
US7306995B2 (en) * 2003-12-17 2007-12-11 Texas Instruments Incorporated Reduced hydrogen sidewall spacer oxide
JP2008060538A (ja) * 2006-07-31 2008-03-13 Toshiba Corp 半導体装置およびその製造方法
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
US7659157B2 (en) * 2007-09-25 2010-02-09 International Business Machines Corporation Dual metal gate finFETs with single or dual high-K gate dielectric
KR102059526B1 (ko) * 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
JP6274826B2 (ja) * 2013-11-14 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6279291B2 (ja) * 2013-11-18 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6363895B2 (ja) * 2014-07-09 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9577070B2 (en) * 2014-11-26 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW502443B (en) * 2000-05-25 2002-09-11 Hitachi Ltd Semiconductor device and manufacturing method
US20020145156A1 (en) * 2001-04-06 2002-10-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
KR20020092125A (ko) * 2001-06-02 2002-12-11 삼성전자 주식회사 ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법
US20050112817A1 (en) * 2003-11-25 2005-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture thereof
US20050191817A1 (en) * 2004-02-27 2005-09-01 Toshiaki Komukai Semiconductor device and method of fabricating the same
US20050250287A1 (en) * 2004-05-05 2005-11-10 Jian Chen Method of semiconductor fabrication incorporating disposable spacer into elevated source/drain processing
US7456062B1 (en) * 2004-10-20 2008-11-25 Advanced Micro Devices, Inc. Method of forming a semiconductor device
US20060138413A1 (en) * 2004-11-24 2006-06-29 Katsunori Yahashi Method of manufacturing semiconductor device
CN1848392A (zh) * 2005-04-14 2006-10-18 夏普株式会社 半导体器件及其制造方法
CN1897231A (zh) * 2005-07-12 2007-01-17 台湾积体电路制造股份有限公司 半导体装置及其形成方法
KR20060055548A (ko) * 2006-03-23 2006-05-23 후지쯔 가부시끼가이샤 반도체 장치와 반도체 장치의 제조 방법
US20080258216A1 (en) * 2007-04-18 2008-10-23 Sony Corporation Semiconductor device and method for manufacturing the same
CN101409307A (zh) * 2007-10-11 2009-04-15 富士通微电子株式会社 半导体器件及其制造方法
US20090294877A1 (en) * 2008-06-02 2009-12-03 Masafumi Tsutsui Semiconductor device and manufacturing method thereof
US20100006917A1 (en) * 2008-07-14 2010-01-14 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2010171086A (ja) * 2009-01-20 2010-08-05 Panasonic Corp 半導体装置及びその製造方法
US20110215386A1 (en) * 2010-03-04 2011-09-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US20150364490A1 (en) * 2014-06-13 2015-12-17 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
CN106158752A (zh) * 2015-03-17 2016-11-23 力晶科技股份有限公司 半导体装置的制作方法

Also Published As

Publication number Publication date
KR20240074746A (ko) 2024-05-28
JP2019207971A (ja) 2019-12-05
JP7034834B2 (ja) 2022-03-14
US11742199B2 (en) 2023-08-29
US20190371593A1 (en) 2019-12-05
CN117894849A (zh) 2024-04-16
TW202006829A (zh) 2020-02-01
US20210210337A1 (en) 2021-07-08
KR20190136953A (ko) 2019-12-10
TWI805771B (zh) 2023-06-21
CN110556293B (zh) 2024-03-08
KR102669420B1 (ko) 2024-05-28
US10985012B2 (en) 2021-04-20

Similar Documents

Publication Publication Date Title
US9443991B2 (en) Semiconductor device and method of manufacturing the same
TWI524397B (zh) 具有改善的閾値電壓表現的取代金屬閘極的積體電路及其製造方法
JP4790967B2 (ja) Ｃｍｏｓプロセスのためのデュアルメタルゲートトランジスタ
JP5847537B2 (ja) 半導体装置の製造方法および半導体装置
US8790991B2 (en) Method and structure for shallow trench isolation to mitigate active shorts
US20130161764A1 (en) Replacement gate having work function at valence band edge
US20070278587A1 (en) Semiconductor device and manufacturing method thereof
WO2005109493A1 (en) Dual-metal cmos transistors with tunable gate electrode work function and method of making the same
US20090146216A1 (en) Semiconductor device and manufacturing method of the same
US7825482B2 (en) Semiconductor device and method for fabricating the same
KR20240074746A (ko) 반도체 장치 및 그 제조 방법
US20090224324A1 (en) Semiconductor device and manufacturing method thereof
TWI807706B (zh) 半導體裝置及其製造方法
JP5123536B2 (ja) 半導体装置の製造方法
US7387921B2 (en) Method of manufacturing semiconductor device
JP5719381B2 (ja) 低寄生容量ボディ・コンタクト・トランジスタ
JP2006352003A (ja) 半導体装置およびその製造方法
CN117637822A (zh) 半导体器件及其制备方法
JP2009267216A (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2000269363A (ja) 半導体記憶装置及び半導体記憶装置の製造方法
JP2006066757A (ja) 半導体装置
JP2004031529A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant