TWI805771B - 半導體裝置及其製造方法 - Google Patents

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Abstract

首先，包括絕緣膜的堆疊膜的偏移間隔物形成在半導體層的上表面、閘電極的側表面和蓋膜的側表面上。接下來，絕緣膜的部分被去除以暴露半導體層的上表面。接下來，在閘電極的側表面被絕緣膜覆蓋的狀態下，外延層形成在半導體層的暴露的上表面上。此時，在偏移間隔物當中，作為氮化矽膜的絕緣膜形成在最接近閘電極的位置，並且絕緣膜的上端形成在閘電極的側表面上的位置比閘電極的上表面的位置高。

Description

半導體裝置及其製造方法
本發明涉及一種半導體裝置及其製造方法，並且例如，涉及一種適用於使用SOI基材的半導體裝置的技術。
作為低功耗的半導體裝置，存在一種在具有半導體基材、形成在半導體基材上的絕緣層和形成在絕緣層上的矽層的SOI（絕緣體上矽，Silicon On Insulator）基材上形成MISFET（金屬絕緣體半導體場效應電晶體）的技術。為了在諸如擴展區等雜質區形成在SOI基材的矽層中時調整擴展區的寬度，存在一種在閘電極的側壁上形成被稱為偏移間隔物（offset spacer）的絕緣膜的技術。
日本專利申請公開No. 2010-171086公開了一種技術，在該技術中，氮化矽膜被形成為第一層偏移間隔物並且氧化矽膜被形成為閘電極的側壁上的第二層偏移間隔物。
日本專利申請公開No. 2007-536734公開了一種技術，在該技術中，氧化矽膜作為第一層偏移間隔物形成在SOI基材上的閘電極的側壁上，氮化矽膜作為第二層偏移間隔物形成，氧化矽膜作為第三層偏移間隔物形成，並且然後外延層形成在半導體層上。
例如，當如日本專利公開No. 2007-536734所描述的外延層形成在矽層上時，如果包括半導體層的閘電極被暴露，則外延層可能從閘電極異常生長。在這種情況下，存在MISFET特性可能隨連接至外延層的插銷波動或洩露的擔憂。
其它目的和新穎特徵藉由說明書和附圖將變得顯而易見。
本申請所公開的實施例中的典型實施例將簡要地描述如下。
根據實施例，製造半導體裝置的方法包括以下步驟：（a）在第一半導體層上形成閘電極和蓋膜，閘電極具有第二半導體層，並且蓋膜形成在閘電極上；以及（b）在第一半導體層的上表面、閘電極的側表面和蓋膜的側表面中的每個表面上形成由層壓膜組成的偏移間隔物，層壓膜由包括第一氮化矽膜和第一氧化矽膜的三個或更多個層組成。方法進一步包括以下步驟：（c）藉由去除偏移間隔物的部分來暴露第一半導體層的上表面；以及（d）在步驟（c）之後，在閘電極的上表面被蓋膜覆蓋並且閘電極的側表面被偏移間隔物覆蓋的狀態下，藉由外延生長方法，在第一半導體層的從偏移間隔物暴露的上表面上形成第三半導體層。此時，層壓膜的最接近於層壓膜中的閘電極的膜是第一氮化矽膜。同樣，在步驟（d）中，第一氮化矽膜的上端形成在閘電極的側表面上的位置比閘電極的上表面的位置高。
根據實施例，半導體裝置的可靠性可以提高。
在以下實施例中，在為了方便而有必要時，藉由分成多個部分或實施例進行說明，但除了特別明示的情況以外，這些部分和實施例並不是相互獨立的，並且它們中的一個部分或實施例與另一個部分或實施例的修改、細節、補充說明等相關。在以下實施例中，要素的數等（包括要素的數目、數值、量、範圍等）限於特定的數，但是可以小於或等於特定的數，除非該數被特別指示並且從原理上看明顯限於特定的數。此外，在以下實施例中無需說明的是，構成要素（包括要素步驟等）不一定是必需的，除了特別指示的情形和從原理上看認為很顯然是必需的情形以外。同樣，在以下實施例中，在提到構成要素等的形狀、位置關係等時，除了特別指定的情形和從原理上看很顯然的情形等以外，包括基本上與該形狀等近似或類似的情況。這一點適用於上述數值和範圍。
以下實施例中的每一個實施例的詳細描述都是基於附圖來闡釋的。在闡釋實施例的所有附圖中，具有相同功能的元件由相同的附圖標記表示，並且省略了對該元件的重複描述。在以下實施例中，除了在特別有必要時之外，對相同或相似部分的說明將不會重複。
進一步地，在實施例中使用的橫截面圖中，每個部分的大小都不與實際裝置相對應，並且特定部分可能顯示得相對較大以便使附圖更容易理解。在剖視圖中，可能省略陰影線以使圖更容易查看。
實施例
本實施例的主要特徵是形成由三層或更多層的多層膜組成的偏移間隔物。在下文中，本實施例的半導體裝置的製造方法、半導體裝置的結構和主要特徵將參照圖1至圖16來描述。應當注意，在該實施例中，n型MISFET半導體MISFET 1Q形成在SOI基材上作為半導體裝置的示例。
製造半導體裝置的方法
首先，如圖1所示，製備SOI基材，SOI基材具有半導體基材SB、形成在半導體基材SB上的絕緣層BX以及形成在絕緣層BX上的半導體層SL。
半導體基材SB是具有例如1 Ωcm至10 Ωcm的電阻率的半導體層，並且由例如p型單晶矽製成。絕緣層BX由例如氧化矽製成，並且絕緣層BX的厚度例如是約10 nm至20 nm。半導體層SL由例如矽製成，並且半導體層SL的厚度例如是約10 nm至15 nm。應當注意，半導體層SL是本征半導體層，n型或p型雜質沒有藉由離子注入等被引入該本征半導體層中。即使p型雜質被引入半導體層SL中，半導體層SL的雜質濃度也是每立方釐米1×1013 或更小。
下面將描述製備這種SOI基材的過程的示例。SOI基材可以藉由例如黏合方法形成。在黏合方法中，在由矽製成的第一半導體基材的表面被氧化以形成絕緣層BX之後，在高溫下藉由壓力黏合將由矽製成的第二半導體基材黏合至第一半導體基材。之後，使第二半導體基材變薄。在這種情況下，絕緣層BX上剩餘的第二半導體基材的薄膜變成半導體層SL，並且在絕緣層BX之下的第一半導體基材變成半導體基材SB。
接下來，n型阱區DNW和p型阱區PW藉由光刻和離子注入而被順序地形成在半導體基材SB中。雜質濃度比阱區PW的雜質濃度高的p型接地平面區形成在阱區PW與絕緣層BX接觸的表面上，但是接地平面區在此處未被示出。
接下來，由例如氧化矽製成的閘極絕緣膜GF藉由例如熱氧化而被形成在半導體層SL上。閘極絕緣膜GF的厚度例如是1 nm至10 nm。作為閘極絕緣膜GF的部分，諸如氧化鉿膜等金屬氧化物膜（高介電常數膜）可以藉由例如ALD（原子層沉積）方法而形成。
接下來，包括由例如多晶矽製成的半導體層的閘電極GE藉由例如CVD（化學氣相沉積）方法形成在閘極絕緣膜GF上。閘電極GE的厚度例如是80 nm至120 nm。N型雜質藉由離子注入方法等被引入閘電極GE中。閘電極GE可以包括除了矽之外的半導體層，諸如，矽鍺層，或者不僅可以包括半導體層，而且還可以包括金屬膜，諸如，氮化鈦膜。
接下來，作為由氮化矽製成的絕緣膜的蓋膜CP1例如藉由例如CVD而形成在閘電極GE上。蓋膜CP1的厚度例如是10 nm至40 nm。蓋膜CP1優選地由與稍後描述的側壁間隔物SW1相同的材料形成。
接下來，使用光刻方法和蝕刻程序對蓋膜CP1和閘電極GE進行圖案化，並且然後藉由濕式蝕刻（即，各向同性蝕刻）等去除未被閘電極GE覆蓋的閘極絕緣膜GF，從而形成圖1所示的結構。應當注意，該實施例中的閘電極GE的閘極長度是65 nm或更短。
圖2示出了形成絕緣膜OS1的過程。
由例如氮化矽製成的絕緣膜OS1藉由例如ALD方法而作為第一層偏移間隔物形成在半導體層SL的上表面、閘電極GE的側表面以及蓋膜CP1的上表面和側表面上。絕緣膜OS1的厚度例如是2 nm至4 nm。絕緣膜OS1的形成是為了覆蓋閘電極GE的整個側表面並且與閘電極GE的側表面直接接觸。絕緣膜OS1的材料優選地與蓋膜CP1的材料相同。如稍後將詳細描述的，絕緣膜OS1和蓋膜CP1優選地是對含氫氟酸的溶液有很高抗性的絕緣膜。
圖3示出了形成絕緣膜OS2的過程。
由例如氧化矽製成的絕緣膜OS2藉由例如CVD介隔絕緣膜OS1而作為第二層偏移間隔物形成在半導體層SL的上表面、閘電極GE的側表面以及蓋膜CP1的上表面和側表面上。絕緣膜OS2的厚度例如是2 nm至4 nm。絕緣膜OS2優選地由與絕緣膜OS1和稍後描述的絕緣膜OS3的材料不同的材料形成。
圖4示出了形成絕緣膜OS3的過程。
由例如氮化矽製成的絕緣膜OS3藉由例如ALD方法而作為第三層偏移間隔物形成在半導體層SL的上表面、閘電極GE的側表面以及蓋膜CP1的上表面和側表面上，其中絕緣膜OS1和絕緣膜OS2插入絕緣膜OS3與半導體層SL的上表面、閘電極GE的側表面以及蓋膜CP1的上表面和側表面之間。絕緣膜OS3的厚度例如是2 nm至4 nm。絕緣膜OS3優選地由與絕緣膜OS2的材料不同的材料形成。如同絕緣膜OS1，絕緣膜OS3優選地是對含氟酸的溶液有很高抗性的絕緣膜。然而，如果絕緣膜OS3具有這種抗性，則絕緣膜OS3不是材料與絕緣膜OS1相同的膜，例如，酸氮化矽膜。以這種方式，絕緣膜OS1、絕緣膜OS2和絕緣膜OS3形成在閘電極GE的側表面上，並且在遠離閘電極GE的方向上按順序形成為偏移間隔物。即，本實施例的偏移間隔物是三層或更多層的堆疊膜（層壓膜），其中，氮化矽膜和氧化矽膜在閘極長度方向上交替堆疊。換言之，在閘極長度方向上，形成構成偏移間隔物的三個或更多個堆疊膜，使得彼此相連的絕緣膜的材料彼此不同。
圖5示出了絕緣膜OS3的處理步驟。
藉由對絕緣膜OS3進行各向異性蝕刻處理（此處是幹式蝕刻處理）來將絕緣膜OS3處理成間隔物形狀。即，絕緣膜OS3藉由各向異性蝕刻來處理，使得在半導體層SL的上表面和蓋膜CP1的上表面上的絕緣膜OS3被去除，並且使得在閘電極GE的側表面和蓋膜CP1的側表面上的絕緣膜OS3保留。剩餘的絕緣膜OS3的厚度例如是0.5 nm至2 nm。在形成（或圖案化）絕緣膜OS3的過程中，執行各向異性蝕刻程序作為過蝕刻，但是因為絕緣膜OS2未被去除，所以絕緣膜OS2充當蝕刻阻擋膜。
之後，出於去除微量污染物或受損層的目的，絕緣膜OS2和OS3的表面藉由使用含低濃度的氫氟酸的溶液和過氧化氫溶液等來清洗。
在各向異性蝕刻程序和清洗程序之後，半導體層SL的從絕緣膜OS3暴露的絕緣膜OS2的厚度減小至例如1 nm至2 nm。雖然半導體層SL上的絕緣膜OS2可以被完全去除，但是本實施例舉例說明了半導體層SL上的絕緣膜OS2保留的情況。進一步地，因為閘電極GE的側表面上的絕緣膜OS3是對含氫氟酸的溶液有很高抗性的絕緣膜，所以絕緣膜OS3的厚度在該清洗步驟中基本不改變。
圖6示出了形成絕緣膜IF1的步驟。
由例如氧化矽製成的絕緣膜IF1藉由例如CVD介隔絕緣膜OS1至OS3而形成在閘電極GE的側表面和蓋膜CP1的側表面上，並且介隔絕緣膜OS1和OS2而形成在半導體層SL的上表面和蓋膜CP1的上表面上。絕緣膜IF1的厚度例如是3 nm至7 nm。絕緣膜IF1在稍後描述的形成側壁間隔物SW1的步驟中充當蝕刻阻擋膜。
如上所述，因為絕緣膜OS2的厚度在半導體層SL的上表面上很小，所以絕緣膜OS2無法單獨充當蝕刻阻擋膜。藉由形成絕緣膜IF1，絕緣膜OS2和絕緣膜IF1可以充當蝕刻阻擋膜。因此，絕緣膜IF1優選地由與絕緣膜OS2相同的材料形成。
另外，絕緣膜OS2和絕緣膜IF1充當蝕刻阻擋膜，使得絕緣膜OS1和絕緣膜OS3即使在稍後將描述的去除側壁間隔物SW1的步驟中也無法被去除。因此，絕緣膜IF1優選地由與絕緣膜OS1和OS3的材料不同的材料形成。
圖7示出了形成絕緣膜IF2的步驟。
由例如氮化矽製成的絕緣膜IF2藉由例如CVD介隔絕緣膜OS1至OS3而形成在閘電極GE的側表面和蓋膜CP1的側表面上，並且介隔絕緣膜OS1、絕緣膜OS2和絕緣膜IF1而形成在半導體層SL的上表面和蓋膜CP1的上表面上。絕緣膜IF2的厚度例如是30 nm至50 nm。因為絕緣膜IF2在下一個步驟中被處理成側壁間隔物SW1，所以絕緣膜IF2優選是由與絕緣膜OS2和IF1的材料不同的材料形成。
圖8示出了形成側壁間隔物SW1的步驟。
藉由對絕緣膜IF2進行各向異性蝕刻處理來將絕緣膜IF2處理成間隔物形狀。因此，在半導體層SL的上表面和蓋膜CP1的上表面上的絕緣膜IF2被去除，並且側壁間隔物SW1形成在閘電極GE的側表面和蓋膜CP1的側表面上。雖然絕緣膜IF1和絕緣膜OS2在絕緣膜IF2的處理步驟中充當蝕刻阻擋膜，但是因為各向異性蝕刻程序是作為過蝕刻執行的，所以從側壁間隔物SW1暴露的絕緣膜IF1的厚度稍微減小。在本實施例中，僅僅覆蓋絕緣膜OS2的絕緣膜IF1的厚度藉由蝕刻處理變薄，但是並未排除絕緣膜IF1藉由蝕刻處理被完全去除和由絕緣膜IF1所覆蓋的絕緣膜OS2的厚度稍微變薄的形式。
在該實施例中，提供絕緣膜IF1是為了形成作為氮化矽膜的側壁間隔物SW1，但是絕緣膜IF1在一些情況下無法形成。例如，當側壁間隔物SW1（絕緣膜IF2）由氧化矽膜形成時，絕緣膜IF1無法形成。在這種情況下，作為氧化矽膜的絕緣膜OS2在半導體層SL的上表面上被去除，但是作為氮化矽膜的絕緣膜OS1可以用作蝕刻阻擋膜。
圖9示出了去除絕緣膜IF1的部分、絕緣膜OS2的部分和絕緣膜OS1的部分的步驟。
首先，藉由使用含氫氟酸的溶液的濕式蝕刻來去除從側壁間隔物SW1暴露的絕緣膜IF1和絕緣膜OS2。接下來，藉由各向異性蝕刻來去除從側壁間隔物SW1暴露的絕緣膜OS1。藉由這些蝕刻程序，形成在蓋膜CP1的上表面和半導體層SL的上表面上的絕緣膜OS2和絕緣膜OS1被去除，並且被側壁間隔物SW1覆蓋的絕緣膜IF1、絕緣膜OS2和絕緣膜OS1保留。
此時，在本實施例中，絕緣膜OS3被處理成間隔物形狀，並且絕緣膜OS3沒有形成在於稍後的步驟中形成有外延層EP的半導體層SL的上表面上。因此，針對蝕刻程序的製造過程可以得到簡化。
之後，出於清洗半導體層SL的表面的目的，半導體層SL的暴露表面使用含低濃度氫氟酸和過氧化氫的溶液、含氨和過氧化氫的水溶液等來清洗。
此時，因為濕式蝕刻和清洗程序是各向同性蝕刻程序，所以形成在閘電極GE和蓋膜CP1的側表面上的絕緣膜OS2和絕緣膜IF1後退，但是絕緣膜OS1、絕緣膜OS3和側壁間隔物SW1幾乎沒有被蝕刻。因為幹式蝕刻程序是各向異性蝕刻程序，所以形成在半導體層SL的上表面上的絕緣膜OS1被去除，但是形成在閘電極GE的側表面和蓋膜CP1的側表面上的絕緣膜OS1和絕緣膜OS3幾乎沒有被蝕刻。
圖10示出了形成外延層EP的步驟。
由諸如矽等半導體製成的外延層EP藉由外延生長方法形成在從側壁間隔物SW1暴露的半導體層SL上。外延層EP的厚度例如是20 nm至60 nm。此時，因為閘電極GE的上表面被蓋膜CP1覆蓋並且閘電極GE的整個側表面被絕緣膜OS1覆蓋，所以外延層EP沒有形成在閘電極GE的上表面和側表面上。
雖然外延層EP與半導體層SL結合，但是在本實施例中，外延層EP由箭頭指示並且外延層EP與半導體層SL之間的邊界由虛線指示，以便利於理解本發明。
在本實施例中，由氮化矽製成的絕緣膜形成在偏移間隔物（絕緣膜OS1至OS3）中最接近於閘電極GE的位置。即，由氮化矽製成的絕緣膜與閘電極GE的側表面直接接觸。由氧化矽製成的絕緣膜形成在閘電極GE的側表面上，其中由氮化矽製成的絕緣膜插入它們之間。另一方面，如圖9所示，在閘電極GE的側表面上和在蓋膜CP1的側表面上，由氧化矽製成的絕緣膜OS2（和絕緣膜IF1）後退，但是由氮化矽製成的絕緣膜OS1保持不變。具體地，絕緣膜OS1的上端的位置比閘電極GE的上表面的位置高。因此，即使絕緣膜OS2和絕緣膜IF1的上端的位置藉由使用含氫氟酸的溶液的濕式蝕刻而比閘電極GE的上表面的位置低，也可以抑制外延層EP從閘電極GE的側表面形成。因此，可以抑制諸如MISFET 1Q的特性變化等問題。另外，雖然稍後將描述的插銷PG形成在外延層EP上，但是如果外延層EP還從閘電極GE的側表面形成，則存在漏電路徑發生在插銷PG與閘電極GE之間、或寄生電容增加等擔憂，然而在本實施例中，這些缺陷可以得到抑制。換言之，半導體裝置的可靠性可以提高。
雖然絕緣膜OS2藉由濕式蝕刻和清洗程序中所使用的溶液而後退，但是絕緣膜OS2的後退的量可能受到絕緣膜OS3的存在的抑制。因此，絕緣膜OS1暴露的面積可以因為絕緣膜OS2的後退而減小。換言之，溶液很難滲透到絕緣膜OS1中，並且用於各向異性蝕刻處理的蝕刻氣體很難到達絕緣膜OS1。因此，可以進一步抑制絕緣膜OS1暴露於蝕刻程序和閘電極GE的側表面被暴露的可能性。稍後將使用研究示例等來詳細描述本實施例的效果。
圖11示出了去除側壁間隔物SW1和蓋膜CP1的步驟。
側壁間隔物SW1和蓋膜CP1是藉由使用含氫氟酸的溶液的濕式蝕刻來去除的。此時，因為側壁間隔物SW1和蓋膜CP1由相同的材料形成，所以它們可以藉由相同的程序去除。形成在蓋膜CP1的側表面上的絕緣膜OS1和絕緣膜OS3也會被去除。當側壁間隔物SW1被去除時，形成在半導體層SL的上表面上的絕緣膜IF1和OS2充當蝕刻阻擋膜。
圖12示出了形成擴展區EX的步驟。
N型擴展區（雜質區）藉由使用砷（As）、磷（P）等將離子注入到閘電極GE和未被形成在閘電極GE的側表面上的絕緣膜OS1至OS3和絕緣膜IF1覆蓋的區中，而形成在半導體層SL和外延層EP中。此時，在本實施例中，離子從由圖12中所示的箭頭指示的半導體層SL的上側注入。換言之，擴展區EX是藉由使用包括作為遮罩的偏移間隔物的絕緣膜OS1至OS3和絕緣膜IF1的堆疊膜來形成的。擴展區EX形成MISFET 1Q的源極區的部分或漏極區的部分。之後，進行熱處理以對擴展區EX中含有的雜質進行擴散。
藉由這些過程，如圖12所示，擴展區EX的端部被調整以便位於閘電極GE之下。考慮到藉由熱處理進行的擴散，擴展區EX的位置通常是由形成在閘電極GE的側表面上的絕緣膜OS1至OS3和絕緣膜IF1的厚度之和確定的。在本實施例中，因為閘電極GE的閘極長度是65 nm或更短、並且閘電極GE的MISFET 1Q是精細裝置，所以形成擴展區EX的位置是確定MISFET 1Q的特性的關鍵參數。因此，高精度地控制作為偏移間隔物的絕緣膜OS1至OS3和絕緣膜IF1的厚度導致MISFET 1Q的性能提高。
在本實施例中，在形成擴展區EX的過程之前執行各種蝕刻程序，但是形成在閘電極GE的側表面上的絕緣膜OS1至OS3和絕緣膜IF1的厚度很難藉由這些蝕刻程序改變。換言之，絕緣膜OS1至OS3和絕緣膜IF1中的每個絕緣膜的厚度都被精確地維持，以便處於裝置設計時的厚度。因此，可以高精度地控制形成擴展區EX的位置。為此，絕緣膜IF1可以被視為偏移間隔物連同絕緣膜OS1至OS3的部分。
如上所述，絕緣膜IF1可能不被形成。此時，擴展區EX的形成位置可以藉由稍微改變充當偏移間隔物的絕緣膜OS1至OS3中的每個絕緣膜的厚度來控制。換言之，即使絕緣膜IF1不存在並且僅僅絕緣膜OS1至OS3存在，絕緣膜OS1至OS3的厚度也如上所述被維持，使得擴展區EX的形成位置可以受到精確控制。
絕緣膜OS1、絕緣膜OS2和絕緣膜IF1形成在形成有擴展區EX的半導體層SL的上表面上，並且這些絕緣膜用於減少離子注入時對半導體層SL的損壞。這些絕緣膜的總厚度比形成在閘電極GE的側表面上的絕緣膜OS1至OS3和絕緣膜IF1的總厚度至少小絕緣膜OS3的厚度。因此，絕緣膜的總厚度是形成擴展區EX的離子能夠穿過的厚度。如果形成在半導體層的上表面上的每個絕緣膜的厚度都很大，那麼即使離子注入的能量增加，也可能發生離子無法穿過每個絕緣膜的問題，但是在本實施例中，可以抑制這種問題。
圖13示出了形成絕緣膜IF3和IF4的步驟。
絕緣膜IF3和絕緣膜IF4藉由例如CVD方法介隔絕緣膜OS1至OS3和絕緣膜IF1而形成在閘電極GE的上表面、外延層EP的上表面和閘電極GE的側表面上，並且介隔絕緣膜OS1、絕緣膜OS2和絕緣膜IF1而形成在半導體層SL的上表面上。因為在下一個步驟中形成側壁間隔物SW2時絕緣膜IF3充當蝕刻阻擋膜，所以絕緣膜IF3最好是由與絕緣膜IF4的材料不同的材料形成。在這一點上，絕緣膜IF3例如是氧化矽膜，並且絕緣膜IF4例如是氮化矽膜。絕緣膜IF3形成在已經後退的絕緣膜OS2和絕緣膜IF1上。
圖14示出了形成側壁間隔物SW2的步驟。
首先，藉由對絕緣膜IF4進行各向異性蝕刻處理來將絕緣膜IF4處理成間隔物形狀。各向異性蝕刻程序作為過蝕刻執行，但是絕緣膜IF3充當蝕刻阻擋膜。接下來，形成在閘電極GE的上表面和外延層EP的上表面上的絕緣膜IF3藉由使用含氫氟酸的溶液的濕式蝕刻而被去除。結果，由絕緣膜IF3和絕緣膜IF4組成的側壁間隔物SW2與插入其間的絕緣膜OS1至OS3和絕緣膜IF1一起形成在閘電極GE的側表面上。側壁間隔物SW2的端部部分位於外延層EP上。
圖15示出了形成擴散區ND和矽化物層SI的過程。
首先，n型擴散區（雜質區）ND藉由使用砷（As）、磷（P）等的離子注入而形成在外延層EP中。此時，在本實施例中，離子從由圖15所示的箭頭指示的半導體層SL的上側注入。擴散區ND具有比擴展區EX的雜質濃度高的雜質濃度，並且擴散區ND連接至擴展區EX以形成MISFET 1Q的源極區的部分或漏極區的部分。
接下來，低阻矽化物層SI藉由Salicide（自對準矽化物）而形成在擴散區ND和閘電極GE中的每一個的上表面上。
具體地，矽化物層SI可以如下形成。首先，用於形成矽化物層SI的金屬膜被形成，以便覆蓋閘電極GE、絕緣膜OS1至OS3、絕緣膜IF1、側壁間隔物SW2和擴散區ND。金屬膜由例如鈷、鎳或鎳鉑合金製成。接下來，半導體基材SB在約300℃至400℃受到第一熱處理，並且然後在約600℃至700℃受到第二熱處理，由此導致被包括在擴散區ND和閘電極GE中的材料與該金屬膜彼此反應。結果，矽化物層SI被形成在擴散區ND的上表面和閘電極GE的上表面上。之後，去除未反應的金屬膜。
在本實施例中，可以抑制外延層EP從閘電極GE的側表面形成的這種問題。因此，不存在閘電極GE的側表面上的外延層EP被矽化的問題。
在本實施例中，矽化物層SI形成在從側壁間隔物SW2暴露的外延層EP的區上。藉由將側壁間隔物SW2的端部部分定位在外延層EP上，可以防止矽化物層SI過度生長直到其到達閘電極GE之下的半導體層SL。
如上所述，製造了作為本實施例的半導體裝置的MISFET 1Q。
圖16示出了形成層間絕緣膜IL1和插銷PG的步驟。
首先，由例如氧化矽膜製成的層間絕緣膜IL1藉由例如CVD方法被形成，以便覆蓋MISFET 1Q。接下來，接觸孔藉由光刻方法和蝕刻程序而被形成在層間絕緣膜IL1中。接下來，由氮化鈦製成的勢壘金屬膜和由鎢製成的導電膜被掩埋在接觸孔中，以在層間絕緣膜IL1中形成插銷PG。插銷PG介隔矽化物層SI電連接至擴散區ND。雖然未示出，但是插銷PG還介隔矽化物層SI形成在閘電極GE上。
半導體裝置的結構
將參照圖16簡要地描述作為藉由上述製造程序製造的本實施例的半導體裝置的MISFET 1Q的結構。
絕緣層BX形成在半導體基材SB上，並且半導體層SL形成在絕緣層BX上。絕緣層BX的厚度是約10 nm至20 nm，並且半導體層SL的厚度是約10 nm至15 nm。
N型阱區DNW形成在半導體基材SB中，並且p型阱區PW形成在阱區DNW中。雖然未示出，但是雜質濃度比阱區PW的雜質濃度高的p型接地平面區形成在阱區PW與絕緣層BX接觸的表面上。阱區PW的接地平面區是施加了與閘電極GE的電壓不同的電壓的區，並且阱區PW的接地平面區與閘電極GE一起是控制MISFET 1Q的驅動電流的區。換言之，阱區PW可以充當MISFET 1Q的第二閘電極。
閘電極GE和插入閘電極GE與半導體層SL之間的閘極絕緣膜GF一起形成在半導體層SL上。此時，閘極絕緣膜GF是由諸如氧化矽膜等絕緣膜製成的單層膜、或者具有氧化矽膜和諸如氧化鉿等金屬氧化物膜的層壓膜。閘電極GE包括例如由n型多晶矽製成的半導體層。閘電極GE不僅可以包括半導體層，而且可以包括諸如氮化鈦膜等金屬膜。
在閘電極GE的側表面上，形成絕緣膜OS1至OS3和絕緣膜IF1作為偏移間隔物。絕緣膜OS1例如是氮化矽膜，絕緣膜OS2例如是氧化矽膜，絕緣膜OS3例如是氮化矽膜，並且絕緣膜IF1例如是氧化矽膜。換言之，本實施例的偏移間隔物是三層或更多層堆疊膜，其中氮化矽膜和氧化矽膜在閘極長度方向上交替堆疊。換言之，在閘極長度方向上，形成構成偏移間隔物的三個或更多個堆疊膜，使得彼此相鄰的絕緣膜的材料彼此不同。
在閘電極GE的側表面上，絕緣膜OS1的厚度例如是2 nm至4 nm，絕緣膜OS2的厚度例如是2 nm至4 nm，絕緣膜OS3的厚度例如是0.5 nm至2 nm，並且絕緣膜IF1的厚度例如是3 nm至7 nm。絕緣膜OS1的上端的位置比閘電極GE的上表面的位置高。
絕緣膜OS1、絕緣膜OS2和絕緣膜IF1也形成在半導體層SL的上表面上。在半導體層SL的上表面上，絕緣膜OS1的厚度例如是2 nm至4 nm，絕緣膜OS2的厚度例如是1 nm至2 nm，並且絕緣膜IF1的厚度例如是3 nm至7 nm。如上所述，在半導體層SL的上表面上的每個絕緣膜的總厚度均小於在閘電極GE的側表面上的每個絕緣膜的總厚度。
雖然在某些情況下使用上述製造方法並未形成絕緣膜IF1，但是本實施例說明了形成絕緣膜IF1的情況。
由例如矽形成的外延層EP形成在半導體層SL的未被絕緣膜OS1至OS3和絕緣膜IF1覆蓋的上表面上。
由絕緣膜IF3和絕緣膜IF4組成的側壁間隔物SW2與插入其間的絕緣膜OS1至OS3和絕緣膜IF1一起形成在閘電極GE的側表面上。側壁間隔物SW2的端部部分位於外延層EP上。
作為低濃度n型雜質區的擴展區EX形成在絕緣膜OS1至OS3和側壁間隔物SW2下面的半導體層SL中。在從側壁間隔物SW2暴露的外延層EP和半導體層SL中，形成擴散區ND，該擴散區ND是濃度比擴展區EX高的n型雜質區。擴展區EX和擴散區ND分別構成MISFET 1Q的源極區的部分和漏極區的部分。
由例如矽化鎳（NiSi）或矽化鈷（CoSi）2製成的矽化物層SI形成在閘電極GE和擴散區ND的上表面中的每一個上表面上，以便減少閘電極GE與擴散區ND之間的接觸電阻。
在本實施例的MISFET 1Q中，如上所述，作為偏移間隔物的絕緣膜OS1至OS3可以主要抑制外延層EP從閘電極GE的側表面形成的問題，並且形成擴展區EX的位置可以受到高精度的控制。因此，半導體裝置的可靠性可以提高。
檢查示例與本實施例之間的比較
在下文中，將使用檢查示例1和檢查示例2來描述本實施例的主要特徵。在下文中，將主要描述本實施例與第一和第二檢查示例之間的差異。應當注意，檢查示例1和檢查示例2並非眾所周知的技術，而是本申請的發明者最新研究的技術。
檢查示例1
參照圖19，將描述第一研究示例的半導體裝置。圖19是檢查示例1的半導體裝置的製造程序期間的橫截面圖，並且是與本實施例的圖9相對應的橫截面圖。
在第一研究示例中，形成與本實施例的絕緣膜OS1至OS3不同的絕緣膜OS4和絕緣膜OS5，作為閘電極GE與側壁間隔物SW1之間的偏移間隔物。絕緣膜OS4由氧化矽膜製成並且與閘電極GE的側表面直接接觸。絕緣膜OS5由氮化矽膜製成，並且和插入絕緣膜OS5與閘電極GE之間的絕緣膜OS4一起形成在閘電極GE的側表面上。
在檢查示例1中，如在本實施例的圖9的過程中一樣，執行使用含氫氟酸的溶液的濕式蝕刻以便去除從側壁間隔物SW1暴露的絕緣膜IF1和絕緣膜OS4，並且之後，執行使用含低濃度的氫氟酸的溶液和過氧化氫溶液的清洗程序以便清洗半導體層SL的表面。
因此，如圖19所示，與閘電極GE的側表面接觸的絕緣膜OS5可以後退，並且閘電極GE的側表面可以被暴露。然後，在形成外延層EP的下一個步驟期間，外延層EP不僅形成在半導體層SL的上表面上，而且還形成在閘電極GE的側表面上。因此，難以提高檢查示例1中的半導體裝置的可靠性。
另一方面，在本實施例中，如圖9所示，對氫氟酸有高抗性的絕緣膜OS1形成在偏移間隔物OS1至OS3中最接近於閘電極GE的位置，並且形成為與閘電極GE的側表面和蓋膜CP1的側表面直接接觸。具體地，絕緣膜OS1的上端的高度比閘電極GE的上表面的位置高。因此，在形成外延層EP的程序中可以防止外延層EP形成在閘電極GE的側表面上。因此，可以抑制諸如MISFET 1Q的特性變化等問題。另外，可以抑制諸如漏電路徑或插銷PG與閘電極GE之間的寄生電容增加等問題。換言之，半導體裝置的可靠性可以提高。
檢查示例2
參照圖20至圖23，將描述第二研究示例的半導體裝置。圖20至圖23是檢查示例1的半導體裝置的製造程序期間的橫截面圖。
在本實施例中，絕緣膜OS1至OS3作為偏移間隔物形成。然而，在檢查示例2中，未形成絕緣膜OS3，並且僅僅形成作為氮化矽膜的絕緣膜OS1和作為氧化矽膜的絕緣膜OS2以作為偏移間隔物。
圖20是與本實施例的圖5相對應的橫截面圖。在檢查示例2中，類似於本實施例，出於去除微量污染物或受損層的目的，絕緣膜OS2的表面藉由使用含低濃度氫氟酸的溶液和過氧化氫溶液來清洗。此時，如圖20所示，在檢查示例2中，因為未形成絕緣膜OS3，所以不僅半導體層SL的上表面上的絕緣膜OS2後退，而且閘電極GE的側表面上的絕緣膜OS2也後退。
閘電極GE的側表面上的絕緣膜OS2的厚度變薄意味著形成後續擴展區EX的位置偏離了裝置設計時的位置。因此，在第二研究示例中，必須增加絕緣膜IF1的厚度以便補償絕緣膜OS2的變薄。
圖21是在圖20之後的製造程序的橫截面圖，並且是與本實施例的圖8相對應的橫截面圖。
如上所述，檢查示例2的絕緣膜IF1形成為比本實施例的絕緣膜IF1厚。之後，由絕緣膜IF2製成的側壁間隔物SW1以與本實施例中相同的方式形成。
圖22是在圖21之後的製造程序的橫截面圖，並且是與本實施例的圖9相對應的橫截面圖，並且示出了檢查示例2的第一個問題。
在檢查示例2中，藉由使用含氫氟酸的溶液的濕式蝕刻來去除從側壁間隔物SW1暴露的絕緣膜IF1和絕緣膜OS2。接下來，藉由各向異性蝕刻來去除從側壁間隔物SW1暴露的絕緣膜OS1。之後，出於清洗半導體層SL的表面的目的，半導體層SL的暴露表面使用含低濃度氫氟酸的溶液和過氧化氫溶液等來清洗。
在檢查示例2中，與檢查示例1不同，作為氮化矽膜的絕緣膜OS1與閘電極GE的側表面直接接觸。因此，研究示例2在能夠抑制外延層EP從閘電極GE的側表面形成的方面優於研究示例1。
然而，在檢查示例2中，與本實施例相比較，藉由濕式蝕刻中所使用的溶液而形成在閘電極GE的側表面和蓋膜CP1的側表面上的絕緣膜OS2和絕緣膜IF1後退更多。這是因為用於去除形成在半導體層SL的上表面上的絕緣膜IF1所需的濕式蝕刻時間由於絕緣膜IF1的厚度的增加而變得更長。進一步地，在檢查示例2中，因為本實施例的絕緣膜OS3不存在，所以作為氧化矽膜的絕緣膜OS2和絕緣膜IF1彼此直接接觸。因此，因為氧化矽膜與溶液接觸的面積很大，所以絕緣膜OS2和絕緣膜IF1趨向於後退。
當絕緣膜OS2和絕緣膜IF1的後退的量增加時，絕緣膜OS1的暴露面積也會增加。絕緣膜OS1對氫氟酸有很高的抗性，但是可以被稍微蝕刻。進一步地，對具有大暴露面積的絕緣膜OS1進行蝕刻的風險會藉由各向異性蝕刻程序增加。圖22示出了在閘電極GE的側表面上的絕緣膜OS1被蝕刻並且其厚度減小的這種狀態。在一些情況下，絕緣膜OS1的部分有可能被分離，並且閘電極GE的側表面有可能被暴露。
另一方面，在該實施例中，如圖9所示，絕緣膜OS3存在，使得絕緣膜OS2與溶液接觸的面積可以減小。換言之，因為絕緣膜OS2存在於絕緣膜OS1與絕緣膜OS3之間的狹窄區中，所以溶液難以滲透到該狹窄區中。因此，可以抑制絕緣膜OS2的後退的量。
因為絕緣膜OS2的後退的量很小，所以絕緣膜OS1暴露的面積也很小。因此，可以抑制絕緣膜OS1藉由各向異性蝕刻被蝕刻的可能性。結果，可以抑制閘電極GE的側表面暴露的可能性。
圖23是在圖22之後的製造程序的橫截面圖，並且是與本實施例的圖12相對應的橫截面圖，並且示出了檢查示例2的第二個問題。
在檢查示例2中，類似於本實施例，在形成外延層EP的步驟和去除側壁間隔物SW1的步驟之後，執行用於形成擴展區EX的離子注入。
此時，在第二示例中，因為出於補償偏移間隔物的厚度的目的而增加絕緣膜IF1的厚度，所以在形成有擴展區EX的半導體層SL的上表面上的絕緣膜OS1、絕緣膜OS2和絕緣膜IF1的厚度的總和大於本實施例中的厚度的總和。因此，這些絕緣膜的總厚度可能是離子無法穿過的厚度或離子無法穿過的厚度。圖23是離子無法穿過相應絕緣膜和擴展區EX無法形成在半導體層SL中的情況。
相反，在本實施例中，絕緣膜IF1僅僅需要在處理和去除側壁間隔物SW1時充當蝕刻阻擋膜，並且絕緣膜IF1的厚度不需要比所需厚度更厚。換言之，在某些情況下絕緣膜IF1可能無法形成。換言之，在本實施例中，因為絕緣膜OS1至絕緣膜OS3中的每個絕緣膜的厚度在閘電極GE的側表面上都得到精確的維持，所以絕緣膜IF1的厚度不需要比所需厚度更厚。進一步地，因為絕緣膜OS3被處理成間隔物形狀，所以絕緣膜OS3在離子注入時並不貢獻於在半導體層SL的上表面上的每個絕緣膜的厚度。
如上所述，在本實施例中，因為每個絕緣膜的總厚度在半導體層SL的上表面上都被做得盡可能小，所以可以抑制諸如離子無法到達半導體層SL或離子無法到達半導體層SL等問題發生的可能性。
如上所述，半導體裝置的可靠性可以藉由使用在該實施例模式下公開的技術來提高。
另外，在該實施例模式下，包括絕緣膜OS1至OS3的堆疊膜被例示為三層偏移間隔物，但是包括三層或更多層的堆疊膜的偏移間隔物可以藉由進一步形成第四氧化矽膜、第五氮化矽膜等來形成。
修改後的示例
在下文中，將參照圖17和圖18描述根據修改的半導體裝置及其製造方法。在下面的說明中，將主要描述修改後的示例與實施例之間的差異。
圖17是示出了製造程序期間的修改的半導體裝置的橫截面圖，並且是與實施例的圖1相對應的橫截面圖。圖18示出了在圖17之後的製造程序期間的橫截面圖，並且是與實施例的圖9相對應的橫截面圖。
如圖17所示，修改後的示例的蓋膜CP2形成為比實施例的蓋膜CP1厚，並且蓋膜CP2的厚度例如是50 nm至70 nm。與蓋膜CP1相同，蓋膜CP2藉由例如CVD而形成在閘電極GE上，並且由例如氮化矽製成。
因此，如圖18所示，因為與實施例相比蓋膜CP2的厚度增加，所以形成在閘電極GE的側表面和蓋膜CP2的側表面上的絕緣膜OS1至OS3的高度分別增加。
換言之，在圖18中，如在實施例的圖9中一樣，執行使用含氫氟酸的溶液的濕式蝕刻和各向異性蝕刻，但是因為與閘電極GE的側表面接觸的絕緣膜OS1的高度很高，所以即使絕緣膜OS1後退，閘電極GE的側表面也很難暴露。
藉由絕緣膜OS1形成在閘電極GE的側表面上的絕緣膜OS2的高度也很高。因此，即使絕緣膜OS2逐漸變小並且絕緣膜OS2的上端的位置變得低於絕緣膜OS1的上端的位置，絕緣膜OS2的上端的位置也可以保持高於閘電極GE的上表面。然而，例如，當在很長的一段時間內執行蝕刻程序時，絕緣膜OS2的上端的位置可以低於閘電極GE的上表面。因此，即使隨著絕緣膜OS2的衰退而暴露的絕緣膜OS1進一步被暴露於各向異性蝕刻程序並且被去除、蓋膜CP2的側表面會暴露，但是閘電極GE的側表面不會暴露。
因此，在修改中，與實施例相比較，可以進一步抑制在下一個步驟中從閘電極GE的側表面形成外延層EP的問題。
進一步地，在修改的圖18的步驟中，如果絕緣膜OS1的上端的位置比閘電極GE的上表面的位置高，則絕緣膜OS1和OS3可以由氧化矽膜形成，並且絕緣膜OS2可以由氮化矽膜形成。
雖然已經基於上述實施例特別描述了本申請的發明者所做出的本發明，但是本發明並不限於上述實施例，並且在不脫離其精神的情況下可以做出各種修改。
例如，在上述實施例中，MISFET 1Q被描述為n型MISFET，但是MISFET 1Q可以是p型MISFET。換言之，被包括在閘電極GE、擴展區EX和擴散區ND中的每一個中的雜質的導電類型可以是P型，並且被包括在阱區PW中的雜質的導電類型可以是n型。
上述實施例中公開的技術對於在SOI基材上形成MISFET 1Q特別有用，但是該技術也可以適用於在SOI基材（本發明的半導體基材SB）的大塊基材（半導體基材SB）上形成MISFET的情況。
在上述實施例中，例示了外延層EP是矽層的情況，但是上述實施例中公開的技術也可以適用於除了矽層之外的半導體層，諸如，矽鍺層或鍺層。
另外，下面將描述上述實施例中描述的內容中的一些內容。
附加說明1
一種製造半導體裝置的方法，該方法包括以下步驟：
（a）在第一半導體層上形成閘電極和蓋膜，蓋膜形成在閘電極上；
（b）在第一半導體層、閘電極的側表面和蓋膜的側表面中的每一個上都形成由氮化矽組成的第一絕緣膜；
（c）介隔第一絕緣膜而在閘電極的側表面上形成第二絕緣膜，第二絕緣膜由與第一絕緣膜不同的材料組成；
（d）介隔第一絕緣膜和第二絕緣膜而在閘電極的側表面上形成第三絕緣膜，第三絕緣膜由與第二絕緣膜不同的材料組成並且是間隔物形狀；
（e）介隔第一絕緣膜、第二絕緣膜和第三絕緣膜而在閘電極的側表面上以及介隔第一絕緣膜而在第一半導體層上形成第四絕緣膜，第四絕緣膜由與第一絕緣膜不同的材料組成；
（f）介隔第一絕緣膜、第二絕緣膜、第三絕緣膜和第四絕緣膜而在閘電極的側表面上以及介隔第一絕緣膜和第四絕緣膜而在第一半導體層上形成第五絕緣膜，第五絕緣膜由與第二絕緣膜不同的材料組成；
（g）藉由對第五絕緣膜進行圖案化來形成第一側壁間隔物；
（h）藉由按順序去除從第一側壁間隔物暴露並且形成在半導體層上的第四絕緣膜和第一絕緣膜來暴露第一半導體層；以及
（i）在步驟（h）之後，在閘電極的側表面和蓋膜的側表面被第一絕緣膜覆蓋的狀態下，藉由外延生長方法在第一半導體層上形成第二半導體層。
附加說明2
根據附加說明1的方法，
其中第一絕緣膜與閘電極的側表面直接接觸。
附加說明3
根據附加說明2的方法，進一步包括以下步驟：
（j）在步驟（i）之後，去除第一側壁間隔物；以及
（k）在步驟（j）之後，藉由利用形成在閘電極的側表面上的第一絕緣膜、第二絕緣膜、第三絕緣膜和第四絕緣膜作為遮罩執行離子注入，在第一半導體層和第二半導體層中的每個半導體層中形成第一雜質區。
附加說明4
一種製造半導體裝置的方法，該方法包括以下步驟：
（a）提供基材，該基材具有：
由矽組成的第一半導體層，
由矽組成並且介隔閘極絕緣膜形成在第一半導體層上的閘電極，以及
由氮化矽組成並且形成在閘電極上的蓋膜；
（b）在第一半導體層上形成由氮化矽組成的第一絕緣膜，以便覆蓋閘電極的側表面；
（c）在第一絕緣膜上形成由氧化矽組成的第二絕緣膜；
（d）在第二絕緣膜上形成由氮化矽組成的第一側壁間隔物；
（e）藉由使用包括氫氟酸的液體溶液的濕式蝕刻來去除從第一側壁間隔物暴露的第二絕緣膜，並且暴露第一半導體層的部分；
（f）在步驟（e）之後，藉由外延生長方法，在從第一側壁間隔物暴露的第一半導體層的部分上形成外延層。
附加說明5
根據附加說明4的方法，進一步包括以下步驟：
（g）在步驟（c）之後和在步驟（d）之前，在第二絕緣膜上形成由氮化矽組成的第三絕緣膜，
其中在步驟（d）中，第一側壁間隔物藉由將第三絕緣膜圖案化為間隔物形狀而被形成。
附加說明6
根據附加說明4的方法，
其中步驟（e）在閘電極的整個側表面被第一絕緣膜覆蓋的狀態下被執行。相 關 申 請 的交叉引用
包括說明書、附圖和摘要的於2018年5月30日申請的日本專利申請No. 2018-103542所公開的內容以引用的方式全部併入本文。
1Q‧‧‧MISFET（金屬絕緣體半導體場效應電晶體） BX‧‧‧絕緣層 CP1‧‧‧蓋膜 CP2‧‧‧蓋膜 DNW‧‧‧n型阱區 EP‧‧‧外延層 EX‧‧‧擴展區 GE‧‧‧閘電極 GF‧‧‧閘極絕緣膜 IF1‧‧‧絕緣膜 IF2‧‧‧絕緣膜 IF3‧‧‧絕緣膜 IF4‧‧‧絕緣膜 IL1‧‧‧層間絕緣膜 ND‧‧‧擴散區 OS1‧‧‧絕緣膜 OS2‧‧‧絕緣膜 OS3‧‧‧絕緣膜 OS4‧‧‧絕緣膜 OS5‧‧‧絕緣膜 PG‧‧‧插銷 PW‧‧‧p型阱區 SB‧‧‧半導體基材 SI‧‧‧矽化物層 SL‧‧‧半導體層 SW1‧‧‧側壁間隔物 SW2‧‧‧側壁間隔物
圖1是圖示了根據實施例的製造半導體裝置的過程的橫截面圖。
圖2是圖示了在圖1之後的製造過程的橫截面圖。
圖3是圖示了在圖2之後的製造過程的橫截面圖。
圖4是圖示了在圖3之後的製造過程的橫截面圖。
圖5是圖示了在圖4之後的製造過程的橫截面圖。
圖6是圖示了在圖5之後的製造過程的橫截面圖。
圖7是圖示了在圖6之後的製造過程的橫截面圖。
圖8是圖示了在圖7之後的製造過程的橫截面圖。
圖9是圖示了在圖8之後的製造過程的橫截面圖。
圖10是圖示了在圖9之後的製造過程的橫截面圖。
圖11是圖示了在圖10之後的製造過程的橫截面圖。
圖12是圖示了在圖11之後的製造過程的橫截面圖。
圖13是圖示了在圖12之後的製造過程的橫截面圖。
圖14是圖示了在圖13之後的製造過程的橫截面圖。
圖15是圖示了在圖14之後的製造過程的橫截面圖。
圖16是圖示了在圖15之後的製造過程的橫截面圖。
圖17是圖示了根據修改後的示例的製造半導體裝置的過程的橫截面圖。
圖18是圖示了在圖17之後的製造過程的橫截面圖。
圖19是圖示了根據檢查示例1的半導體裝置的製造過程的橫截面圖。
圖20是圖示了根據檢查示例2的半導體裝置的製造過程的橫截面圖。
圖21是圖示了在圖20之後的製造過程的橫截面圖。
圖22是圖示了在圖21之後的製造過程的橫截面圖。
圖23是圖示了在圖22之後的製造過程的橫截面圖。
BX‧‧‧絕緣層
CP1‧‧‧蓋膜
DNW‧‧‧n型阱區
EP‧‧‧外延層
GE‧‧‧閘電極
GF‧‧‧閘極絕緣膜
IF1‧‧‧絕緣膜
OS1‧‧‧絕緣膜
OS2‧‧‧絕緣膜
OS3‧‧‧絕緣膜
PW‧‧‧p型阱區
SB‧‧‧半導體基材
SL‧‧‧半導體層
SW1‧‧‧側壁間隔物

Claims (20)

  1. 一種製造半導體裝置的方法，其包括以下步驟：(a)在第一半導體層上形成閘電極和蓋膜，所述閘電極具有第二半導體層，並且所述蓋膜形成在所述閘電極上；(b)在所述第一半導體層的上表面、所述閘電極的側表面和所述蓋膜的側表面中的每個表面上都形成由層壓膜組成的偏移間隔物，所述層壓膜由包括第一氮化矽膜和第一氧化矽膜的三個或更多個層組成；(c)藉由去除所述偏移間隔物的部分使所述第一半導體層的所述上表面暴露；以及(d)在所述步驟(c)之後，在所述閘電極的上表面被所述蓋膜覆蓋並且所述閘電極的所述側表面被所述偏移間隔物覆蓋的狀態下，藉由外延生長方法在所述第一半導體層的從所述偏移間隔物暴露的所述上表面上形成第三半導體層，其中在所述層壓膜中最接近於所述閘電極的所述層壓膜的膜是所述第一氮化矽膜，其中在所述步驟(d)中，形成在所述閘電極的所述側表面上之所述第一氮化矽膜的上端之位置比所述閘電極的所述上表面的位置高，其中所述步驟(b)包括以下步驟：(b1)在所述第一半導體層的所述上表面、所述閘電極的所述側表面和所述蓋膜的所述側表面上形成所述第一氮化矽膜；(b2)介隔所述第一氮化矽膜而在所述第一半導體層的所述上表 面、所述閘電極的所述側表面和所述蓋膜的所述側表面上形成所述第一氧化矽膜；(b3)介隔所述第一氮化矽膜和所述第一氧化矽膜而在所述第一半導體層的所述上表面、所述閘電極的所述側表面和所述蓋膜的所述側表面中的每個表面上形成第二氮化矽膜；以及(b4)將所述第二氮化矽膜形成為間隔物形狀，使得在所述第一半導體層的所述上表面上的所述第一氧化矽膜被暴露，其中在所述步驟(c)中，藉由使用包括氫氟酸的液體溶液的濕式蝕刻與各向異性蝕刻程序，去除未被所述第二氮化矽膜覆蓋的所述第一氧化矽膜和所述第一氮化矽膜中的每個膜，以及其中在所述步驟(d)中，形成在所述閘電極的所述側表面上之所述第一氮化矽膜的所述上端之位置比所述閘電極的所述上表面之位置高，並且形成在所述閘電極的所述側表面上之所述第一氧化矽膜的上端之位置比所述閘電極的所述上表面之位置低。
  2. 如請求項1之方法，其中所述第一氮化矽膜與所述閘電極的所述側表面直接接觸。
  3. 如請求項1之方法，其中在沿所述閘電極的閘極長度的方向上，形成包括所述偏移間隔物的所述層壓膜，使得包括所述層壓膜的絕緣膜中相鄰各者的材料彼此不同。
  4. 如請求項1之方法，其中在沿所述閘電極的閘極長度的方向上，形成包括所述偏移間隔物的所述層壓膜，使得包含於所述層壓膜中的氮化矽膜和包含於所述層壓膜中的氧化矽膜被交替地配置。
  5. 如請求項1之方法，其中在所述步驟(c)中使用包括氫氟酸的液體溶液，以及其中在所述步驟(d)中，形成在所述閘電極的所述側表面上之所述第一氧化矽膜的上端之位置比形成在所述閘電極的所述側表面上之所述第一氮化矽膜的所述上端之位置低。
  6. 如請求項1之方法，其進一步包括以下步驟：(e)在所述步驟(d)之後，藉由執行離子注入，在所述第一半導體層和所述第三半導體層中的每個半導體層中都形成第一雜質區，其中所述離子注入在下述情況下被執行：所述偏移間隔物位於所述第一半導體層的所述上表面上的部分的厚度比所述偏移間隔物位於所述閘電極的所述側表面上的部分的厚度薄。
  7. 一種製造半導體裝置之方法，其包括以下步驟：(a)在第一半導體層上形成閘電極和蓋膜，所述閘電極具有第二半導體層，並且所述蓋膜形成在所述閘電極上；(b)在所述第一半導體層的上表面、所述閘電極的側表面和所述 蓋膜的側表面中的每個表面上都形成由層壓膜組成的偏移間隔物，所述層壓膜由包括第一氮化矽膜和第一氧化矽膜的三個或更多個層組成；(c)藉由去除所述偏移間隔物的部分使所述第一半導體層的所述上表面暴露；以及(d)在所述步驟(c)之後，在所述閘電極的上表面被所述蓋膜覆蓋並且所述閘電極的所述側表面被所述偏移間隔物覆蓋的狀態下，藉由外延生長方法在所述第一半導體層的從所述偏移間隔物暴露的所述上表面上形成第三半導體層，(e)在所述步驟(d)之後，藉由執行離子注入，在所述第一半導體層和所述第三半導體層中的每個半導體層中都形成第一雜質區，其中在所述層壓膜中最接近於所述閘電極的所述層壓膜的膜是所述第一氮化矽膜，其中在所述步驟(d)中，形成在所述閘電極的所述側表面上之所述第一氮化矽膜的上端之位置比所述閘電極的所述上表面的位置高，其中所述步驟(b)包括以下步驟：(b1)在所述第一半導體層的所述上表面、所述閘電極的所述側表面和所述蓋膜的所述側表面上形成所述第一氮化矽膜；(b2)介隔所述第一氮化矽膜而在所述第一半導體層的所述上表面、所述閘電極的所述側表面和所述蓋膜的所述側表面上形成所述第一氧化矽膜；(b3)介隔所述第一氮化矽膜和所述第一氧化矽膜而在所述第一 半導體層的所述上表面、所述閘電極的所述側表面和所述蓋膜的所述側表面中的每個表面上形成第二氮化矽膜；以及(b4)將所述第二氮化矽膜形成為間隔物形狀，使得在所述第一半導體層的所述上表面上的所述第一氧化矽膜被暴露，其中所述離子注入藉由使用所述第一氮化矽膜、所述第一氧化矽膜和所述第二氮化矽膜中的每個膜作為遮罩來執行，並且使得離子穿過形成在所述第一半導體層的所述上表面上的所述第一氮化矽膜和所述第一氧化矽膜中的每個膜。
  8. 如請求項7之方法，其進一步包括以下步驟：(f)在所述步驟(b)之後和在所述步驟(c)之前，介隔所述第一氮化矽膜、所述第一氧化矽膜和所述第二氮化矽膜在所述閘電極的所述側表面和所述蓋膜的所述側表面中的每個側表面上形成第二氧化矽膜，並且介隔所述第一氮化矽膜和所述第一氧化矽膜在所述第一半導體層的所述上表面上形成第二氧化矽膜；(g)在所述步驟(f)之後和在所述步驟(c)之前，在所述第二氧化矽膜上形成由第三氮化矽膜組成的第一側壁間隔物；以及(h)在所述步驟(d)之後和在所述步驟(e)之前，去除所述第一側壁間隔物和所述蓋膜，其中在所述步驟(c)中，藉由使用包括氫氟酸的液體溶液的濕式蝕刻，去除未被所述第一側壁間隔物覆蓋的所述第二氧化矽膜和所述第一氧化矽膜中的每個膜，並且藉由各向異性蝕刻程序，去除未被所述第一側壁間隔物覆蓋的所述第一氮化矽膜，以及 其中在所述步驟(e)中，所述離子注入藉由使用所述第一氮化矽膜、所述第一氧化矽膜、所述第二氮化矽膜和所述第二氧化矽膜中的每個膜作為所述遮罩來執行，並且使得所述離子穿過形成在所述第一半導體層的所述上表面上的所述第一氮化矽膜、所述第一氧化矽膜和所述第二氧化矽膜中的每個膜。
  9. 如請求項8之方法，其進一步包括以下步驟：(i)在所述步驟(e)之後，在所述第二氧化矽膜和所述第三半導體層中的每個半導體層上形成由第四氮化矽膜組成的第二側壁間隔物；以及(j)在所述步驟(i)之後，藉由在使用所述第二側壁間隔物作為所述遮罩的同時執行離子注入，在所述第一半導體層和所述第三半導體層中的每個半導體層中形成雜質濃度比所述第一雜質區的雜質濃度高的第二雜質區。
  10. 如請求項1之方法，其中所述第一半導體層形成在絕緣層上，所述絕緣層形成在半導體基材上。
  11. 如請求項10之方法，其進一步包括以下步驟：(k)在所述步驟(d)之後，在所述第三半導體層上形成其中具有導電膜的插銷。
  12. 如請求項10之方法，其中所述第一氮化矽膜和所述第二氮化矽膜中的每個氮化矽膜都藉由ALD(原子層沉積)方法來形成。
  13. 一種半導體裝置，其包括：閘極絕緣膜，其係形成在第一半導體層的上表面上；閘電極，其係形成在所述閘極絕緣膜上，並且具有第二半導體層；偏移間隔物，其係形成在所述第一半導體層的所述上表面和所述閘電極的側表面中的每個表面上，並且由層壓膜組成，所述層壓膜由三個或更多個絕緣膜組成；第三半導體層，其係形成在所述第一半導體層的從所述偏移間隔物暴露的所述上表面上；側壁間隔物，其係介隔所述偏移間隔物而形成在所述閘電極的所述側表面上；第一雜質區，其係形成在所述偏移間隔物和所述側壁間隔物中的每個間隔物之下；以及第二雜質區，其係形成在從所述側壁間隔物暴露的所述第一半導體層和所述第三半導體層中的每個半導體層中，其中在沿所述閘電極的閘極長度的方向上，形成所述層壓膜，使得所述三個或更多個絕緣膜中彼此相鄰的兩個絕緣膜的材料彼此不同，以及其中所述層壓膜的第一氮化矽膜與所述閘電極的所述側表面直接接觸。
  14. 如請求項13之半導體裝置，其中所述偏移間隔物具有：所述第一氮化矽膜，其係形成在所述第一半導體層的所述上表面和所述閘電極的所述側表面中的每個表面上，第一氧化矽膜，其係介隔所述第一氮化矽膜而形成在所述第一半導體層的所述上表面和所述閘電極的所述側表面中的每個表面上，以及第二氮化矽膜，其係介隔所述第一氮化矽膜和所述第一氧化矽膜中的每個膜而形成在所述閘電極的所述側表面上，並且形成為間隔物形狀。
  15. 如請求項14之半導體裝置，其中所述側壁間隔物具有：第二氧化矽膜，介隔所述偏移間隔物而形成在所述閘電極的所述側表面上，以及第三氮化矽膜，形成在所述第二氧化矽膜上。
  16. 如請求項13之半導體裝置，其中所述第一半導體層形成在絕緣層上，所述絕緣層形成在半導體基材上。
  17. 如請求項7之方法， 其中所述第一氮化矽膜與所述閘電極的所述側表面直接接觸。
  18. 如請求項7之方法，其中在所述步驟(c)中，藉由使用包括氫氟酸的液體溶液的濕式蝕刻與各向異性蝕刻程序，去除未被所述第二氮化矽膜覆蓋的所述第一氧化矽膜和所述第一氮化矽膜中的每個膜，以及其中在所述步驟(d)中，形成在所述閘電極的所述側表面上之所述第一氮化矽膜的所述上端之位置比所述閘電極的所述上表面之位置高，並且形成在所述閘電極的所述側表面上之所述第一氧化矽膜的上端之位置比所述閘電極的所述上表面之位置低。
  19. 如請求項7之方法，其中在所述步驟(c)中，藉由使用包括氫氟酸的液體溶液的濕式蝕刻與各向異性蝕刻程序，去除未被所述第二氮化矽膜覆蓋的所述第一氧化矽膜和所述第一氮化矽膜中的每個膜，以及其中在所述步驟(d)中，形成在所述閘電極的所述側表面上之所述第一氧化矽膜的上端之位置比形成在所述閘電極的所述側表面上之所述第一氮化矽膜的所述上端之位置低，並且比所述閘電極的所述上表面之位置高。
  20. 如請求項7之方法，其中所述第一半導體層形成在絕緣層上，所述絕緣層形成在半導體基材上。
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