KR20240074746A - 반도체 장치 및 그 제조 방법 - Google Patents

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가즈히꼬 세기
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시킨다. 우선, 반도체층 SL의 상면 위, 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위에, 절연막 OS1 내지 OS3의 적층막을 포함하는 오프셋 스페이서를 형성한다. 이어서, 절연막 OS1 내지 OS3의 일부를 제거하여 반도체층 SL의 상면을 노출시킨다. 이어서, 게이트 전극 GE의 상면이 캡막 CP1로 덮이고, 또한, 게이트 전극 GE의 측면이 절연막 OS1 내지 OS3에 의해 덮인 상태에 있어서, 반도체층 SL의 상면 위에 에피택셜층 EP를 형성한다. 여기서, 오프셋 스페이서 중, 질화실리콘막인 절연막 OS1이 게이트 전극 GE에 가장 가까운 위치에 형성되고, 게이트 전극 GE의 측면 위에 형성되어 있는 절연막 OS1의 상단의 위치는, 게이트 전극 GE의 상면의 위치보다도 높다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들어 SOI 기판을 사용한 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
저소비 전력용 반도체 장치로서, 반도체 기판과, 반도체 기판 위에 형성된 절연층과, 절연층 위에 형성된 실리콘층을 갖는 SOI(Silicon On Insulator) 기판에, MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 형성하는 기술이 있다. 그리고, SOI 기판의 실리콘층에, 익스텐션 영역과 같은 불순물 영역을 형성할 때, 익스텐션 영역의 폭을 조정하기 위해서, 게이트 전극의 측벽에, 오프셋 스페이서라고 불리는 절연막을 형성하는 기술이 있다.
특허문헌 1에는, 게이트 전극의 측벽에, 1층째의 오프셋 스페이서로서 질화실리콘막을 형성하고, 2층째의 오프셋 스페이서로서 산화실리콘막을 형성하는 기술이 개시되어 있다.
특허문헌 2에는, SOI 기판 위의 게이트 전극의 측벽에, 1층째의 오프셋 스페이서로서 산화실리콘막을 형성하고, 2층째의 오프셋 스페이서로서 질화실리콘막을 형성하고, 3층째의 오프셋 스페이서로서 산화실리콘막을 형성하며, 그 후, 반도체층 위에 에피택셜층을 형성하는 기술이 개시되어 있다.
일본 특허공개 제2010-171086호 공보 일본 특허공표 제2007-536734호 공보
예를 들어, 상기 특허문헌 2와 같이 실리콘층 위에 에피택셜층을 형성할 때, 반도체층을 포함하는 게이트 전극이 노출되어 있으면, 게이트 전극으로부터 에피택셜층이 이상 성장될 우려가 있다. 그 경우, MISFET의 특성 변동, 또는 에피택셜층에 접속되는 플러그와의 누설 등의 문제가 염려된다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
일 실시 형태인 반도체 장치의 제조 방법은, (a) 제1 반도체층 위에, 제2 반도체층을 포함하는 게이트 전극, 및 게이트 전극 위에 마련된 캡막을 형성하는 공정, (b) 제1 반도체층의 상면 위, 게이트 전극의 측면 위 및 캡막의 측면 위에, 질화실리콘막 및 산화실리콘막을 포함하는 3층 이상의 적층막으로 이루어지는 오프셋 스페이서를 형성하는 공정을 갖는다. 또한, 반도체 장치의 제조 방법은, (c) 오프셋 스페이서의 일부를 제거함으로써, 제1 반도체층의 상면을 노출시키는 공정, (d) 게이트 전극의 측면이 오프셋 스페이서에 의해 덮인 상태에 있어서, 오프셋 스페이서로부터 노출되어 있는 제1 반도체층의 상면 위에, 제3 반도체층을 형성하는 공정을 갖는다. 여기서, 상기 오프셋 스페이서 중, 질화실리콘막이 게이트 전극에 가장 가까운 위치에 형성되고, (d) 공정 시에 있어서, 게이트 전극의 측면 위에 형성되어 있는 질화실리콘막의 상단의 위치는, 게이트 전극의 상면의 위치보다도 높다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 실시 형태의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 2는, 도 1에 이어지는 제조 공정을 나타내는 단면도이다.
도 3은, 도 2에 이어지는 제조 공정을 나타내는 단면도이다.
도 4는, 도 3에 이어지는 제조 공정을 나타내는 단면도이다.
도 5는, 도 4에 이어지는 제조 공정을 나타내는 단면도이다.
도 6은, 도 5에 이어지는 제조 공정을 나타내는 단면도이다.
도 7은, 도 6에 이어지는 제조 공정을 나타내는 단면도이다.
도 8은, 도 7에 이어지는 제조 공정을 나타내는 단면도이다.
도 9는, 도 8에 이어지는 제조 공정을 나타내는 단면도이다.
도 10은, 도 9에 이어지는 제조 공정을 나타내는 단면도이다.
도 11은, 도 10에 이어지는 제조 공정을 나타내는 단면도이다.
도 12는, 도 11에 이어지는 제조 공정을 나타내는 단면도이다.
도 13은, 도 12에 이어지는 제조 공정을 나타내는 단면도이다.
도 14는, 도 13에 이어지는 제조 공정을 나타내는 단면도이다.
도 15는, 도 14에 이어지는 제조 공정을 나타내는 단면도이다.
도 16은, 도 15에 이어지는 제조 공정을 나타내는 단면도이다.
도 17은, 변형예의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 18은, 도 17에 이어지는 제조 공정을 나타내는 단면도이다.
도 19는, 검토예 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 20은, 검토예 2의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 21은, 도 20에 이어지는 제조 공정을 나타내는 단면도이다.
도 22는, 도 21에 이어지는 제조 공정을 나타내는 단면도이다.
도 23은, 도 22에 이어지는 제조 공정을 나타내는 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니라, 특정한 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 대표적인 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니라, 도면을 이해하기 쉽게 하기 위해서, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도에 있어서, 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다.
(실시 형태)
본 실시 형태의 주된 특징은, 3층 이상의 적층막으로 이루어지는 오프셋 스페이서를 형성하는 것이다. 이하에, 도 1 내지 도 16을 이용하여, 본 실시 형태의 반도체 장치의 제조 방법과, 반도체 장치의 구조와, 주된 특징에 대하여 설명한다. 또한, 본 실시 형태에서는, SOI 기판에, 반도체 장치로서 n형의 MISFET인 MISFET1Q를 형성하는 경우를 예시한다.
<반도체 장치의 제조 방법>
우선, 도 1에 도시된 바와 같이, 반도체 기판(기판) SB와, 반도체 기판 SB 위에 형성된 절연층 BX와, 절연층 BX의 위에 형성된 반도체층 SL을 갖는 SOI 기판을 준비한다.
반도체 기판 SB는, 예를 들어 1Ω㎝ 내지 10Ω㎝의 비저항을 갖는 반도체층이며, 예를 들어 p형의 단결정 실리콘으로 이루어진다. 절연층 BX는, 예를 들어 산화실리콘으로 이루어지며, 절연층 BX의 두께는, 예를 들어 10㎚ 내지 20㎚ 정도이다. 반도체층 SL은, 예를 들어 실리콘으로 이루어지며, 반도체층 SL의 두께는, 예를 들어 10㎚ 내지 15㎚ 정도이다. 또한, 반도체층 SL은, 이온 주입 등에 의해, n형 또는 p형의 불순물이 도입되지 않은 진성 반도체층이다. 또한, 반도체층 SL 내에 p형의 불순물이 도입되고 있었다고 해도, 그 불순물 농도는 1×1013/㎤ 이하이다.
이와 같은 SOI 기판을 준비하는 공정의 일례를 이하에 설명한다. SOI 기판은, 예를 들어 접합법에 의해 형성할 수 있다. 접합법에서는, 실리콘으로 이루어지는 제1 반도체 기판의 표면을 산화하여 절연층 BX를 형성한 후, 그 제1 반도체 기판에 실리콘으로 이루어지는 제2 반도체 기판을 고온하에서 압착함으로써 접합한다. 그 후, 제2 반도체 기판을 박막화한다. 이 경우, 절연층 BX 위에 잔존하는 제2 반도체 기판의 박막이 반도체층 SL로 되고, 절연층 BX 아래의 제1 반도체 기판이 반도체 기판 SB로 된다.
다음으로, 포토리소그래피법 및 이온 주입법에 의해, 반도체 기판 SB에, n형의 웰 영역 DNW 및 p형의 웰 영역 PW를 순차 형성한다. 절연층 BX와 접하는 웰 영역 PW의 표면에는, 웰 영역 PW보다도 높은 불순물 농도를 갖는 p형의 그라운드 플레인 영역이 형성되지만, 여기에서는 그라운드 플레인 영역의 도시는 생략한다.
다음으로, 반도체층 SL 위에, 예를 들어 열산화법에 의해, 예를 들어 산화실리콘으로 이루어지는 게이트 절연막 GF를 형성한다. 게이트 절연막 GF의 두께는, 예를 들어 1㎚ 내지 10㎚이다. 또한, 게이트 절연막 GF의 일부로서, 예를 들어 산화하프늄막과 같은 금속 산화막(고유전율막)을, 예를 들어 ALD(Atomic Layer Deposition)법에 의해 형성해도 된다.
다음으로, 게이트 절연막 GF 위에, 예를 들어 CVD(Chemical Vapor Deposition)법에 의해, 예를 들어 다결정 실리콘으로 이루어지는 반도체층을 포함하는 게이트 전극 GE를 형성한다. 게이트 전극 GE의 두께는, 예를 들어 80㎚ 내지 120㎚이다. 이 게이트 전극 GE에는, 이온 주입법 등에 의해, n형의 불순물이 도입된다. 또한, 게이트 전극 GE는, 실리콘 게르마늄층과 같이, 실리콘 이외의 반도체층을 포함하고 있어도 되고, 반도체층뿐만 아니라, 예를 들어 질화티타늄막과 같은 금속막을 포함하고 있어도 된다.
다음으로, 게이트 전극 GE 위에, 예를 들어 CVD법에 의해, 예를 들어 질화실리콘으로 이루어지는 절연막인 캡막 CP1을 형성한다. 캡막 CP1의 두께는, 예를 들어 10㎚ 내지 40㎚이다. 또한, 캡막 CP1은, 후술하는 사이드 월 스페이서 SW1과 동일한 재료로 형성하는 것이 바람직하다.
다음으로, 포토리소그래피법 및 에칭 처리를 이용하여, 캡막 CP1 및 게이트 전극 GE를 패터닝하고, 그 후, 게이트 전극 GE로 덮여 있지 않은 게이트 절연막 GF를, 습식 에칭(즉, 등방성의 에칭 처리) 등에 의해 제거함으로써, 도 1에 도시된 구조가 형성된다. 또한, 본 실시 형태에 있어서의 게이트 전극 GE의 게이트 길이는, 65㎚ 이하이다.
도 2는, 절연막 OS1의 형성 공정을 나타내고 있다.
반도체층 SL의 상면 위, 게이트 전극 GE의 측면 위, 및 캡막 CP1의 상면 위 및 측면 위에, 예를 들어 ALD법에 의해, 1층째의 오프셋 스페이서로서, 예를 들어 질화실리콘으로 이루어지는 절연막 OS1을 형성한다. 절연막 OS1의 두께는, 예를 들어 2㎚ 내지 4㎚이다. 절연막 OS1은, 게이트 전극 GE의 측면 전체를 덮고, 게이트 전극 GE의 측면과 직접 접하도록 형성된다. 또한, 절연막 OS1의 재료는, 캡막 CP1의 재료와 동일한 것이 바람직하다. 또한, 후에 상세히 설명하지만, 절연막 OS1 및 캡막 CP1은, 불산을 포함하는 용액에 대해서, 높은 내성을 갖는 절연막인 것이 바람직하다.
도 3은, 절연막 OS2의 형성 공정을 나타내고 있다.
절연막 OS1을 통해 반도체층 SL의 상면 위, 게이트 전극 GE의 측면 위, 및 캡막 CP1의 상면 위 및 측면 위에, 예를 들어 CVD법에 의해, 2층째의 오프셋 스페이서로서, 예를 들어 산화실리콘으로 이루어지는 절연막 OS2를 형성한다. 절연막 OS2의 두께는, 예를 들어 2㎚ 내지 4㎚이다. 절연막 OS2는, 절연막 OS1과, 후술하는 절연막 OS3과는 상이한 재료로 형성되어 있는 것이 바람직하다.
도 4는, 절연막 OS3의 형성 공정을 나타내고 있다.
절연막 OS1 및 절연막 OS2를 통하여, 반도체층 SL의 상면 위, 게이트 전극 GE의 측면 위, 및 캡막 CP1의 상면 위 및 측면 위에, 예를 들어 ALD법에 의해, 3층째의 오프셋 스페이서로서, 예를 들어 질화실리콘으로 이루어지는 절연막 OS3을 형성한다. 절연막 OS3의 두께는, 예를 들어 2㎚ 내지 4㎚이다. 절연막 OS3은, 절연막 OS2와는 상이한 재료로 형성되어 있는 것이 바람직하다. 또한, 절연막 OS3은, 절연막 OS1과 마찬가지로, 불산을 포함하는 용액에 대해서 높은 내성을 갖는 절연막인 것이 바람직하지만, 절연막 OS3은, 이와 같은 내성을 갖고 있으면, 예를 들어 산질화실리콘막과 같이, 절연막 OS1과 동일한 재료의 막이 아니어도 된다. 이와 같이 하여, 게이트 전극 GE의 측면 위에, 게이트 전극 GE로부터 이격되는 방향을 향해서 차례로, 절연막 OS1, 절연막 OS2 및 절연막 OS3이 오프셋 스페이서로서 형성된다. 즉, 본 실시 형태의 오프셋 스페이서는, 게이트 길이 방향에 있어서, 질화실리콘막과 산화실리콘막이 교대로 적층된 3층 이상의 적층막이다. 바꿔 말하면, 게이트 길이 방향에 있어서, 오프셋 스페이서를 구성하는 3층 이상의 적층막은, 서로 인접하는 절연막의 재료가 상이하게 형성되어 있다.
도 5는, 절연막 OS3의 가공 공정을 나타내고 있다.
절연막 OS3에 대해서, 이방성의 에칭 처리(여기서는, 건식 에칭 처리)를 행함으로써, 절연막 OS3을 스페이서 형상으로 가공한다. 즉, 반도체층 SL의 상면 위 및 캡막 CP1의 상면 위의 절연막 OS3은 제거되고, 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위의 절연막 OS3은 남겨지도록, 이방성의 에칭 처리에 의해, 절연막 OS3을 가공한다. 남겨진 절연막 OS3의 두께는, 예를 들어 0.5㎚ 내지 2㎚이다. 또한, 절연막 OS3의 가공 공정 시에는, 이방성의 에칭 처리는 오버 에칭으로서 행해지지만, 절연막 OS2가 제거되기 어려운 조건에서 행해지기 때문에, 절연막 OS2가 에칭 스토퍼막으로서 기능하고 있다.
그 후, 미소한 오염 물질 또는 손상층의 제거를 목적으로 하여, 저농도의 불산 및 과산화수소수를 포함하는 용액 등을 사용하여, 절연막 OS2 및 절연막 OS3의 각각의 표면을 세정한다.
이와 같은 이방성의 에칭 처리 및 세정 공정의 후, 절연막 OS3으로부터 노출되어 있는 반도체층 SL 위의 절연막 OS2의 두께는 얇아져서, 예를 들어 1㎚ 내지 2㎚로 된다. 또한, 반도체층 SL 위의 절연막 OS2는 완전히 제거되어 있어도 되지만, 본 실시 형태에서는, 반도체층 SL 위의 절연막 OS2를 남긴 경우를 예시한다. 또한, 게이트 전극 GE의 측면 위의 절연막 OS3은, 불산을 포함하는 용액에 대해서, 높은 내성을 갖는 절연막이므로, 이 세정 공정에서, 절연막 OS3의 두께는, 거의 변화하지 않는다.
도 6은, 절연막 IF1의 형성 공정을 나타내고 있다.
절연막 OS1 내지 OS3을 통해 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위와, 절연막 OS1 및 절연막 OS2를 통해 반도체층 SL의 상면 위 및 캡막 CP1의 상면 위에, 예를 들어 CVD법에 의해, 예를 들어 산화실리콘으로 이루어지는 절연막 IF1을 형성한다. 절연막 IF1의 두께는, 예를 들어 3㎚ 내지 7㎚이다. 절연막 IF1은, 후술하는 사이드 월 스페이서 SW1의 형성 공정에 있어서, 에칭 스토퍼막으로서 기능한다.
상술한 바와 같이, 반도체층 SL의 상면 위에 있어서, 절연막 OS2의 두께는 얇아져 있기 때문에, 절연막 OS2만으로는, 에칭 스토퍼막으로서 기능할 수 없을 우려가 있다. 절연막 IF1을 형성함으로써, 절연막 OS2 및 절연막 IF1을, 에칭 스토퍼막으로서 기능시킬 수 있다. 이 때문에, 절연막 IF1은, 절연막 OS2와 동일한 재료로 형성되어 있는 것이 바람직하다.
또한, 추가로 후술하는 사이드 월 스페이서 SW1을 제거하는 공정 시에 있어서도, 절연막 OS1 및 절연막 OS3이 제거되지 않도록, 절연막 OS2 및 절연막 IF1은, 에칭 스토퍼막으로서 기능한다. 따라서, 절연막 IF1은, 절연막 OS1 및 절연막 OS3과는 상이한 재료로 형성되어 있는 것이 바람직하다.
도 7은, 절연막 IF2의 형성 공정을 나타내고 있다.
절연막 OS1 내지 OS3 및 절연막 IF1을 통해 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위와, 절연막 OS1, 절연막 OS2 및 절연막 IF1을 통해 반도체층 SL의 상면 위 및 캡막 CP1의 상면 위에, 예를 들어 CVD법에 의해, 예를 들어 질화실리콘으로 이루어지는 절연막 IF2를 형성한다. 절연막 IF2의 두께는, 예를 들어 30㎚ 내지 50㎚이다. 절연막 IF2는, 다음 공정에 있어서, 사이드 월 스페이서 SW1로서 가공되기 때문에, 절연막 IF2는, 절연막 OS2 및 절연막 IF1과는 상이한 재료로 형성되어 있는 것이 바람직하다.
도 8은, 사이드 월 스페이서 SW1의 형성 공정을 나타내고 있다.
절연막 IF2에 대해서, 이방성의 에칭 처리를 행함으로써, 절연막 IF2를 스페이서 형상으로 가공한다. 이에 의해, 반도체층 SL의 상면 위 및 캡막 CP1의 상면 위의 절연막 IF2가 제거되고, 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위에, 사이드 월 스페이서 SW1이 형성된다. 또한, 절연막 IF2의 가공 공정 시에는, 절연막 IF1 및 절연막 OS2가 에칭 스토퍼막으로서 기능하고 있지만, 이방성의 에칭 처리는 오버 에칭으로서 행해지기 때문에, 사이드 월 스페이서 SW1로부터 노출되어 있는 절연막 IF1의 두께가 약간 얇아진다. 또한, 본 실시 형태에서는, 절연막 OS2를 덮는 절연막 IF1의 두께만이, 상기 에칭 처리에 의해 얇아지는 것에 대하여 설명하였지만, 상기 에칭 처리에 의해, 이 절연막 IF1이 모두 제거되고, 이 절연막 IF1로 덮여 있던 절연막 OS2의 두께가, 약간 얇아지는 형태를 배제하는 것은 아니다.
또한, 본 실시 형태에서는, 질화실리콘막인 사이드 월 스페이서 SW1을 형성하기 위해서 절연막 IF1을 마련하고 있지만, 절연막 IF1은 형성되지 않아도 되는 경우도 있다. 예를 들어, 사이드 월 스페이서 SW1(절연막 IF2)을, 산화실리콘막에 의해 형성하는 경우에는, 절연막 IF1은 형성되지 않아도 된다. 그 경우, 반도체층 SL의 상면 위에 있어서, 산화실리콘막인 절연막 OS2는 제거되지만, 질화실리콘막인 절연막 OS1을 에칭 스토퍼막으로서 사용할 수 있다.
도 9는, 절연막 IF1의 일부, 절연막 OS2의 일부 및 절연막 OS1의 일부의 제거 공정을 나타내고 있다.
우선, 불산을 포함하는 용액을 사용한 습식 에칭에 의해, 사이드 월 스페이서 SW1로부터 노출되어 있는 절연막 IF1 및 절연막 OS2를 제거한다. 이어서, 이방성의 에칭 처리에 의해, 사이드 월 스페이서 SW1로부터 노출되어 있는 절연막 OS1을 제거한다. 이들 에칭 처리에 의해, 캡막 CP1의 상면 위 및 반도체층 SL의 상면 위에 형성되어 있던 절연막 IF1, 절연막 OS2 및 절연막 OS1이 제거되고, 사이드 월 스페이서 SW1로 덮여 있는 절연막 IF1, 절연막 OS2 및 절연막 OS1은 남겨진다.
여기서, 본 실시 형태에서는, 절연막 OS3을 스페이서 형상으로 가공하고 있으며, 후속 공정에서 에피택셜층 EP가 형성되는 반도체층 SL의 상면 위에는 절연막 OS3이 형성되어 있지 않다. 이 때문에, 상기 에칭 처리에 관한 제조 공정을 간략화할 수 있다.
그 후, 반도체층 SL의 표면을 청정화시킬 목적으로, 저농도의 불산 및 과산화수소수를 포함하는 용액, 및 암모니아 및 과산화수소수를 포함하는 수용액 등을 사용하여, 노출되어 있는 반도체층 SL의 표면을 세정한다.
여기서, 상기 습식 에칭 및 상기 세정 공정은, 등방성 에칭 처리이기 때문에, 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위에 형성되어 있는 절연막 OS2 및 절연막 IF1은 후퇴하지만, 절연막 OS1, 절연막 OS3 및 사이드 월 스페이서 SW1은 거의 에칭되지 않는다. 또한, 상기 건식 에칭 처리는, 이방성 에칭 처리이기 때문에, 반도체층 SL의 상면 위에 형성되어 있던 절연막 OS1은 제거되지만, 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위에 형성되어 있는 절연막 OS1 및 절연막 OS3은, 거의 에칭되지 않고 남겨진다.
도 10은, 에피택셜층 EP의 형성 공정을 나타내고 있다.
사이드 월 스페이서 SW1로부터 노출되어 있는 반도체층 SL 위에, 에피택셜 성장법에 의해, 예를 들어 실리콘과 같은 반도체로 이루어지는 에피택셜층(반도체층) EP를 형성한다. 에피택셜층 EP의 두께는, 예를 들어 20㎚ 내지 60㎚이다. 이때, 게이트 전극 GE의 상면은 캡막 CP1에 의해 덮이고, 게이트 전극 GE의 측면 전체는 절연막 OS1에 의해 덮여 있기 때문에, 게이트 전극 GE의 상면 위 및 측면 위에는, 에피택셜층 EP가 형성되지 않는다.
또한, 에피택셜층 EP는 반도체층 SL과 일체화되지만, 본 실시 형태에서는, 발명의 이해를 용이하게 하기 위해서, 에피택셜층 EP를 화살표로 나타내고, 에피택셜층 EP와 반도체층 SL의 경계를 파선으로 나타내고 있다.
본 실시 형태에서는, 질화실리콘으로 이루어지는 절연막이, 오프셋 스페이서(절연막 OS1 내지 OS3) 중 게이트 전극 GE에 가장 가까운 위치에 형성되어 있다. 즉, 질화실리콘으로 이루어지는 절연막은, 게이트 전극 GE의 측면에 직접 접하고 있다. 그리고, 산화실리콘으로 이루어지는 절연막은, 질화실리콘으로 이루어지는 절연막을 통해 게이트 전극 GE의 측면 위에 형성되어 있다. 한편, 도 9에 도시한 바와 같이, 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위에 있어서, 산화실리콘으로 이루어지는 절연막 OS2(및 절연막 IF1)는 후퇴하고 있지만, 질화실리콘으로 이루어지는 절연막 OS1은 남겨져 있다. 구체적으로는, 절연막 OS1의 상단의 위치는, 게이트 전극 GE의 상면의 위치보다도 높다. 이 때문에, 불산을 포함하는 용액을 사용한 습식 에칭에 의해, 절연막 OS2 및 절연막 IF1의 상단의 위치가 게이트 전극 GE의 상면의 위치보다도 낮아졌다고 해도, 게이트 전극 GE의 측면으로부터 에피택셜층 EP가 형성되는 것을 억제할 수 있다. 따라서, MISFET1Q의 특성이 변동되는 등의 문제를 억제할 수 있다. 또한, 에피택셜층 EP 위에는, 후술하는 플러그 PG가 형성되지만, 게이트 전극 GE의 측면으로부터도 에피택셜층 EP가 형성되어 버리면, 플러그 PG와 게이트 전극 GE의 사이에 있어서, 누설 패스가 발생되거나, 또는 기생 용량이 증가하는 등의 문제가 염려되지만, 본 실시 형태에서는, 그들 문제를 억제할 수 있다. 즉, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 습식 에칭 및 상기 세정 공정에 사용되는 용액에 의해, 절연막 OS2는 후퇴하지만, 절연막 OS3이 존재하고 있음으로써, 절연막 OS2의 후퇴량을 억제할 수 있다. 이 때문에, 절연막 OS2의 후퇴에 의해, 절연막 OS1이 노출되는 면적을 작게 할 수 있다. 즉, 상기 용액은, 절연막 OS1로 침투하기 어려워져서, 상기 이방성의 에칭 처리에 사용되는 에칭 가스가, 절연막 OS1로 도달되기 어려워진다. 이 때문에, 절연막 OS1이 에칭 처리에 노출되고, 게이트 전극 GE의 측면이 노출될 우려를, 더욱 억제할 수 있다. 이러한 본 실시 형태의 효과에 대해서는, 후에 검토예 등을 이용하여, 상세히 설명한다.
도 11은, 사이드 월 스페이서 SW1 및 캡막 CP1의 제거 공정을 나타내고 있다.
인산을 포함하는 용액을 사용한 습식 에칭에 의해, 사이드 월 스페이서 SW1 및 캡막 CP1을 제거한다. 이때, 사이드 월 스페이서 SW1 및 캡막 CP1은, 서로 동일한 재료로 형성되어 있었기 때문에, 이들은 동일한 공정에 의해 제거할 수 있다. 또한, 캡막 CP1의 측면 위에 형성되어 있던 절연막 OS1 및 절연막 OS3도 제거된다. 또한, 사이드 월 스페이서 SW1의 제거 시에는, 반도체층 SL의 상면 위에 형성되어 있는 절연막 IF1 및 절연막 OS2가, 에칭 스토퍼막으로서 기능한다.
도 12는, 익스텐션 영역 EX의 형성 공정을 나타내고 있다.
게이트 전극 GE, 및 게이트 전극 GE의 측면 위에 형성되어 있는 절연막 OS1 내지 OS3 및 절연막 IF1로 덮여 있지 않은 영역에 대해서, 비소(As) 또는 인(P) 등을 사용한 이온 주입을 행함으로써, 반도체층 SL 및 에피택셜층 EP에, n형의 익스텐션 영역(불순물 영역) EX를 형성한다. 여기서, 본 실시 형태에서는, 도 12에 도시된 화살표와 같이, 반도체층 SL의 상방측으로부터 이온을 주입한다. 즉, 오프셋 스페이서인 절연막 OS1 내지 OS3 및 절연막 IF1을 포함하는 적층막을 마스크로서 사용함으로써 익스텐션 영역 EX를 형성한다. 익스텐션 영역 EX는, MISFET1Q의 소스 영역의 일부 또는 드레인 영역의 일부를 구성한다. 그 후, 열처리를 실시함으로써, 익스텐션 영역 EX에 포함되는 불순물이 확산된다.
이들 공정에 의해, 도 12에 도시된 바와 같이, 익스텐션 영역 EX의 단부는, 게이트 전극 GE의 하방에 위치하도록 조정된다. 익스텐션 영역 EX의 위치는, 상기 열처리에 의한 확산도 고려하여, 대략 게이트 전극 GE의 측면 위에 형성된 절연막 OS1 내지 OS3 및 절연막 IF1의 두께의 합계에 의해 결정된다. 본 실시 형태에서는, 게이트 전극 GE의 게이트 길이는 65㎚ 이하이며, MISFET1Q는 미세한 디바이스이기 때문에, 익스텐션 영역 EX의 형성 위치는, MISFET1Q의 특성을 정할 때의 중요한 파라미터이다. 이 때문에, 오프셋 스페이서인 절연막 OS1 내지 OS3 및 절연막 IF1의 두께를 고정밀도로 제어하는 것은, MISFET1Q의 성능의 향상으로 이어진다.
본 실시 형태에서는, 익스텐션 영역 EX의 형성 공정 전에, 다양한 에칭 처리가 행해지고 있지만, 이들 에칭 처리에 의해, 게이트 전극 GE의 측면 위에 형성된 절연막 OS1 내지 OS3 및 절연막 IF1의 두께는, 거의 변화되지 않는다. 즉, 절연막 OS1 내지 OS3 및 절연막 IF1의 각각의 두께가, 디바이스 설계 시의 두께로 되도록, 고정밀도로 유지되고 있다. 따라서, 익스텐션 영역 EX의 형성 위치를 고정밀도로 제어할 수 있다. 또한, 이러한 이유에서, 절연막 IF1을, 절연막 OS1 내지 OS3과 함께, 오프셋 스페이서의 일부로서 간주할 수도 있다.
또한, 상술한 바와 같이, 절연막 IF1은 형성되지 않는 경우도 있다. 그 때는, 오프셋 스페이서인 절연막 OS1 내지 OS3의 각각의 두께를 약간 변경함으로써, 익스텐션 영역 EX의 형성 위치를 제어할 수 있다. 즉, 절연막 IF1이 존재하지 않고, 절연막 OS1 내지 OS3만이었다고 해도, 상술한 바와 같이, 절연막 OS1 내지 OS3의 두께는 유지되므로, 익스텐션 영역 EX의 형성 위치를 고정밀도로 제어할 수 있다.
또한, 익스텐션 영역 EX가 형성되는 반도체층 SL의 상면 위에는, 절연막 OS1, 절연막 OS2 및 절연막 IF1이 형성되어 있지만, 이들 절연막은, 이온 주입 시에 있어서, 반도체층 SL에 대한 손상을 저감시키는 역활을 한다. 또한, 이들 절연막의 두께의 합계는, 적어도 절연막 OS3의 두께 분만큼, 게이트 전극 GE의 측면 위에 형성된 절연막 OS1 내지 OS3 및 절연막 IF1의 두께의 합계보다도 얇다. 따라서, 이들 절연막 두께의 합계는, 익스텐션 영역 EX를 형성하기 위한 이온이 통과할 수 있는 두께로 되어 있다. 반도체층 SL의 상면 위에 형성되는 각 절연막의 두께가 두꺼우면, 이온 주입의 에너지를 증가시켜도, 이온이 각 절연막을 통과할 수 없다는 문제가 발생할 우려가 있지만, 본 실시 형태에서는, 그러한 문제를 억제할 수 있다.
도 13은, 절연막 IF3 및 절연막 IF4의 형성 공정을 나타내고 있다.
게이트 전극 GE의 상면 위와, 에피택셜층 EP의 상면 위와, 절연막 OS1 내지 OS3 및 절연막 IF1을 통해 게이트 전극 GE의 측면 위와, 절연막 OS1, 절연막 OS2 및 절연막 IF1을 통해 반도체층 SL의 상면 위에, 예를 들어 CVD법에 의해, 절연막 IF3 및 절연막 IF4를 순차 형성한다. 절연막 IF3은, 다음 공정에서 사이드 월 스페이서 SW2를 형성할 때의 에칭 스토퍼막으로서 기능하기 때문에, 절연막 IF3은, 절연막 IF4와 상이한 재료로 형성되어 있는 것이 바람직하다. 여기에서는, 절연막 IF3은, 예를 들어 산화실리콘막이며, 절연막 IF4는, 예를 들어 질화실리콘막이다. 또한, 후퇴하고 있던 절연막 OS2 및 절연막 IF1의 상방에는, 절연막 IF3이 형성된다.
도 14는, 사이드 월 스페이서 SW2의 형성 공정을 나타내고 있다.
우선, 절연막 IF4에 대해서, 이방성의 에칭 처리를 행함으로써, 절연막 IF4를 스페이서 형상으로 가공한다. 이 이방성의 에칭 처리는 오버 에칭으로서 행해지지만, 절연막 IF3이 에칭 스토퍼막으로서 기능하고 있다. 이어서, 불산을 포함하는 용액을 사용한 습식 에칭에 의해, 게이트 전극 GE의 상면 위 및 에피택셜층 EP의 상면 위에 형성되어 있는 절연막 IF3을 제거한다. 이에 의해, 절연막 OS1 내지 OS3 및 절연막 IF1을 통해 게이트 전극 GE의 측면 위에, 절연막 IF3 및 절연막 IF4로 이루어지는 사이드 월 스페이서 SW2가 형성된다. 또한, 사이드 월 스페이서 SW2의 단부는, 에피택셜층 EP 위에 위치하고 있다.
도 15는, 확산 영역 ND 및 실리사이드층 SI의 형성 공정을 나타내고 있다.
우선, 비소(As) 또는 인(P) 등을 사용한 이온 주입을 행함으로써, 에피택셜층 EP 및 반도체층 SL에, n형의 확산 영역(불순물 영역) ND를 형성한다. 여기서, 본 실시 형태에서는, 도 15에 도시된 화살표와 같이, 반도체층 SL의 상방측으로부터 이온을 주입한다. 확산 영역 ND는, 익스텐션 영역 EX보다도 높은 불순물 농도를 갖고, 익스텐션 영역 EX와 접속하고, MISFET1Q의 소스 영역의 일부 또는 드레인 영역의 일부를 구성한다.
다음으로, 살리사이드(Salicide: Self Aligned Silicide) 기술에 의해, 확산 영역 ND 및 게이트 전극 GE의 각각의 상면 위에 저저항의 실리사이드층 SI를 형성한다.
실리사이드층 SI는, 구체적으로는 다음과 같이 하여 형성할 수 있다. 우선, 게이트 전극 GE, 절연막 OS1 내지 OS3, 절연막 IF1, 사이드 월 스페이서 SW2 및 확산 영역 ND를 덮도록, 실리사이드층 SI 형성용 금속막을 형성한다. 이 금속막은, 예를 들어 코발트, 니켈 또는 니켈 백금 합금으로 이루어진다. 이어서, 반도체 기판 SB에 300 내지 400℃ 정도의 제1 열처리를 실시하고, 그 후, 600 내지 700℃ 정도의 제2 열처리를 실시함으로써, 확산 영역 ND 및 게이트 전극 GE에 포함되는 재료와, 금속막을 반응시킨다. 이에 의해, 확산 영역 ND의 상면 위 및 게이트 전극 GE의 상면 위에, 실리사이드층 SI가 형성된다. 그 후, 미반응의 금속막을 제거한다.
본 실시 형태에서는, 게이트 전극 GE의 측면으로부터 에피택셜층 EP가 형성되는 문제를 억제할 수 있다. 이 때문에, 게이트 전극 GE의 측면의 에피택셜층 EP가 실리사이드화되는 문제도 발생하지 않는다.
또한, 본 실시 형태에 있어서, 실리사이드층 SI는, 에피택셜층 EP 중, 사이드 월 스페이서 SW2로부터 노출되어 있는 영역 위에 형성된다. 사이드 월 스페이서 SW2의 단부를, 에피택셜층 EP 위에 위치시킴으로써, 실리사이드층 SI가, 게이트 전극 GE 아래의 반도체층 SL에 도달할 때까지 과잉으로 성장하는 것을 억제할 수 있다.
이상에 의해, 본 실시 형태의 반도체 장치인 MISFET1Q가 제조된다.
도 16은, 층간 절연막 IL1 및 플러그 PG의 형성 공정을 나타내고 있다.
우선, MISFET1Q를 덮도록, 예를 들어 CVD법에 의해, 예를 들어 산화실리콘막으로 이루어지는 층간 절연막 IL1을 형성한다. 이어서, 층간 절연막 IL1 내에, 포토리소그래피법 및 에칭 처리에 의해, 콘택트 홀을 형성한다. 이어서, 콘택트 홀내에, 질화티타늄으로 이루어지는 배리어 금속막과, 텅스텐으로 이루어지는 도전성막을 매립함으로써, 층간 절연막 IL1 내에 플러그 PG를 형성한다. 플러그 PG는, 실리사이드층 SI를 통해 확산 영역 ND에 전기적으로 접속된다. 또한, 여기에서는 도시하지 않았지만, 플러그 PG는, 실리사이드층 SI를 통해 게이트 전극 GE 위에도 형성된다.
<반도체 장치의 구조>
상술한 제조 공정에 의해 제조된 본 실시 형태의 반도체 장치인 MISFET1Q의 구조를, 도 16을 이용하여, 간단하게 정리해서 기재한다.
반도체 기판 SB 위에는 절연층 BX가 형성되어 있으며, 절연층 BX 위에는 반도체층 SL이 형성되어 있다. 절연층 BX의 두께는 10㎚ 내지 20㎚ 정도이고, 반도체층 SL의 두께는 10㎚ 내지 15㎚ 정도이다.
반도체 기판 SB에는 n형의 웰 영역 DNW가 형성되어 있으며, 웰 영역 DNW 내에는 p형의 웰 영역 PW가 형성되어 있다. 도시는 하지 않았지만, 절연층 BX와 접하는 웰 영역 PW의 표면에는, 웰 영역 PW보다도 높은 불순물 농도를 갖는 p형의 그라운드 플레인 영역이 형성되어 있다. 웰 영역 PW의 그라운드 플레인 영역은, 게이트 전극 GE와는 상이한 전압이 인가되는 영역이며, 게이트 전극 GE와 함께, MISFET1Q의 구동 전류를 제어하기 위한 영역이다. 즉, 웰 영역 PW는, MISFET1Q의 제2 게이트 전극으로서 기능할 수 있다.
반도체층 SL 위에는, 게이트 절연막 GF를 통해 게이트 전극 GE가 형성되어 있다. 여기서, 게이트 절연막 GF는, 산화실리콘막 등의 절연막으로 이루어지는 단층막, 또는 산화실리콘막과, 산화하프늄막과 같은 금속 산화막(고유전율막)을 갖는 적층막이다. 또한, 게이트 전극 GE는, 예를 들어 n형의 다결정 실리콘으로 이루어지는 반도체층을 포함한다. 또한, 게이트 전극 GE는, 반도체층뿐만 아니라, 예를 들어 질화티타늄막과 같은 금속막을 포함하고 있어도 된다.
게이트 전극 GE의 측면 위에는, 오프셋 스페이서로서 절연막 OS1 내지 OS3과, 절연막 IF1이 형성되어 있다. 절연막 OS1은 예를 들어 질화실리콘막이며, 절연막 OS2는 예를 들어 산화실리콘막이며, 절연막 OS3은 예를 들어 질화실리콘막이며, 절연막 IF1은 예를 들어 산화실리콘막이다. 즉, 본 실시 형태의 오프셋 스페이서는, 게이트 길이 방향에 있어서, 질화실리콘막과 산화실리콘막이 교대로 적층된 3층 이상의 적층막이다. 바꿔 말하면, 게이트 길이 방향에 있어서, 오프셋 스페이서를 구성하는 3층 이상의 적층막은, 서로 인접하는 절연막의 재료가 상이하게 형성되어 있다.
게이트 전극 GE의 측면 위에 있어서, 절연막 OS1의 두께는 예를 들어 2㎚ 내지 4㎚이며, 절연막 OS2의 두께는 예를 들어 2㎚ 내지 4㎚이며, 절연막 OS3의 두께는 예를 들어 0.5㎚ 내지 2㎚이며, 절연막 IF1의 두께는 예를 들어 3㎚ 내지 7㎚이다. 또한, 절연막 OS1의 상단의 위치는, 게이트 전극 GE의 상면의 위치보다도 높다.
또한, 절연막 OS1, 절연막 OS2 및 절연막 IF1은, 반도체층 SL의 상면 위에도 형성되어 있다. 반도체층 SL의 상면 위에 있어서, 절연막 OS1의 두께는 예를 들어 2㎚ 내지 4㎚이며, 절연막 OS2의 두께는 예를 들어 1㎚ 내지 2㎚이며, 절연막 IF1의 두께는 예를 들어 3㎚ 내지 7㎚이다. 이와 같이, 반도체층 SL의 상면 위에 있어서의 각 절연막의 두께의 합계는, 게이트 전극 GE의 측면 위에 있어서의 각 절연막의 두께의 합계보다도 얇다.
또한, 상술한 제조 방법에 있어서 설명한 바와 같이, 절연막 IF1은 형성되 지 않는 경우도 있지만, 본 실시 형태에서는, 절연막 IF1이 형성되어 있는 경우를 도시하고 있다.
절연막 OS1 내지 OS3 및 절연막 IF1에 의해 덮여 있지 않은 반도체층 SL의 상면 위에는, 예를 들어 실리콘으로 이루어지는 에피택셜층 EP가 형성되어 있다.
절연막 OS1 내지 OS3 및 절연막 IF1을 통해 게이트 전극 GE의 측면 위에는, 절연막 IF3 및 절연막 IF4로 이루어지는 사이드 월 스페이서 SW2가 형성되어 있다. 또한, 사이드 월 스페이서 SW2의 단부는, 에피택셜층 EP 위에 위치하고 있다.
절연막 OS1 내지 OS3 및 사이드 월 스페이서 SW2의 각각의 하방의 반도체층 SL에는, 저농도의 n형 불순물 영역인 익스텐션 영역 EX가 형성되어 있다. 또한, 사이드 월 스페이서 SW2로부터 노출되어 있는 에피택셜층 EP 및 반도체층 SL에는, 익스텐션 영역 EX보다도 고농도의 n형 불순물 영역인 확산 영역 ND가 형성되어 있다. 이들 익스텐션 영역 EX 및 확산 영역 ND는, 각각, MISFET1Q의 소스 영역의 일부 및 드레인 영역의 일부를 구성하고 있다.
게이트 전극 GE 및 확산 영역 ND의 각각의 상면에는, 플러그 PG와의 접촉 저항을 저감하기 위해서, 예를 들어 니켈 실리사이드(NiSi) 또는 코발트 실리사이드(CoSi2)로 이루어지는 실리사이드층 SI가 형성되어 있다.
본 실시 형태의 MISFET1Q에서는, 상술한 제조 방법에서 설명한 바와 같이, 주로, 오프셋 스페이서인 절연막 OS1 내지 OS3에 의해, 게이트 전극 GE의 측면으로부터 에피택셜층 EP가 형성되는 문제를 억제할 수 있어, 익스텐션 영역 EX의 형성 위치를 고정밀도로 제어할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시키는 것이 가능하게 되었다.
<검토예와 본 실시 형태의 비교>
이하에, 검토예 1 및 검토예 2를 이용하여, 본 실시 형태의 주된 특징에 대하여 설명한다. 이하에서는, 검토예 1 및 검토예 2와, 본 실시 형태와의 상이점을 주로 설명한다. 또한, 검토예 1 및 검토예 2는, 공지된 기술이 아니라, 본원 발명자가 신규로 검토한 것이다.
<검토예 1>
도 19를 이용하여, 검토예 1의 반도체 장치에 대하여 설명한다. 도 19는, 검토예 1의 반도체 장치의 제조 공정 중의 단면도이며, 본 실시 형태의 도 9에 대응하는 단면도이다.
검토예 1에서는, 게이트 전극 GE와 사이드 월 스페이서 SW1의 사이에, 본 실시 형태의 절연막 OS1 내지 OS3과는 다른 절연막 OS4 및 절연막 OS5가, 오프셋 스페이서로서 형성되어 있다. 절연막 OS4는, 산화실리콘막으로 이루어지고, 게이트 전극 GE의 측면에 직접 접하고 있다. 절연막 OS5는, 질화실리콘막으로 이루어지고, 절연막 OS4를 통해 게이트 전극 GE의 측면 위에 형성되어 있다.
검토예 1에서도, 본 실시 형태의 도 9의 공정과 마찬가지로, 사이드 월 스페이서 SW1로부터 노출되어 있는 절연막 IF1 및 절연막 OS4를 제거하기 위해서, 불산을 포함하는 용액을 사용한 습식 에칭이 행해지고, 그 후, 반도체층 SL의 표면을 청정화시키기 위해서, 저농도의 불산 및 과산화수소수를 포함하는 용액을 사용한 세정 공정이 행해진다.
이 때문에, 도 19에 도시된 바와 같이, 게이트 전극 GE의 측면에 접하고 있는 절연막 OS5가 후퇴하고, 게이트 전극 GE의 측면이 노출되어 버릴 우려가 있다. 그렇게 하면, 다음 공정인 에피택셜층 EP의 형성 공정 시에, 반도체층 SL의 상면 위뿐만 아니라, 게이트 전극 GE의 측면 위에도 에피택셜층 EP가 형성된다. 따라서, 검토예 1에서는, 반도체 장치의 신뢰성을 향상시키는 것이 곤란하다.
이에 반하여, 본 실시 형태에서는, 도 9에 도시된 바와 같이, 불산에 대해서 높은 내성을 갖는 절연막 OS1이, 오프셋 스페이서(절연막 OS1 내지 OS3) 중 게이트 전극 GE에 가장 가까운 위치에 형성되고, 게이트 전극 GE의 측면 및 캡막 CP1의 측면에 직접 접하도록 형성되고 있다. 구체적으로는, 절연막 OS1의 상단의 높이는, 게이트 전극 GE의 상면의 위치보다도 높다. 따라서, 에피택셜층 EP의 형성 공정 시에 있어서, 게이트 전극 GE의 측면 위에 에피택셜층 EP가 형성되는 것을 방지할 수 있다. 이 때문에, MISFET1Q의 특성이 변동하는 등의 문제를 억제할 수 있다. 또한, 플러그 PG와 게이트 전극 GE의 사이에서, 누설 패스가 발생하거나, 또는 기생 용량이 증가하는 등의 문제를 억제할 수 있다. 즉, 반도체 장치의 신뢰성을 향상시킬 수 있다.
<검토예 2>
도 20 내지 도 23을 이용하여, 검토예 2의 반도체 장치에 대하여 설명한다. 도 20 내지 도 23은, 검토예 1의 반도체 장치의 제조 공정 중의 단면도이다.
본 실시 형태에서는, 오프셋 스페이서로서 절연막 OS1 내지 OS3을 형성하고 있었지만, 검토예 2에서는, 절연막 OS3이 형성되어 있지 않고, 오프셋 스페이서로서, 질화실리콘막인 절연막 OS1, 및 산화실리콘막인 절연막 OS2만이 형성되어 있다.
도 20은, 본 실시 형태의 도 5에 대응하는 단면도이다. 검토예 2에 있어서도, 본 실시 형태와 마찬가지로, 미소한 오염 물질 또는 손상층의 제거를 목적으로 하여, 저농도의 불산 및 과산화수소수를 포함하는 용액 등을 사용하여, 절연막 OS2의 표면을 세정한다. 이때, 도 20에 도시된 바와 같이, 검토예 2에서는, 절연막 OS3이 형성되어 있지 않으므로, 반도체층 SL의 상면 위의 절연막 OS2뿐만 아니라, 게이트 전극 GE의 측면 위의 절연막 OS2도 후퇴한다.
게이트 전극 GE의 측면 위의 절연막 OS2의 두께가 얇아진다고 함은, 나중의 익스텐션 영역 EX의 형성 위치가, 디바이스 설계 시의 위치보다도 어긋나는 것을 의미한다. 이 때문에, 검토예 2에서는, 절연막 OS2의 두께가 얇아진 만큼을 보충하기 위해서, 절연막 IF1의 두께를 두껍게 할 필요가 있다.
도 21은, 도 20에 이어지는 제조 공정의 단면도이며, 본 실시 형태의 도 8에 대응하는 단면도이다.
상술한 바와 같이, 검토예 2의 절연막 IF1은, 본 실시 형태의 절연막 IF1보다도 두꺼워지도록 형성된다. 그 후, 본 실시 형태와 마찬가지로, 절연막 IF2로 이루어지는 사이드 월 스페이서 SW1을 형성한다.
도 22는, 도 21에 이어지는 제조 공정의 단면도이며, 본 실시 형태의 도 9에 대응하는 단면도이며, 검토예 2의 제1 문제점을 나타내고 있다.
검토예 2에서도, 본 실시 형태와 마찬가지로, 불산을 포함하는 용액을 사용한 습식 에칭에 의해, 사이드 월 스페이서 SW1로부터 노출되어 있는 절연막 IF1 및 절연막 OS2를 제거한다. 이어서, 이방성의 에칭 처리에 의해, 사이드 월 스페이서 SW1로부터 노출되어 있는 절연막 OS1을 제거한다. 그 후, 반도체층 SL의 표면을 청정화시킬 목적으로, 저농도의 불산 및 과산화수소수를 포함하는 용액 등을 사용하여, 노출되어 있는 반도체층 SL의 표면을 세정한다.
검토예 2에서는, 검토예 1과 달리, 질화실리콘막인 절연막 OS1이, 게이트 전극 GE의 측면에 직접 접하고 있다. 이 때문에, 게이트 전극 GE의 측면으로부터 에피택셜층 EP가 형성되는 것을 억제할 수 있는 점에 있어서, 검토예 2는, 검토예 1보다도 우수하다.
그러나, 검토예 2에서는, 상기 습식 에칭 및 상기 세정 공정에 사용되는 용액에 의해, 게이트 전극 GE의 측면 위 및 캡막 CP1의 측면 위에 형성되어 있는 절연막 OS2 및 절연막 IF1은, 본 실시 형태보다도 크게 후퇴한다. 이것은, 절연막 IF1의 두께를 두껍게 하고 있으므로, 반도체층 SL의 상면 위에 형성되어 있는 절연막 IF1의 제거에 요하는 습식 에칭의 시간이 길어지기 때문이다. 또한, 검토예 2에서는, 본 실시 형태의 절연막 OS3이 존재하지 않기 때문에, 산화실리콘막인 절연막 OS2와 절연막 IF1은 서로 직접 접하고 있다. 이 때문에, 상기 용액에 접하는 산화실리콘막의 면적이 크므로, 절연막 OS2 및 절연막 IF1이 후퇴하기 쉽다.
그리고, 절연막 OS2 및 절연막 IF1의 후퇴량이 커지면, 절연막 OS1이 노출되는 면적도 커진다. 절연막 OS1은 불산에 대해서 높은 내성을 갖지만, 약간 에칭되는 경우도 있다. 또한, 노출되는 면적이 커진 절연막 OS1이, 상기 이방성의 에칭 처리에 의해, 에칭될 우려가 증가한다. 도 22에서는, 이러한 상태가 도시되어 있으며, 게이트 전극 GE의 측면 위의 절연막 OS1이 에칭되고, 그 두께가 얇아진 모습이 도시되어 있다. 상황에 따라서는, 절연막 OS1의 일부가 분리되어, 게이트 전극 GE의 측면이 노출되는 경우도 있다.
이에 반하여, 본 실시 형태에서는, 도 9에 도시된 바와 같이, 절연막 OS3이 존재하고 있음으로써, 절연막 OS2가 상기 용액과 접하는 면적을 저감할 수 있다. 즉, 절연막 OS2는, 절연막 OS1과 절연막 OS3의 사이의 좁은 영역에 존재하고 있기 때문에, 상기 용액은, 이 좁은 영역에 침투하기 어렵다. 이 때문에, 절연막 OS2의 후퇴량을 억제할 수 있다.
그리고, 절연막 OS2의 후퇴량이 적기 때문에, 절연막 OS1이 노출되는 면적도 적어진다. 이 때문에, 절연막 OS1이, 상기 이방성의 에칭 처리에 의해, 에칭될 우려를 억제할 수 있다. 그 결과, 게이트 전극 GE의 측면이 노출될 우려를 억제할 수 있다.
도 23은, 도 22에 이어지는 제조 공정의 단면도이며, 본 실시 형태의 도 12에 대응하는 단면도이며, 검토예 2의 제2 문제점을 나타내고 있다.
검토예 2에서도, 본 실시 형태와 마찬가지로, 에피택셜층 EP의 형성 공정 및 사이드 월 스페이서 SW1의 제거 공정 후에, 익스텐션 영역 EX를 형성하기 위한 이온 주입이 행해진다.
여기서, 검토예 2에서는, 오프셋 스페이서의 두께를 보충할 목적으로, 절연막 IF1의 두께를 두껍게 하고 있기 때문에, 익스텐션 영역 EX가 형성되는 반도체층 SL의 상면 위에 있어서, 절연막 OS1, 절연막 OS2 및 절연막 IF1의 두께의 합계가, 본 실시 형태보다도 크게 되어 있다. 이 때문에, 이들 절연막 두께의 합계는, 이온이 통과할 수 없는 두께, 또는 이온이 통과하는 것이 곤란한 두께로 되어 있을 우려가 있다. 도 23에서는, 이온이 각 절연막을 통과할 수 없어, 반도체층 SL 내에 익스텐션 영역 EX가 형성되지 않은 경우를 나타내고 있다.
이에 반하여, 본 실시 형태에서는, 절연막 IF1은 사이드 월 스페이서 SW1의 가공 시 및 제거 시의 에칭 스토퍼막으로서 기능하면 되며, 절연막 IF1의 두께를 필요 이상으로 두껍게 할 필요는 없다. 더욱 상세히 설명하면, 절연막 IF1을 형성하지 않아도 되는 경우도 있다. 바꿔 말하면, 본 실시 형태에서는, 게이트 전극 GE의 측면 위에 있어서, 절연막 OS1 내지 OS3의 각각의 두께를 고정밀도로 유지할 수 있기 때문에, 절연막 IF1의 두께를 필요 이상으로 두껍게 할 필요는 없다. 또한, 절연막 OS3은 스페이서 형상으로 가공되어 있으므로, 절연막 OS3은, 이온 주입 시에 있어서의 반도체층 SL의 상면 위의 각 절연막의 두께에는 관여하지 않는다.
이와 같이, 본 실시 형태에서는, 반도체층 SL의 상면 위에 있어서, 각 절연막의 두께의 합계를, 가능한 한 작게 할 수 있으므로, 이온이 반도체층 SL에 도달할 수 없거나, 또는 이온이 반도체층 SL에 도달되기 어려운 등의 문제가 발생할 우려를 억제할 수 있다.
이상과 같이, 본 실시 형태에 개시한 기술을 이용함으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 3층의 오프셋 스페이서로서, 절연막 OS1 내지 OS3으로 이루어지는 적층막을 예시하였지만, 4층째의 산화실리콘막 및 5층째의 질화실리콘막 등을 더 형성함으로써, 3층 이상의 적층막을 포함하는 오프셋 스페이서를 형성해도 된다.
(변형예)
이하에, 도 17 및 도 18을 이용하여, 변형예의 반도체 장치와 그 제조 방법을 설명한다. 또한, 이하의 설명에서는, 변형예와, 실시 형태의 상이점을 주로 설명한다.
도 17은, 변형예의 반도체 장치의 제조 공정 중의 단면도를 도시하고 있으며, 실시 형태의 도 1에 대응하는 단면도이다. 도 18은, 도 17에 이어지는 제조 공정 중의 단면도를 도시하고 있으며, 실시 형태의 도 9에 대응하는 단면도이다.
도 17에 도시된 바와 같이, 변형예의 캡막 CP2는, 실시 형태의 캡막 CP1과 비교하여, 두껍게 형성되어 있으며, 캡막 CP2의 두께는, 예를 들어 50 내지 70㎚이다. 또한, 캡막 CP2는, 캡막 CP1과 마찬가지로, 게이트 전극 GE 위에, 예를 들어 CVD법에 의해 형성되고, 예를 들어 질화실리콘으로 이루어진다.
이 때문에, 도 18에 도시된 바와 같이, 실시 형태와 비교해서 캡막 CP2의 두께가 두꺼워졌기 때문에, 게이트 전극 GE의 측면 위 및 캡막 CP2의 측면 위에 형성되는 절연막 OS1 내지 OS3의 높이가, 각각 높게 되어 있다.
즉, 도 18에서도 실시 형태의 도 9와 마찬가지로, 불산을 포함하는 용액을 사용한 습식 에칭, 및 이방성의 에칭 처리가 행해지지만, 게이트 전극 GE의 측면에 접하고 있는 절연막 OS1의 높이가 높기 때문에, 절연막 OS1이 후퇴해도 게이트 전극 GE의 측면이 노출되기 어렵다.
또한, 절연막 OS1을 통해 게이트 전극 GE의 측면 위에 형성되어 있는 절연막 OS2의 높이도 높다. 이 때문에, 절연막 OS2가 후퇴하고, 절연막 OS2의 상단의 위치가, 절연막 OS1의 상단의 위치보다 낮아졌다고 해도, 절연막 OS2의 상단의 위치를, 게이트 전극 GE의 상면보다도 높은 위치에 머물게 할 수 있다. 단, 예를 들어 에칭 처리의 시간이 긴 경우에는, 절연막 OS2의 상단의 위치가, 게이트 전극 GE의 상면보다도 낮아지는 경우도 있다. 이 때문에, 가령, 절연막 OS2가 후퇴한 것에 의해 노출되는 절연막 OS1이, 또한 상기 이방성의 에칭 처리에 노출되고, 제거되었다고 해도, 캡막 CP2의 측면은 노출되지만, 게이트 전극 GE의 측면은 노출되지 않는다.
따라서, 변형예에서는, 실시 형태보다도, 다음 공정에 있어서, 게이트 전극 GE의 측면으로부터 에피택셜층 EP가 형성되는 문제를, 보다 억제할 수 있다.
또한, 변형예의 도 18의 공정 시에 있어서, 절연막 OS1의 상단의 위치가, 게이트 전극 GE의 상면의 위치보다 높아지는 것이면, 절연막 OS1 및 절연막 OS3을 산화실리콘막으로 형성하고, 절연막 OS2를 질화실리콘막으로 형성해도 된다.
이상, 본원 발명자에 의해 이루어진 발명을, 상기 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.
예를 들어, 상기 실시 형태에서는, MISFET1Q를 n형의 MISFET로서 설명하였지만, MISFET1Q는, p형의 MISFET여도 된다. 즉, 게이트 전극 GE, 익스텐션 영역 EX 및 확산 영역 ND의 각각에 포함되는 불순물의 도전형을 p형으로 하고, 또한, 웰 영역 PW에 포함되는 불순물의 도전형을 n형으로 해도 된다.
또한, 상기 실시 형태에 개시한 기술은, SOI 기판에 MISFET1Q를 형성하는 경우에 특히 유효하지만, 벌크 기판(반도체 기판 SB)에 MISFET를 형성하는 경우에도 적용할 수 있다.
또한, 상기 실시 형태에 있어서, 에피택셜층 EP가 실리콘층인 경우를 예시하였지만, 상기 실시 형태에 개시한 기술은, 에피택셜층 EP가, 예를 들어 실리콘 게르마늄층 또는 게르마늄층과 같이, 실리콘층과는 다른 반도체층이어도 적용할 수 있다.
그 밖에, 상기 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
[부기 1]
(a) 제1 반도체층 위에, 게이트 전극, 및 상기 게이트 전극 위에 마련된 캡막을 형성하는 공정,
(b) 상기 제1 반도체층 위, 상기 게이트 전극의 측면 위 및 상기 캡막의 측면 위에, 질화실리콘으로 이루어지는 제1 절연막을 형성하는 공정,
(c) 상기 제1 절연막을 통해 상기 게이트 전극의 측면 위에, 상기 제1 절연막과 상이한 재료로 이루어지는 제2 절연막을 형성하는 공정,
(d) 상기 제1 절연막 및 상기 제2 절연막을 통해 상기 게이트 전극의 측면 위에, 상기 제2 절연막과 상이한 재료로 이루어지고, 또한, 스페이서 형상의 제3 절연막을 형성하는 공정,
(e) 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막을 통해 상기 게이트 전극의 측면 위와, 상기 제1 절연막을 통해 상기 제1 반도체층 위에, 상기 제1 절연막과 상이한 재료로 이루어지는 제4 절연막을 형성하는 공정,
(f) 상기 제1 절연막, 상기 제2 절연막, 상기 제3 절연막 및 상기 제4 절연막을 통해 상기 게이트 전극의 측면 위와, 상기 제1 절연막 및 상기 제4 절연막을 통해 상기 제1 반도체층 위에, 상기 제2 절연막과 상이한 재료로 이루어지는 제5 절연막을 형성하는 공정,
(g) 상기 제5 절연막을 가공하여 제1 사이드 월 스페이서를 형성하는 공정,
(h) 상기 제1 사이드 월 스페이서로부터 노출되고, 또한, 상기 제1 반도체층 위에 형성되어 있는 상기 제4 절연막 및 상기 제1 절연막을 순차 제거함으로써, 상기 제1 반도체층을 노출시키는 공정,
(i) 상기 (h) 공정 후, 상기 게이트 전극의 측면 및 상기 캡막의 측면이 상기 제1 절연막으로 덮여 있는 상태에 있어서, 에피택셜 성장법에 의해, 상기 제1 반도체층 위에, 제2 반도체층을 형성하는 공정
을 갖는 반도체 장치의 제조 방법.
[부기 2]
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제1 절연막은, 상기 게이트 전극의 측면에 직접 접하고 있는, 반도체 장치의 제조 방법.
[부기 3]
부기 2에 기재된 반도체 장치의 제조 방법에 있어서,
(j) 상기 (i) 공정 후, 상기 제1 사이드 월 스페이서를 제거하는 공정,
(k) 상기 (j) 공정 후, 상기 게이트 전극의 측면 위에 형성되어 있는 상기 제1 절연막, 상기 제2 절연막, 상기 제3 절연막 및 상기 제4 절연막을 마스크로 하여 이온 주입을 행함으로써, 상기 제1 반도체층 내 및 상기 제2 반도체층 내에, 제1 불순물 영역을 형성하는 공정
을 더 갖는 반도체 장치의 제조 방법.
[부기 4]
이하의 공정을 갖는 반도체 장치의 제조 방법:
(a) 실리콘으로 이루어지는 제1 반도체층, 실리콘으로 이루어지고, 또한, 상기 제1 반도체층 위에 게이트 절연막을 통해 형성된 게이트 전극, 및 질화실리콘으로 이루어지고, 또한, 상기 게이트 전극 위에 형성된 캡막을 갖는 기판을 준비하는 공정;
(b) 상기 게이트 전극의 측면을 덮도록, 상기 제1 반도체층 위에, 질화실리콘으로 이루어지는 제1 절연막을 형성하는 공정;
(c) 상기 제1 절연막 위에, 산화실리콘으로 이루어지는 제2 절연막을 형성하는 공정;
(d) 상기 제2 절연막 위에, 질화실리콘으로 이루어지는 제1 사이드 월을 형성하는 공정;
(e) 상기 제1 사이드 월로 덮여 있지 않은 상기 제2 절연막을, 불산을 포함하는 용액을 사용한 습식 에칭에 의해 제거하고, 상기 제1 반도체층의 일부를 노출시키는 공정;
(f) 상기 (e) 공정의 후, 상기 제1 사이드 월로부터 노출된 상기 제1 반도체층의 상기 일부 위에, 에피택셜 성장법에 의해, 에피택셜층을 형성하는 공정.
[부기 5]
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
(f) 상기 (d) 공정과 상기 (e) 공정의 사이에 있어서, 상기 제2 절연막 위에, 질화실리콘으로 이루어지는 제3 절연막을 형성하는 공정,
(g) 상기 제3 절연막을 스페이서 형상으로 가공하는 공정
을 더 갖는 반도체 장치의 제조 방법.
[부기 6]
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (e) 공정은, 상기 게이트 전극의 측면 전체가, 상기 제1 절연막에 의해 덮여 있는 상태에서 행해지는, 반도체 장치의 제조 방법.
1Q: MISFET
BX: 절연층
CP1, CP2: 캡막
DNW: 웰 영역
EP: 에피택셜층
EX: 익스텐션 영역
GE: 게이트 전극
GF: 게이트 절연막
IF1 내지 IF4: 절연막
IL1: 층간 절연막
ND: 확산 영역
OS1 내지 OS5: 오프셋 스페이서
PG: 플러그
PW: 웰 영역
SB: 반도체 기판
SI: 실리사이드층
SL: 반도체층
SW1, SW2: 사이드 월 스페이서

Claims (3)

  1. 반도체 장치로서,
    제1 반도체층의 상면 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성되고, 제2 반도체층을 갖는 게이트 전극;
    상기 제1 반도체층의 상면 위 및 상기 게이트 전극의 측면 위에 형성된 오프셋 스페이서 - 상기 오프셋 스페이서는 i) 상기 제1 반도체층의 상면 위 및 상기 게이트 전극의 측면 위에, 상기 제1 반도체층의 상면 및 상기 게이트 전극의 측면 각각과 직접 접하도록 형성된 제1 절연막, ii) 상기 제1 절연막 위에 형성된 제2 절연막, 및 iii) 상기 제2 절연막 위에 형성된 제3 절연막을 포함하는 적층막으로 구성되고, 상기 제1 절연막은 i) 상기 제1 반도체층의 상면을 따라 연장되는 제1 부분 및 ii) 상기 게이트 전극의 측면을 따라 연장되는 제2 부분을 포함하고, 상기 제2 절연막은 i) 상기 제1 반도체층의 상면을 따라 연장되는 제1 부분 및 ii) 상기 게이트 전극의 측면을 따라 연장되는 제2 부분을 포함함 -;
    상기 오프셋 스페이서로부터 노출된 상기 제1 반도체층의 상면 위에 형성된 제3 반도체층;
    상기 오프셋 스페이서의 상기 제1 절연막의 상기 제1 부분 및 상기 제2 절연막의 상기 제1 부분을 통해 상기 제1 반도체층의 상기 상면 위에 그리고 상기 오프셋 스페이서의 상기 제1 절연막의 상기 제2 부분, 상기 제2 절연막의 상기 제2 부분, 및 상기 제3 절연막을 통해 상기 게이트 전극의 상기 측면 위에 형성된 측벽 스페이서 - 상기 제1 반도체층의 상기 상면에 수직인 방향인 상기 제1 반도체층의 두께 방향에서, 상기 오프셋 스페이서의 상기 제1 절연막의 상기 제1 부분 및 상기 제2 절연막의 상기 제1 부분은 i) 상기 제1 반도체층의 상기 상면과, ii) 상기 제1 반도체층의 상기 상면과 평행하게 연장되는 상기 측벽 스페이서의 표면 사이에 개재됨 -;
    상기 오프셋 스페이서 및 상기 측벽 스페이서 각각의 아래에 형성된 제1 불순물 영역; 및
    상기 측벽 스페이서로부터 노출된, 상기 제1 반도체층 및 상기 제3 반도체층 각각에 형성된 제2 불순물 영역을 포함하고,
    상기 제1 절연막 및 상기 제3 절연막 각각은 질화실리콘으로 이루어지고,
    상기 제2 절연막은 산화실리콘으로 이루어지고,
    상기 제2 절연막의 상기 제1 부분의 두께는 상기 절연막의 상기 제2 부분의 두께 미만인, 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 반도체층에 형성된 실리사이드층을 추가로 포함하고, 상기 측벽 스페이서는,
    상기 오프셋 스페이서를 통해 상기 게이트 전극의 측면 위에 형성된 제1 산화실리콘막; 및
    상기 제2 산화실리콘막 위에 형성된 제2 질화실리콘막을 포함하고,
    상기 실리사이드층은 상기 제3 질화실리콘막으로부터 노출된 영역인 상기 제3 반도체층의 표면의 영역에 형성되는, 반도체 장치.
  3. 제1항에 있어서, 상기 제1 반도체층은 반도체 기판 위에 형성된 절연층 위에 형성되는, 반도체 장치.
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