TW201707134A - 半導體裝置及其製造方法 - Google Patents

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尾田秀一
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Abstract

本發明的課題是在於謀求半導體裝置的性能提升。 其解決手段是元件分離部(STI)具有從(SOI)基板突出，且與堆疊層(PUL)接觸的突出部(PJU)。而且，以(SOI)基板的矽層(SIL)的表面作為基準，構成突出部(PJU)的上面的高度是堆疊層(PUL)的上面的高度以下，且堆疊層(PUL)的上面的高度的1/2以上。

Description

半導體裝置及其製造方法
本發明是有關半導體裝置及其製造技術，例如有關被稱為FD-SOI(Fully-Depleted Silicon on Insulator：完全空乏型SOI)的構造，更具體而言，在構成要素中包含在被稱為SOTB(Silicon on thin buried oxide)的構造的基板上所形成的堆疊層之場效電晶體及適用於該製造技術的有效技術。
在日本特開2014-236097號公報(專利文獻1)及美國申請公開2012/0252174號說明書(專利文獻2)中記載SOI基板的表面與元件分離領域的表面為一致，且在SOI基板上形成有構成場效電晶體的源極領域的一部分或汲極領域的一部分的堆疊層之構造的半導體裝置。
在美國申請公開2015/0011070號說明書(專利文獻3)中記載在半導體基板上形成有比元件分離領域的表面更突出的堆疊層之構造的半導體裝置。
在美國申請公開2014/0054699號說明書(專利文獻4)中記載在SOI基板的表面形成有堆疊層，且元件分離領域的表面會比SOI基板的矽層的表面更稍微高之構造的半導體裝置。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2014-236097號公報
[專利文獻2]美國申請公開2012/0252174號說明書
[專利文獻3]美國申請公開2015/0011070號說明書
[專利文獻4]美國申請公開2014/0054699號說明書
為了實現半導體裝置的高集成化，場效電晶體是根據微縮準則(Scaling Rule)而被微細化。可是在被微細化的場效電晶體中，因為明顯存在短通道效應或臨界值電壓的偏差，所以招致半導體裝置的性能降低。有關此點，被形成於SOI基板的場效電晶體相較於被形成於半導體基板(塊狀基板)的場效電晶體，短通道效應或臨界值電壓的偏差不明顯存在，因此半導體裝置的性能佳。由此情形，例如在電路線寬為20nm程度的世代以後的半導體裝置中，可想像在SOI基板上形成場效電晶體的技術成 為必要。
特別是若採用完全空乏型電晶體，作為形成於SOI基板上的場效電晶體，則由抑制短通道效應的觀點，完全空乏型電晶體非常佳，且因為在通道領域不導入雜質，所以起因於雜質的偏差之臨界值電壓的偏差也可充分地抑制。因此，藉由採用完全空乏型電晶體，可提供良好的性能的半導體裝置。
可是在完全空乏型電晶體中，因為需要使矽層完全空乏化，所以需要使SOI基板的矽層的厚度形成非常薄。此情形是意味被形成於矽層的源極領域及汲極領域的電阻值會變高，因此恐有招致電流量減少的性能降低之虞。
於是，檢討在SOI基板上例如使用選擇磊晶成長法來形成堆疊層。因為藉由使用此堆疊層作為源極領域的一部分或汲極領域的一部分，可藉由源極領域及汲極領域的厚膜化來謀求低電阻化。
但，根據本發明者的檢討新發現在選擇磊晶成長法中，在元件分離部與活性領域的境界領域，磊晶成長被抑制的結果，越接近元件分離領域，堆疊層的膜厚越薄，成為所謂的「面(facet)構造」。此「面構造」是在離子注入工程中，在膜厚薄的部分，導電型雜質被注入至SOI基板的埋入絕緣層或基板層的結果，由半導體裝置的性能提升或可靠度提升的觀點，本發明者新發現存在改善的餘地。亦即，根據本發明者的檢討，由半導體裝置的性 能提升或可靠度提升的觀點，期望針對堆疊層的形狀下工夫。
其他的課題及新穎的特徵是由本說明書的記述及附圖可明確得知。
在一實施形態中，元件分離部是具有從SOI基板突出且與堆疊層接觸的突出部。而且，構成以SOI基板的矽層的表面作為基準，突出部的上面的高度為堆疊層的上面的高度以下，且為堆疊層的上面的高度的1/2以上。
並且，元件分離部是具有以矽層的表面作為基準突出的突出部。而且，在突出部的端部是形成有對於上方向且朝元件分離部的中心的方向連續性地傾斜的傾斜面，堆疊層是沿著傾斜面而形成。
若根據一實施形態，則可謀求半導體裝置的性能提升。並且，可謀求半導體裝置的可靠度提升。
1S‧‧‧支撐基板
AR‧‧‧電晶體形成領域
BOX‧‧‧埋入絕緣層
BR‧‧‧給電領域
CIL‧‧‧接觸層間絕緣膜
CNT‧‧‧接觸孔
EX‧‧‧延長領域
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
IL‧‧‧層間絕緣膜
L1‧‧‧配線
NR1‧‧‧n型半導體領域
NR2‧‧‧n型半導體領域
OXF‧‧‧氧化矽膜
PJU‧‧‧突出部
PLG‧‧‧柱塞
PR1‧‧‧p型半導體領域
PR2‧‧‧p型半導體領域
PUL‧‧‧堆疊層
Q1‧‧‧n通道型場效電晶體
SF‧‧‧金屬矽化物膜
SIL‧‧‧矽層
SNF‧‧‧氮化矽膜
STI‧‧‧元件分離部
SW1‧‧‧側壁間隔件
SW2‧‧‧側壁間隔件
圖1是說明關聯技術中所存在的改善的餘地的模式性的剖面圖。
圖2是表示實施形態的半導體裝置的裝置構造的剖面圖。
圖3是擴大顯示元件分離部與活性領域的境界領域附近的領域的模式性的剖面圖。
圖4是擴大顯示在變化例1中，元件分離部與活性領域的境界領域附近的領域的模式性的剖面圖。
圖5是擴大顯示在變化例2中，元件分離部與活性領域的境界領域附近的領域的模式性的剖面圖。
圖6是表示實施形態的半導體裝置的製造工程的剖面圖。
圖7是表示接續於圖6的半導體裝置的製造工程的剖面圖。
圖8是表示接續於圖7的半導體裝置的製造工程的剖面圖。
圖9是表示接續於圖8的半導體裝置的製造工程的剖面圖。
圖10是表示接續於圖9的半導體裝置的製造工程的剖面圖。
圖11是表示接續於圖10的半導體裝置的製造工程的剖面圖。
圖12是表示接續於圖11的半導體裝置的製造工程的剖面圖。
圖13是表示接續於圖12的半導體裝置的製造工程的剖面圖。
圖14是表示接續於圖13的半導體裝置的製造工程的剖面圖。
圖15是表示接續於圖14的半導體裝置的製造工程的剖面圖。
圖16是表示接續於圖15的半導體裝置的製造工程的剖面圖。
圖17是表示接續於圖16的半導體裝置的製造工程的剖面圖。
圖18是表示接續於圖17的半導體裝置的製造工程的剖面圖。
圖19是表示接續於圖18的半導體裝置的製造工程的剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細、補足說明等的關係。
並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必 須時等以外，當然不一定是必須者。
同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍也同樣。
並且，在用以說明實施形態的全圖中，對於同一構件原則上是附上同一符號，其重複的說明是省略。另外，為了容易了解圖面，也有時即使為平面圖也附上剖面線的情況。
<改善的檢討>
在本說明書所謂的「關聯技術」是具有發明者新發現的課題之技術，不是周知的以往技術，為意圖記載新穎的技術思想的前提技術(未公認技術)之技術。
圖1是說明關聯技術中所存在的改善的餘地的模式性的剖面圖。在圖1所示的關聯技術中，在以元件分離部STI所區劃的支撐基板(基板層)內的活性領域中形成有p型阱PWL，在此p型阱PWL上形成有例如由具有2nm~10nm程度的膜厚的氧化矽膜所成的埋入絕緣層BOX。而且，在埋入絕緣層BOX上形成有具有10~15nm程度的膜厚之薄的矽層SIL，在此矽層SIL上形成有具有40nm程度以下的膜厚的堆疊層PUL。此堆疊層PUL是例如藉由使用選擇磊晶成長法來形成，但若根據本發明者的檢討，則在選擇磊晶成長法中，在元件分離部STI與活性 領域的境界領域，磊晶成長有被抑制的傾向，此結果，越接近元件分離部STI，堆疊層PUL的膜厚越薄，容易形成所謂的「面構造」。
如此，當堆疊層PUL的形狀成為「面構造」時，存在以下說明的改善的餘地。亦即，在關聯技術中，為了形成源極領域或汲極領域，在堆疊層PUL及被形成於堆疊層PUL的下層的矽層SIL中導入n型雜質(donor)DNR。此n型雜質DNR的導入是例如以離子注入法來實施。此時，在離子注入法的n型雜質DNR的注入能量是被設定成可在堆疊層PUL及矽層SIL中導入n型雜質DNR。可是如圖1所示般，在關聯技術中，由於堆疊層PUL的形狀成為「面構造」，因此在堆疊層PUL的膜厚變薄的部分是n型雜質DNR會穿過矽層SIL，而注入至被形成於矽層SIL的下層的埋入絕緣層BOX或被形成於埋入絕緣層BOX的下層的p型阱PWL。
此情況，首先，堆疊層PUL的膜厚變薄的部分的雜質濃度會與堆疊層PUL的膜厚均一的部分的雜質濃度不同，因此源極領域或汲極領域的電阻值會不均一，場效電晶體的特性偏差容易變大。又，如圖1所示般，由於n型雜質DNR會被注入至埋入絕緣層BOX，因此藉由此時的注入能量，埋入絕緣膜BOX容易受到損傷。此結果，埋入絕緣層BOX的可靠度容易降低。而且，如圖1所示般，若n型雜質DNR被注入至p型阱PWL內，則被注入n型雜質DNR的領域會從p型半導體領域變化成n 型半導體領域，在p型阱PWL內形成非意圖的pn接合。一旦如此在p型阱PWL內形成pn接合，則會擔心發生起因於pn接合的洩漏電流，因此恐增高半導體裝置的電性特性降低之虞。
由以上的情形可知，在關聯技術中，起因於堆疊層PUL的形狀形成「面構造」，由半導體裝置的可靠度提升及性能提升的觀點，存在改善的餘地。亦即，若根據本發明者的檢討，則由半導體裝置的可靠度提升及性能提升的觀點，最好對於堆疊層PUL的形狀下工夫。於是，在本實施形態中，由半導體裝置的可靠度提升及性能提升的觀點，對於堆疊層PUL的構造下工夫。以下是針對下此工夫的本實施形態的技術思想進行說明。
<實施形態的半導體裝置的構造>
圖2是表示本實施形態的半導體裝置的裝置構造的剖面圖。本實施形態的半導體裝置是例如包含n通道型場效電晶體及p通道型場效電晶體，特別是在圖2中圖示形成有n通道型場效電晶體Q1的電晶體形成領域AR、及對p型阱PWL進行給電的給電領域BR。
首先，在圖2中，說明有關形成於電晶體形成領域AR的裝置構造。如圖2所示般，在由支撐基板(基板層)1S、埋入絕緣層BOX及矽層SIL所成的SOI基板是形成有p型阱PWL。此p型阱PWL是例如被導入硼(B)等的p型雜質(acceptor)的p型半導體領域、p 型阱PWL的雜質濃度是例如5×1017cm-3~5×1018cm-3程度。
而且，在SOI基板是形成有元件分離部STI，在以此元件分離部STI所區劃的活性領域中形成有n通道型場效電晶體Q1。具體而言，元件分離部STI是由：貫通SOI基板的矽層SIL和埋入絕緣層BOX而到達支撐基板1S的溝、及被埋入此溝的絕緣膜(例如氧化矽膜)所形成。而且，從以此元件分離部STI所區劃的SOI基板的矽層SIL內到矽層SIL上形成有n通道型場效電晶體Q1。
此n通道型場效電晶體Q1是具有：形成於SOI基板的矽層SIL內的通道領域、及形成於此通道領域上的閘極絕緣膜GOX、及形成於閘極絕緣膜GOX上的閘極電極GE、及形成於閘極電極GE的兩側的側壁例如由氮化矽膜所成的側壁間隔件SW2。而且，n通道型場效電晶體Q1是以夾著矽層SIL內的通道領域之方式，在矽層SIL內形成有n型半導體領域之一對的延長領域EX。此一對的延長領域EX是分別整合於閘極電極GE而形成。而且，在延長領域EX的外側的矽層SIL內是形成有比延長領域EX更雜質濃度高的n型半導體領域NR2。此n型半導體領域NR2是整合於側壁間隔件SW2而形成。在此，被形成於SOI基板的矽層SIL內的n型半導體領域NR2上是形成有例如以選擇磊晶成長法所形成的堆疊層PUL，在此堆疊層PUL內也形成有n型半導體領域NR2。 亦即，n型半導體領域NR2是從SOI基板的矽層SIL內到矽層SIL上所形成的堆疊層PUL形成。
閘極絕緣膜GOX是例如由氧化矽膜或氧氮化矽膜所形成。但，閘極絕緣膜GOX是不限於此，亦可由比氮化矽膜更高介電常數的高介電常數膜所形成。具體而言，高介電常數膜是例如可舉氧化鉿膜(HfO2)、氧化鋯膜(ZrO2)、氧化鋁膜(Al2O3)、氧化鉭膜(Ta2O5)、氧化鑭膜(La2O3)等的金屬氧化物膜。而且，閘極絕緣膜GOX亦可使用氧化矽膜與高介電常數膜的層疊膜、或氧氮化矽膜與高介電常數膜的層疊膜。
閘極電極GE是例如由被導入導電型雜質而低電阻化的多晶矽膜所形成。但，閘極電極GE是不限於此，例如亦可使用氮化鈦膜(TiN)、氮化鉭膜(TaN)、氮化鎢膜(WN)、碳化鈦膜(TiC)、碳化鉭膜(TaC)、碳化鎢膜(WC)、氮化碳化鉭膜(TaCN)等的金屬膜。另外，閘極電極GE亦可採用該等的金屬膜與多晶矽膜的層疊構造之MIPS(Metal Inserted Poly-silicon Stack)構造。
延長領域EX是例如被導入n型雜質的磷(P)或砷(As)之n型半導體領域，延長領域EX的雜質濃度是例如2×1019cm-3程度以上，特別是最好為1×1020cm-3程度以上。另一方面，n型半導體領域NR2也是例如被導入n型雜質的磷(P)或砷(As)之半導體領域，n型半導體領域NR2的雜質濃度是比延長領域EX的 雜質濃度更高，例如5×1020cm-3程度以上。
本實施形態是藉由一方(左側)的延長領域EX及一方(左側)的n型半導體領域NR2來形成n通道型場效電晶體Q1的源極領域。同樣，藉由另一方(右側)的延長領域EX及另一方(右側)的n型半導體領域NR2來形成n通道型場效電晶體Q1的汲極領域。藉此，若根據本實施形態的n通道型場效電晶體，則可形成LDD(Lightly Doped Drain)構造的源極領域及汲極領域。特別是在本實施形態中，堆疊層PUL也作為源極領域或汲極領域的機能，因此可謀求源極領域及汲極領域的厚膜化，藉此可謀求源極領域及汲極領域的低電阻化。
接著，如圖2所示般，在閘極電極GE的表面是形成有金屬矽化物膜SF。同樣，在堆疊層PUL的表面也形成有金屬矽化物膜SF。金屬矽化物膜SF是例如由鈷矽化物膜或鎳矽化物膜所成，藉由SALICIDE技術(Self Aligned Silicide)來形成。因此，閘極電極GE是由多晶矽膜PF與金屬矽化物膜SF的層疊膜所形成，源極領域及汲極領域各自可由延長領域EX、n型半導體領域NR2及金屬矽化物膜SF所形成。藉此，可謀求閘極電極GE的低電阻化，且可謀求源極領域及汲極領域的低電阻化。
其次，如圖2所示般，以能夠覆蓋形成於SOI基板上的n通道型場效電晶體Q1之方式形成有接觸層間絕緣膜CIL。此接觸層間絕緣膜CIL是由氧化矽膜的單體膜所形成，或由氮化矽膜及膜厚比氮化矽膜更厚的氧化矽 膜的層疊膜所形成，接觸層間絕緣膜CIL的上面是被平坦化。而且，以能夠貫通接觸層間絕緣膜CIL的方式形成接觸孔CNT，且在接觸孔CNT內是形成有導電性的柱塞PLG。此柱塞PLG是例如經由金屬矽化物膜SF來與構成源極領域或汲極領域的一部分之堆疊層PUL電性連接。
在埋入柱塞PLG的接觸層間絕緣膜CIL上是例如形成有由比氧化矽膜或氧化矽膜更低介電常數的低介電常數膜所成的層間絕緣膜IL。而且，在此層間絕緣膜IL中形成有配線溝，在此配線溝的內部形成有配線L1。此配線L1是與被埋入至接觸層間絕緣膜CIL的柱塞PLG電性連接。因此，n通道型場效電晶體Q1與配線L1是經由柱塞PLG來電性連接。例如，配線L1是假想藉由鑲嵌技術所形成之由銅膜(Cu)所成的銅配線，但配線L1並非限於此，亦可使用由利用圖案化技術形成的鋁膜(A1)所成的鋁配線。如以上般，在電晶體形成領域AR形成有包含n通道型場效電晶體Q1的裝置構造。
由於本實施形態的n通道型場效電晶體Q1是被形成於SOI基板上，因此可取得能夠降低被形成於SOI基板的支撐基板1S的p型阱PWL與n通道型場效電晶體Q1的源極領域或汲極領域之間的接合電容的優點。亦即，SOI基板是在形成有p型阱PWL的支撐基板1S與形成有n通道型場效電晶體Q1的源極領域及汲極領域的一部分的矽層SIL之間形成有埋入絕緣層BOX，因此可降低p型阱PWL與源極領域或汲極領域之間的接合電容。
而且，本實施形態的n通道型場效電晶體Q1是例如由完全空乏型電晶體所構成。此完全空乏型電晶體是在ON動作時需要使通道領域完全空乏化，因此完全空乏型電晶體是在通道領域中未被導入導電型雜質。此情況意味可抑制起因於被導入至通道領域的導電型雜質的雜質濃度的偏差之臨界值電壓的變動。亦即，完全空乏型電晶體是在通道領域中未導入導電型雜質，因此可排除起因於導電型雜質的雜質濃度的偏差之臨界值電壓的不均一性，藉此具有可提升臨界值電壓的安定性之優點。而且，若根據完全空乏型電晶體，則具有對於短通道特性亦佳的優點。
接著，在圖2中，說明有關被形成於給電領域BR的構造。如圖2所示般，在給電領域BR中，在以元件分離部STI所區劃的支撐基板1S內形成有p型阱PWL。而且，如圖2所示般，在給電領域BR中，SOI基板的埋入絕緣層BOX及矽層SIL會被除去，以能夠被內包於p型阱PWL的方式，在支撐基板1S的表面領域形成有p型半導體領域PR2。在此p型半導體領域PR2的表面是形成有金屬矽化物膜SF。而且，以能夠覆蓋金屬矽化物膜SF的方式形成有接觸層間絕緣膜CIL。然後，以能夠貫通接觸層間絕緣膜CIL的方式形成有接觸孔CNT，在接觸孔CNT內形成有導電性的柱塞PLG。此柱塞PLG是例如經由金屬矽化物膜SF來與被形成於支撐基板1S內的p型阱PWL電性連接。
在埋入有柱塞PLG的接觸層間絕緣膜CIL上是形成有層間絕緣膜IL。然後，在此層間絕緣膜IL中形成有配線溝，在此配線溝的內部形成有配線L1。此配線L1是與被埋入接觸層間絕緣膜CIL的柱塞PLG電性連接。因此，在給電領域BR中，p型阱PWL與配線L1是經由柱塞PLG來電性連接。例如，配線L1是藉由鑲嵌技術所形成之由銅膜(Cu)所形成的銅配線。如以上般，在給電領域BR中形成有往p型阱PWL的給電構造。另外，p型阱PWL是亦可經由柱塞PLG及配線L1來與例如施加基板偏壓的電壓產生電路電性連接。此情況，可對p型阱PWL施加基板偏壓，藉此可擴大被形成於電晶體形成領域AR的n通道型場效電晶體的臨界值電壓的可變範圍。
<實施形態的特徵>
其次，說明有關本實施形態的特徵點。本實施形態的特徵點是例如圖2所示般，在元件分離部STI中具有從與SOI基板的上面(矽層SIL的表面)大致同一高度突出的突出部PJU的點。亦即，本實施形態的特徵點是從SOI基板突出，且與堆疊層PUL接觸的突出部PJU會被形成於元件分離部STI的點。
藉此，如圖2所示般，被形成於活性領域的堆疊層PUL是在活性領域的端部與元件分離部STI的境界領域附近也可確保堆疊層PUL的膜厚。亦即，若根據 本實施形態的特徵點，則從接觸於側壁間隔件SW2的側壁的部分到與元件分離部STI的突出部PJU接觸的部分，可使堆疊層PUL的膜厚大致均一化。換言之，若根據本實施形態的特徵點，則在活性領域的端部與元件分離部STI的境界領域附近，可抑制堆疊層PUL成為「面構造」。
在此，本實施形態的基本思想是例如圖1所示般，藉由選擇磊晶成長法，在平坦的矽層SIL上形成堆疊層PUL時，由矽的成長容易的方位的關係或成長能量的大小的關係，在活性領域的端部與元件分離部STI的境界領域附近，堆疊層PUL的構造成為「面構造」。可是，如圖2所示般，存在側壁間隔件SW2的另一方的端部是以能夠和側壁間隔件SW2接觸的方式形成有堆疊層PUL。本發明者是著眼於此點。亦即，例如一旦存在像側壁間隔件SW2那樣的壁部，則此壁部成為起點，堆疊層PUL成長。亦即，如看圖2的側壁間隔件SW2的側壁附近可知，若存在成為磊晶成長的起點的壁部，則「面構造」的形成會被抑制。因此，在活性領域的端部與元件分離部STI的境界領域附近也是若存在成為選擇磊晶成長的起點的壁部，則以此壁部作為起點，矽的磊晶成長進展，可想像「面構造」的形成會被抑制。在此點有本實施形態的基本思想。具體而言，本實施形態的基本思想是在平坦的活性領域的端部與元件分離部STI的境界領域附近設置成為選擇磊晶成長的起點之壁部的思想。而且，在本實施 形態中，採用上述本實施形態的特徵點，作為具體實行此基本思想的手段。亦即，在元件分離部STI中，藉由設置從與SOI基板的上面大致同一高度突出的突出部PJU，意圖地形成矽的成長的起點，從此起點也使矽磊晶成長。亦即，在本實施形態中，形成於元件分離部STI的突出部PJU會在平坦的活性領域的端部與元件分離部STI的境界領域附近作為壁部的機能。
藉此，若根據本實施形態，則在活性領域的端部與元件分離部STI的境界領域附近，元件分離部STI的突出部PJU會與側壁間隔件SW2同樣作為壁部的機能。由此情形，如圖2所示般，從接觸於側壁間隔件SW2的側壁的部分到與元件分離部STI的突出部PJU接觸的部分，可使堆疊層PUL的膜厚大致均一化。此結果，若根據本實施形態，則在活性領域的端部與元件分離部STI的境界領域附近，因為在堆疊層PUL未形成有「面構造」，所以可抑制起因於「面構造」，導電型雜質被導入至SOI基板的埋入絕緣層BOX或支撐基板1S。此情形是意味可抑制因導電型雜質的導入而埋入絕緣層BOX受損，且可抑制在支撐基板1S內形成有成為洩漏電流的發生源的pn接合。因此，若根據本實施形態，則可抑制SOI基板的埋入絕緣層BOX的膜質劣化，且可抑制在SOI基板的支撐基板1S的洩漏電流的増加。由此情形，若根據本實施形態，則謀求半導體裝置的可靠度的提升及性能的提升。
另外，本實施形態是在堆疊層PUL的端部未形成「面構造」的部分，不會有擴大堆疊層PUL的平面積(平面大小)的情形，可擴大堆疊層PUL的體積。此情形是意味不會有犧牲半導體裝置的小型化的情形，可謀求n通道型場效電晶體Q1的源極領域及汲極領域的低電阻化，藉由此點，可減低n通道型場效電晶體Q1的寄生電阻。因此，若根據本實施形態，則由此點也可謀求半導體裝置的性能提升。
在本實施形態中，直接性的特徵點，可舉在元件分離部STI中具有從與SOI基板的上面(矽層SIL的表面)大致同一高度突出的突出部PJU的點。此直接性的特徵點也明顯存在，導電型雜質未被導入至SOI基板的埋入絕緣層BOX的點、或pn接合未被形成於SOI基板的支撐基板1S所形成的p型阱PWL內的點。
而且，本實施形態的特徵點是以SOI基板的矽層SIL的表面作為基準，突出部PJU的上面的高度為堆疊層PUL的上面的高度以下，且為堆疊層PUL的上面的高度的1/2以上的點。例如，由從側壁間隔件SW2的側壁到與元件分離部STI的境界領域，確保堆疊層PUL的膜厚的均一性的觀點，可思考將形成於元件分離部STI的突出部PJU的高度設為與堆疊層PUL的膜厚(設計膜厚)同程度。另一方面，若提高突出部PJU的高度，則在SOI基板的表面的凹凸會變大。此情況，例如，難以在SOI基板的凹凸全體對焦，產生光微影技術的失焦。此情 形是意味難以在對焦的狀態下圖案化。因此，從側壁間隔件SW2的側壁到與元件分離部STI的境界領域，為了確保堆疊層PUL的膜厚的均一性，在元件分離部STI上設置突出部PJU的構成有用，但若突出部PJU的高度過高，則圖案化精度的降低問題會明顯存在。於是，在本實施形態中，不會有儘可能提高形成於元件分離部STI上的突出部PJU的高度的情形，從側壁間隔件SW2的側壁到與元件分離部STI的境界領域，對於確保堆疊層PUL的膜厚的均一性下工夫。
具體而言，在本實施形態中，例如圖2所示般，從元件分離部STI與活性領域的境界領域往元件分離部STI側，突出部PJU的端部會形成錐形狀。
圖3是擴大顯示元件分離部STI與活性領域的境界領域附近的領域的模式性的剖面圖。如圖3所示般，以矽層SIL的表面作為基準，以能夠從元件分離部STI突出至上方的方式設有突出部PJU，此突出部PJU的端部形成錐形狀。藉此，如圖3所示般，一邊使突出部PJU的高度h2形成比堆疊層PUL的高度h1更低，一邊將堆疊層PUL的端部的膜厚形成與堆疊層PUL的其他的部分的膜厚同程度。換言之，突出部PJU是具有對於上方向且朝元件分離部STI的中央的方向連續性地傾斜的傾斜面，堆疊層PUL是沿著此傾斜面而形成。而且，堆疊層PUL到達元件分離部STI的上面後是形成朝上方向且與元件分離部STI離開的方向連續性地傾斜。亦即，堆疊層 PUL是在到達元件分離部STI的上面為止的下部領域中按照元件分離部STI的形狀而形成，在比元件分離部STI的上面還高的位置之上部領域中是構成「面構造」。
如此一來，在本實施形態中，藉由在突出部PJU的端部設置錐形狀，不會有不必要地提高突出部PJU的高度的情形，可確保在堆疊層PUL的端部的膜厚。因此，若根據本實施形態，則可一邊抑制起因於突出部PJU的存在之圖案化精度降低的副作用，一邊可確保在堆疊層PUL的端部的膜厚。
例如，在本實施形態中，藉由將錐形狀的錐角θ設為45°以上，即使是堆疊層PUL的上面的高度以下，且堆疊層PUL的上面的高度的1/2以上的膜厚，還是可將堆疊層PUL的端部的膜厚設為與堆疊層PUL的其他的部分的膜厚同程度。
<變化例1>
實施形態的技術思想是設為以下所示的變化例1的構成也可具體實現。圖4是擴大顯示在本變化例1中，元件分離部STI與活性領域的境界領域附近的領域的模式性的剖面圖。如圖4所示般，以矽層SIL的表面作為基準，以能夠從元件分離部STI突出至上方的方式設有突出部PJU，此突出部PJU的端面成為垂直面。在如此構成的本變化例1中也可將堆疊層PUL的端部的膜厚形成與堆疊層PUL的其他的部分的膜厚同程度。亦即，可將突出部 PJU的高度h2設為與堆疊層PUL的厚度h1同程度。藉此，在本變化例1中也因為堆疊層PUL的端部未形成「面構造」，因此往埋入絕緣層BOX或p型阱PWL內之導電型雜質的注入會被抑制。此結果，在本變化例1中也可謀求半導體裝置的可靠度提升及性能提升。
<變化例2>
實施形態的技術思想是設為以下所示的變化例2的構成也可具體實現。圖5是擴大顯示在本變化例2中，元件分離部STI與活性領域的境界領域附近的領域的模式性的剖面圖。如圖5所示般，以矽層SIL的表面作為基準，以能夠從元件分離部STI突出至上方的方式設有突出部PJU，此突出部PJU的端面成為垂直面。在此，本變化例2是以突出部PJU的端部形成垂直形狀為前提，例如突出部PJU的高度h2比堆疊層PUL的高度h1更低埋入絕緣層BOX的膜厚的部分。在如此構成的本變化例2中也可將堆疊層PUL的端部的膜厚形成與堆疊層PUL的其他的部分的膜厚同程度。藉此，在本變化例2中也因為堆疊層PUL的端部未形成「面構造」，所以往埋入絕緣層BOX或p型阱PWL內之導電型雜質的注入會被抑制。換言之，堆疊層PUL是沿著元件分離部STI的側面而形成。而且，堆疊層PUL到達元件分離部STI的上面後是形成朝上方向且與元件分離部STI離開的方向連續性地傾斜。亦即，堆疊層PUL是在到達元件分離部STI的上面為止 的下部領域中按照元件分離部STI的形狀而形成，在比元件分離部STI的上面還高的位置之上部領域中是構成「面構造」。此結果，在本變化例2中也可謀求半導體裝置的可靠度提升及性能提升。
但，在本變化例2中，突出部PJU的高度h2比堆疊層PUL的高度h1更低埋入絕緣層BOX的膜厚的部分。因此，在導電型雜質的導入工程中，在SOI基板的埋入絕緣層BOX內也被導入導電型雜質，所以有可能埋入絕緣層BOX受到損傷，但至少在本變化例2中也是往p型阱PWL之導電型雜質的注入會被抑制。亦即，在本變化例2中也可抑制起因於在p型阱PWL中被導入導電型雜質而形成非本意的pn接合而造成洩漏電流的發生，因此至少此點可謀求半導體裝置的性能提升。另外，在本變化例2中，亦可將突出部PJU的高度h2形成與變化例1同樣高。
<實施形態的半導體裝置的製造方法>
本實施形態的半導體裝置是如上述般構成，以下一邊參照圖面一邊說明有關其製造方法。
首先，如圖6所示般，準備SOI基板，其係由：支撐基板1S、及形成於支撐基板1S上的埋入絕緣層BOX、以及形成於埋入絕緣層BOX上的矽層SIL所成。如此的SOI基板是例如可藉由使用氧注入技術或貼合技術來製造。
其次，如圖7所示般，例如藉由使用CVD(Chemical Vapor Deposition)法，在SOI基板的矽層SIL上形成氧化矽膜OXF，在此氧化矽膜OXF上形成氮化矽膜SNF。
然後，如圖8所示般，在SOI基板形成貫通氧化矽膜OXF、矽層SIL及埋入絕緣層BOX而到達支撐基板1S的元件分離部STI。具體而言，藉由使用光微影技術及乾蝕刻技術，在SOI基板形成溝(trench)，將溝的內壁氧化後，在溝的內部埋入氧化矽膜。然後，藉由使用化學機械研磨法(CMP：Chemical Mechanical Polishing)來研磨氮化矽膜SNF。
接著，如圖9所示般，例如藉由使用溼蝕刻技術來除去氧化矽膜OXF。此時，被埋入溝的氧化矽膜是以比被形成於矽層SIL上的氧化矽膜OXF更緻密的膜所形成，因此比氧化矽膜OXF更難被蝕刻。此結果，如圖9所示般，一旦除去氧化矽膜OXF，則在元件分離部STI形成突出部PJU，在此突出部PJU的端部形成錐形狀。亦即，藉由對於氧化矽膜OXF實施蝕刻，在元件分離部STI形成從SOI基板突出的突出部PJU。此時，依據被形成於矽層SIL上的氧化矽膜OXF的膜厚來決定突出部PJU的高度。亦即，藉由適當設定在圖7的階段所形成的氧化矽膜OXF的膜厚，可控制突出部PJU的高度。
其次，如圖10所示般，在SOI基板上塗布阻劑膜RF之後，藉由使用光微影技術，使阻劑膜RF圖案 化。此阻劑膜RF的圖案化是以能夠覆蓋SOI基板的電晶體形成領域AR且露出SOI基板的給電領域BR之方式進行。然後，藉由以圖案化後的阻劑膜RF作為遮罩的蝕刻技術，除去露出於給電領域BR的SOI基板的矽層SIL、及形成於矽層SIL的下層的埋入絕緣層BOX。藉此，在給電領域BR中，SOI基板的支撐基板1S的表面會露出。然後，除去阻劑膜RF。
然後，如圖11所示般，藉由使用光微影技術及離子注入法，在SOI基板的支撐基板1S內導入p型雜質。藉此，在SOI基板的支撐基板1S內形成p型阱PWL。此p型阱PWL是從電晶體形成領域AR到給電領域BR形成。
接著，如圖12所示般，在電晶體形成領域AR中，在以元件分離部STI所區劃的活性領域內的矽層SIL上形成閘極絕緣膜GOX。此閘極絕緣膜GOX是例如由氧化矽膜所形成，其膜厚是2nm~10nm程度。另外，閘極絕緣膜GOX是亦可如前述般取代氧化矽膜而使用高介電常數膜。然後，例如藉由使用CVD法，從被形成於電晶體形成領域AR的閘極絕緣膜GOX上到露出於給電領域BR的支撐基板1S上，形成多晶矽膜PF，在此多晶矽膜PF上形成例如由氮化矽膜所成的蓋膜CAP。
之後，如圖13所示般，藉由使用光微影技術及蝕刻技術，將蓋膜CAP及多晶矽膜PF圖案化，藉此形成由多晶矽膜PF所成的閘極電極GE、及形成於此閘極電 極GE上的蓋膜CAP。另外，閘極電極GE是亦可如前述般取代多晶矽膜而使用金屬膜、或金屬膜與多晶矽的層疊膜。
其次，如圖14所示般，以能夠覆蓋蓋膜CAP及閘極電極GE的方式，在SOI基板上堆積氧化矽膜及氮化矽膜之後，藉由回蝕，在閘極電極GE的兩側的側壁形成側壁間隔件SW1。此時，在給電領域BR中，SOI基板的支撐基板1S的表面是以由氮化矽膜所成的保護膜PRF來覆蓋。
接著，如圖15所示般，藉由使用選擇磊晶成長法，在電晶體形成領域AR中露出的SOI基板的矽層SIL上形成由矽所成的堆疊層PUL。此時，如圖15所示般，矽從露出的矽層SIL成長，且從側壁間隔件SW1的側壁也矽成長。而且，本實施形態是在元件分離部STI設有突出部PJU，亦以此突出部PJU的端部(錐部)作為起點，矽成長。
此結果，如圖15所示般，從側壁間隔件SW1的側壁到元件分離部STI的突出部PJU形成具有大致均一的膜厚之堆疊層PUL。例如，堆疊層PUL的膜厚是40nm程度以下。此時，堆疊層PUL是與突出部PJU接觸，且以矽層SIL的表面作為基準，堆疊層PUL的上面的高度是比突出部PJU的上面的高度更高，且形成2倍以下。另外，在給電領域BR中，支撐基板1S的表面會以保護膜PRF所覆蓋，因此矽是不會從支撐基板1S的表面成長。 亦即，被形成於給電領域BR的保護膜PRF是具有防止矽的成長之機能。
之後，如圖16所示般，除去被形成於閘極電極GE的兩側的側壁之側壁間隔件SW1。此時，蓋膜CAP也被除去。然後，在藉由除去側壁間隔件SW1而露出的矽層SIL、及堆疊層PUL的一部分，以注入能量為10keV以下，且第1劑量(1×1015cm-2)來導入導電型雜質(n型雜質)。藉此，以能夠夾著存在於閘極電極GE的下層之通道領域的方式，形成有整合於閘極電極GE的一對的延長領域EX。同樣，在堆疊層PUL的表面形成有n型半導體領域NR1。並且，在給電領域BR的p型阱PWL中，藉由別的工程來形成p型半導體領域PR1。另外，在之後的工程形成p型半導體領域PR2，所以此p型半導體領域PR1亦可省略。
其次，如圖17所示般，在SOI基板上堆積氮化矽膜之後，將此氮化矽膜回蝕，藉此在閘極電極GE的側壁再度形成側壁間隔件SW2(置換側壁間隔件)。
然後，如圖18所示般，藉由使用光微影技術及離子注入法，在堆疊層PUL及位於堆疊層PUL的下層的矽層SIL，以比第1劑量更高的第2劑量來導入導電型雜質(n型雜質)。藉此，在堆疊層PUL及位於堆疊層PUL的下層的矽層SIL形成有n型半導體領域NR2。此結果，藉由一方(左側)的延長領域EX及一方(左側)的n型半導體領域NR2來形成源極領域，藉由另一方(右 側)的延長領域EX及另一方(右側)的n型半導體領域NR2來形成汲極領域。另外，在給電領域BR中，藉由別的工程，在支撐基板1S的表面形成有p型半導體領域PR2。此p型半導體領域PR2是比p型半導體領域PR1更高濃度的雜質領域。
接著，如圖19所示般，在閘極電極GE的表面形成金屬矽化物膜SF，且在堆疊層PUL的表面也形成金屬矽化物膜SF。同樣，在被形成於給電領域BR的p型半導體領域PR2的表面也形成金屬矽化物膜SF。具體而言，金屬矽化物膜SF是例如由鈷矽化物膜或鎳矽化物膜、白金矽化物膜等所形成。金屬矽化物膜SF是例如藉由使用濺射法，以能夠覆蓋SOI基板的方式形成金屬膜，然後對SOI基板施加熱處理，藉此可藉由使金屬膜與矽進行矽化物反應而形成。如此一來，可在SOI基板的電晶體形成領域AR形成n通道型場效電晶體Q1。
然後，實施配線工程。亦即，如圖2所示般，在形成n通道型場效電晶體Q1的電晶體形成領域AR及給電領域BR，以能夠覆蓋SOI基板的方式，形成接觸層間絕緣膜CIL。此接觸層間絕緣膜CIL是例如由氧化矽膜或氮化矽膜與氧化矽膜的層疊膜所形成，例如可藉由使用CVD法來形成。
而且，藉由使用光微影技術及蝕刻技術，形成貫通接觸層間絕緣膜CIL的接觸孔CNT之後，在此接觸孔CNT中埋入屏障導體膜及鎢膜，藉此形成柱塞 PLG。特別是在給電領域BR中也形成連接至p型半導體領域PR2的柱塞PLG，藉此形成給電構造。
其次，在形成柱塞PLG的接觸層間絕緣膜CIL上，例如藉由使用CVD法，形成由氧化矽膜或低介電常數膜所成的層間絕緣膜IL。然後，藉由使用光微影技術及蝕刻技術，在層間絕緣膜IL形成配線溝。接著，在此配線溝中埋入屏障導體膜及銅膜，且將形成於層間絕緣膜IL上之不要的屏障導體膜及銅膜，例如以CMP法來除去(鑲嵌技術)。藉此，可形成由被埋入層間絕緣膜IL的銅配線所成的配線L1。之後，更在形成配線L1的層間絕緣膜IL上形成多層配線，但此工程的說明是省略。如以上般，可製造本實施形態的半導體裝置。
以上，根據其實施形態來具體說明藉由本發明者所研發的發明，但本發明並非限於前述實施形態，當然亦可在不脫離其要旨的範圍實施各種變更。
BR‧‧‧給電領域
AR‧‧‧電晶體形成領域
L1‧‧‧配線
PUL‧‧‧堆疊層
NR2‧‧‧n型半導體領域
SF‧‧‧金屬矽化物膜
PLG‧‧‧柱塞
CNT‧‧‧接觸孔
GE‧‧‧閘極電極
PF‧‧‧多晶矽膜
Q1‧‧‧n通道型場效電晶體
IL‧‧‧層間絕緣膜
PJU‧‧‧突出部
STI‧‧‧元件分離部
1S‧‧‧支撐基板(基板層)
SW2‧‧‧側壁間隔件
EX‧‧‧延長領域
GOX‧‧‧閘極絕緣膜
SIL‧‧‧矽層
BOX‧‧‧埋入絕緣層
PWL‧‧‧p型阱
PR2‧‧‧p型半導體領域
CIL‧‧‧接觸層間絕緣膜

Claims (18)

  1. 一種半導體裝置，其特徵係具備：SOI基板，其係由基板層、形成於前述基板層上的絕緣層、及形成於前述絕緣層上的矽層所成；元件分離部，其係貫通前述矽層和前述絕緣層而到達前述基板層；及場效電晶體，其係形成於以前述元件分離部所區劃的活性領域，前述場效電晶體係具有：前述矽層內的通道領域；形成於前述通道領域上的閘極絕緣膜；形成於前述閘極絕緣膜上的閘極電極；及形成於前述矽層上的堆疊層，前述元件分離部係具有：從前述SOI基板突出，且與前述堆疊層接觸的突出部，以前述矽層的表面作為基準，前述突出部的上面的高度為前述堆疊層的上面的高度以下，且為前述堆疊層的上面的高度的1/2以上。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述突出部的端部為錐形狀。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述錐形狀的錐角為45°以上。
  4. 如申請專利範圍第1項之半導體裝置，其中，前述突出部的端面為垂直面。
  5. 如申請專利範圍第4項之半導體裝置，其中，以前述矽層的表面作為基準，前述突出部的上面的高度係比前述堆疊層的上面的高度更低前述絕緣層的厚度的部分。
  6. 如申請專利範圍第1項之半導體裝置，其中，前述堆疊層係構成前述場效電晶體的源極領域的一部分或前述場效電晶體的汲極領域的一部分。
  7. 如申請專利範圍第1項之半導體裝置，其中，在前述堆疊層中導入導電型雜質。
  8. 如申請專利範圍第7項之半導體裝置，其中，在前述絕緣層中未導入前述導電型雜質。
  9. 如申請專利範圍第1項之半導體裝置，其中，在前述堆疊層的上面形成有矽化物膜，前述堆疊層係經由前述矽化物膜來與柱塞電性連接。
  10. 如申請專利範圍第1項之半導體裝置，其中，前述場效電晶體為完全空乏型電晶體。
  11. 一種半導體裝置的製造方法，其特徵係具備：(a)準備由基板層、形成於前述基板層上的絕緣層、及形成於前述絕緣層上的矽層所成的SOI基板之工程；(b)在前述矽層上形成第1絕緣膜之工程；(c)前述(b)工程之後，在前述SOI基板形成貫通前述第1絕緣膜、前述矽層及前述絕緣層而到達前述基板層的元件分離部之工程；(d)前述(c)工程之後、對於前述第1絕緣膜實施 蝕刻，藉此在前述元件分離部形成從前述SOI基板突出的突出部之工程；(e)前述(d)工程之後，在以前述元件分離部所區劃的活性領域內的前述矽層上形成閘極絕緣膜之工程；(f)在前述閘極絕緣膜上形成閘極電極之工程；(g)前述(f)工程之後，在前述矽層上形成堆疊層之工程；及(h)前述(g)工程之後，在前述堆疊層中導入導電型雜質之工程，在前述(g)工程中，前述堆疊層係與前述突出部接觸，以前述矽層的表面作為基準，前述堆疊層的上面的高度係比前述突出部的上面的高度更高，且為2倍以下。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中，前述(g)工程係藉由使用選擇磊晶成長法，在前述矽層上形成前述堆疊層。
  13. 如申請專利範圍第11項之半導體裝置的製造方法，其中，前述(d)工程係對於前述第1絕緣膜施以溼蝕刻，藉此在前述元件分離部形成從前述SOI基板突出的前述突出部。
  14. 如申請專利範圍第11項之半導體裝置的製造方法，其中，(i)在前述(f)工程與前述(g)工程之間具有在前述閘極電極的側壁形成第1側壁的工程，前述(h)工程係具有： (h1)除去前述第1側壁之工程；(h2)在藉由除去前述第1側壁而露出的前述矽層、及前述堆疊層的一部分，以第1劑量來導入前述導電型雜質之工程；(h3)前述(h2)工程之後，在前述閘極電極的側壁形成第2側壁之工程；(h4)前述(h3)工程之後，在前述堆疊層、及位於前述堆疊層的下層之前述矽層，以比前述第1劑量更高的第2劑量來導入前述導電型雜質之工程。
  15. 一種半導體裝置，其特徵係具備：SOI基板，其係由基板、形成於前述基板上的絕緣層、及形成於前述絕緣層上的矽層所成；元件分離部，其係貫通前述矽層及前述絕緣層而到達前述基板；及場效電晶體，其係形成於以前述元件分離部所區劃的前述矽層，在前述場效電晶體的閘極電極與前述元件分離部之間的前述矽層上形成有含矽的堆疊層，前述元件分離部係具有以前述矽層的表面作為基準突出的突出部，在前述突出部的端部形成有對於上方向且朝前述元件分離部的中央的方向連續性地傾斜的傾斜面，前述堆疊層係沿著前述傾斜面而形成。
  16. 如申請專利範圍第15項之半導體裝置，其中，前 述堆疊層係在比前述元件分離部的上面低的下部領域中沿著前述元件分離部而形成，在比前述元件分離部的上面高的上部領域中構成面構造。
  17. 如申請專利範圍第16項之半導體裝置，其中，前述面構造係具有形成朝上方向且與前述元件分離部離開的方向連續性地傾斜的部分。
  18. 如申請專利範圍第15項之半導體裝置，其中，藉由在前述堆疊層及前述堆疊層下的前述矽層中導入雜質，構成前述場效電晶體的源極領域的一部分或前述場效電晶體的汲極領域的一部分。
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