KR20170018781A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20170018781A
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히데까즈 오다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 성능 향상을 도모한다. 소자 분리부 STI는, SOI 기판으로부터 돌출되고, 또한, 쌓아올림층 PUL과 접촉하는 돌출부 PJU를 갖는다. 그리고, SOI 기판의 실리콘층 SIL의 표면을 기준으로 하여, 돌출부 PJU의 상면의 높이는, 쌓아올림층 PUL의 상면의 높이 이하이며, 또한, 쌓아올림층 PUL의 상면의 높이의 1/2 이상이도록 구성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것이며, 예를 들어 FD-SOI(Fully-Depleted Silicon on Insulator:완전 공핍형 SOI)라 불리는 구조, 보다 구체적으로는, SOTB(Silicon on thin buried oxide)라 불리는 구조의 기판 위에 형성된 쌓아올림층을 구성 요소에 포함하는 전계 효과 트랜지스터 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2014-236097호 공보(특허문헌 1) 및 미국 출원 공개 제2012/0252174호 명세서(특허문헌 2)에는, SOI 기판의 표면과 소자 분리 영역의 표면이 동일 평면이고, 또한 SOI 기판 위에 전계 효과 트랜지스터의 소스 영역의 일부 또는 드레인 영역의 일부를 구성하는 쌓아올림층이 형성된 구조의 반도체 장치가 기재되어 있다.
미국 출원 공개 제2015/0011070호 명세서(특허문헌 3)에는, 반도체 기판 위에 소자 분리 영역의 표면보다도 돌출된 쌓아올림층이 형성된 구조의 반도체 장치가 기재되어 있다.
미국 출원 공개 제2014/0054699호 명세서(특허문헌 4)에는, SOI 기판의 표면에 쌓아올림층이 형성되고, 또한, 소자 분리 영역의 표면이 SOI 기판의 실리콘층의 표면보다도 약간 높은 구조의 반도체 장치가 기재되어 있다.
일본 특허 공개 제2014-236097호 공보 미국 출원 공개 제2012/0252174호 명세서 미국 출원 공개 제2015/0011070호 명세서 미국 출원 공개 제2014/0054699호 명세서
반도체 장치의 고집적화를 실현하기 위해, 전계 효과 트랜지스터는, 스케일링 법칙에 기초하여 미세화되고 있다. 그런데, 미세화된 전계 효과 트랜지스터에서는, 단채널 효과나 역치 전압의 변동이 현재화되기 때문에, 반도체 장치의 성능 저하를 초래하게 된다. 이 점에 관하여, SOI 기판에 형성된 전계 효과 트랜지스터는, 반도체 기판(벌크 기판)에 형성된 전계 효과 트랜지스터에 비해, 단채널 효과나 역치 전압의 변동이 현재화되기 어렵기 때문에, 반도체 장치의 성능이 우수하다. 이것으로부터, 예를 들어 회로 선폭이 20㎚ 정도의 세대 이후의 반도체 장치에서는, 전계 효과 트랜지스터를 SOI 기판 위에 형성하는 기술이 필요로 된다고 생각되고 있다.
특히, SOI 기판 위에 형성되는 전계 효과 트랜지스터로서, 완전 공핍형 트랜지스터를 채용하면, 완전 공핍형 트랜지스터는, 단채널 효과를 억제하는 관점에서 매우 우수함과 함께, 채널 영역에 불순물을 도입하지 않기 때문에, 불순물의 변동에 기인하는 역치 전압의 변동도 충분히 억제할 수 있다. 이 때문에, 완전 공핍형 트랜지스터를 채용함으로써, 우수한 성능의 반도체 장치를 제공할 수 있다.
그런데, 완전 공핍형 트랜지스터에서는, 실리콘층을 완전히 공핍화시킬 필요가 있기 때문에, SOI 기판의 실리콘층의 두께를 매우 얇게 할 필요가 있다. 이것은, 실리콘층에 형성되는 소스 영역 및 드레인 영역의 저항값이 높아지는 것을 의미하고, 이에 의해, 전류량의 감소로 대표되는 성능 저하를 초래할 우려가 있다.
따라서, SOI 기판 위에, 예를 들어 선택 에피택셜법을 사용하여 쌓아올림층을 형성하는 것이 검토되고 있다. 왜냐하면, 이 쌓아올림층을 소스 영역의 일부나 드레인 영역의 일부로서 사용함으로써, 소스 영역 및 드레인 영역의 후막화에 의해, 저저항화를 도모할 수 있기 때문이다.
단, 본 발명자의 검토에 의하면, 선택 에피택셜법에서는, 소자 분리부와 활성 영역의 경계 영역에서 에피택셜 성장이 억제되는 결과, 소자 분리 영역에 가까울수록 쌓아올림층의 막 두께가 얇아지는, 소위, 「패싯 구조」로 되는 것을 새롭게 알아냈다. 이 「패싯 구조」에서는, 이온 주입 공정에 있어서, 막 두께가 얇은 부분에서 도전형 불순물이 SOI 기판의 매립 절연층이나 기판층에까지 주입되는 결과, 반도체 장치의 성능 향상이나 신뢰성 향상의 관점에서, 개선의 여지가 존재하는 것을 본 발명자는 새롭게 알아냈다. 즉, 본 발명자의 검토에 의하면, 반도체 장치의 성능 향상이나 신뢰성 향상의 관점에서, 쌓아올림층의 형상에 관하여 고안을 실시하는 것이 요망되고 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 있어서, 소자 분리부는, SOI 기판으로부터 돌출되고, 또한, 쌓아올림층과 접촉하는 돌출부를 갖는다. 그리고, SOI 기판의 실리콘층의 표면을 기준으로 하여, 돌출부의 상면의 높이는, 쌓아올림층의 상면의 높이 이하이며, 또한, 쌓아올림층의 상면의 높이의 1/2 이상이도록 구성된다.
또한, 소자 분리부는, 실리콘층의 표면을 기준으로 하여 돌출되어 있는 돌출부를 갖는다. 그리고, 돌출부의 단부에는, 상방향으로서, 또한, 소자 분리부의 중심을 향하는 방향에 대하여 연속적으로 경사져 있는 경사면이 형성되어 있고, 쌓아올림층은 경사면을 따라서 형성되어 있다.
일 실시 형태에 의하면, 반도체 장치의 성능 향상을 도모할 수 있다. 또한, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
도 1은 관련 기술에 존재하는 개선의 여지를 설명하는 모식적인 단면도.
도 2는 실시 형태에 있어서의 반도체 장치의 디바이스 구조를 도시하는 단면도.
도 3은 소자 분리부와 활성 영역의 경계 영역 근방의 영역을 확대하여 도시하는 모식적인 단면도.
도 4는 변형예 1에 있어서, 소자 분리부와 활성 영역의 경계 영역 근방의 영역을 확대하여 도시하는 모식적인 단면도.
도 5는 변형예 2에 있어서, 소자 분리부와 활성 영역의 경계 영역 근방의 영역을 확대하여 도시하는 모식적인 단면도.
도 6은 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 7은 도 6에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 8은 도 7에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 19는 도 18에 이어지는 반도체 장치의 제조 공정을 도시하는 단면도.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해 평면도라도 해칭을 첨부하는 경우가 있다.
<개선의 검토>
본 명세서에서 말하는 「관련 기술」은, 신규로 발명자가 찾아낸 과제를 갖는 기술로서, 공지인 종래 기술은 아니지만, 신규의 기술적 사상의 전제 기술(미공지 기술)을 의도하여 기재된 기술이다.
도 1은 관련 기술에 존재하는 개선의 여지를 설명하는 모식적인 단면도이다. 도 1에 도시한 관련 기술에 있어서, 소자 분리부 STI에 의해 구획된 지지 기판(기판층) 내의 활성 영역에 p형 웰 PWL이 형성되어 있고, 이 p형 웰 PWL 위에, 예를 들어 2㎚∼10㎚ 정도의 막 두께를 갖는 산화실리콘막을 포함하는 매립 절연층 BOX가 형성되어 있다. 그리고, 매립 절연층 BOX 위에, 10∼15㎚ 정도의 막 두께를 갖는 얇은 실리콘층 SIL이 형성되고, 이 실리콘층 SIL 위에 40㎚ 정도 이하의 막 두께를 갖는 쌓아올림층 PUL이 형성되어 있다. 이 쌓아올림층 PUL은, 예를 들어 선택 에피택셜법을 사용함으로써 형성되지만, 본 발명자의 검토에 의하면, 선택 에피택셜법에서는, 소자 분리부 STI와 활성 영역의 경계 영역에서 에피택셜 성장이 억제되는 경향이 있고, 이 결과, 소자 분리부 STI에 가까울수록 쌓아올림층 PUL의 막 두께가 얇아지는, 소위 「패싯 구조」가 형성되게 되기 쉽다.
이와 같이, 쌓아올림층 PUL의 형상이 「패싯 구조」로 되는 경우, 이하에 설명하는 개선의 여지가 존재한다. 즉, 관련 기술에 있어서는, 소스 영역 또는 드레인 영역을 형성하기 위해, 쌓아올림층 PUL 및 쌓아올림층 PUL의 하층에 형성되어 있는 실리콘층 SIL에, n형 불순물(도너) DNR을 도입한다. 이 n형 불순물 DNR의 도입은, 예를 들어 이온 주입법에 의해 실시된다. 이때, 이온 주입법에서의 n형 불순물 DNR의 주입 에너지는, 쌓아올림층 PUL과 실리콘층 SIL에 n형 불순물 DNR이 도입되도록 설정된다. 그런데, 도 1에 도시한 바와 같이, 관련 기술에 있어서는, 쌓아올림층 PUL의 형상이 「패싯 구조」로 되어 있기 때문에, 쌓아올림층 PUL의 막 두께가 얇아지는 부분에서는, 실리콘층 SIL을 관통하여, 실리콘층 SIL의 하층에 형성되어 있는 매립 절연층 BOX나 매립 절연층 BOX의 하층에 형성되어 있는 p형 웰 PWL에까지 n형 불순물 DNR이 주입된다.
이 경우, 먼저, 쌓아올림층 PUL의 막 두께가 얇아지는 부분의 불순물 농도가, 쌓아올림층 PUL의 막 두께가 균일한 부분의 불순물 농도와 상이한 것으로 되기 때문에, 소스 영역 또는 드레인 영역의 저항값이 불균일해져, 전계 효과 트랜지스터의 특성 변동이 커지기 쉽다. 또한, 도 1에 도시한 바와 같이, 매립 절연층 BOX에까지 n형 불순물 DNR이 주입되기 때문에, 이때의 주입 에너지에 의해, 매립 절연막 BOX가 대미지를 받기 쉬워진다. 이 결과, 매립 절연층 BOX의 신뢰성이 저하되게 되기 쉽다. 나아가, 도 1에 도시한 바와 같이, p형 웰 PWL 내에까지 n형 불순물 DNR이 주입되면, n형 불순물 DNR이 주입된 영역이 p형 반도체 영역으로부터 n형 반도체 영역으로 변화되어, p형 웰 PWL 내에 의도하지 않은 pn 접합이 형성되게 된다. 이와 같이, p형 웰 PWL 내에 pn 접합이 형성되면, pn 접합에 기인하는 누설 전류의 발생이 염려되고, 이에 의해, 반도체 장치의 전기적 특성이 저하될 우려가 높아진다.
이상의 것으로부터, 관련 기술에서는, 쌓아올림층 PUL의 형상이 「패싯 구조」로 되는 것에 기인하여, 반도체 장치의 신뢰성 향상 및 성능 향상의 관점에서 개선의 여지가 존재하는 것을 알 수 있다. 즉, 본 발명자의 검토에 의하면, 반도체 장치의 신뢰성 향상 및 성능 향상의 관점에서, 쌓아올림층 PUL의 형상에 대하여 고안을 실시하는 것이 요망되게 된다. 따라서, 본 실시 형태에서는, 반도체 장치의 신뢰성 향상 및 성능 향상의 관점에서, 쌓아올림층 PUL의 구조에 대한 고안을 실시하고 있다. 이하에서는, 이 고안을 실시한 본 실시 형태에 있어서의 기술적 사상에 대하여 설명하기로 한다.
<실시 형태에 있어서의 반도체 장치의 구조>
도 2는 본 실시 형태에 있어서의 반도체 장치의 디바이스 구조를 도시하는 단면도이다. 본 실시 형태에 있어서의 반도체 장치는, 예를 들어 n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터를 포함하지만, 특히 도 2에서는, n채널형 전계 효과 트랜지스터 Q1이 형성되어 있는 트랜지스터 형성 영역 AR과, p형 웰 PWL에 급전을 행하는 급전 영역 BR이 도시되어 있다.
먼저, 도 2에 있어서, 트랜지스터 형성 영역 AR에 형성되어 있는 디바이스 구조에 대하여 설명하기로 한다. 도 2에 도시한 바와 같이, 지지 기판(기판층)(1S)과 매립 절연층 BOX와 실리콘층 SIL을 포함하는 SOI 기판에는, p형 웰 PWL이 형성되어 있다. 이 p형 웰 PWL은, 예를 들어 붕소(B) 등의 p형 불순물(억셉터)이 도입된 p형 반도체 영역이며, p형 웰 PWL의 불순물 농도는, 예를 들어 5×1017㎝-3∼5×1018㎝-3 정도이다.
또한, SOI 기판에는, 소자 분리부 STI가 형성되어 있고, 이 소자 분리부 STI에 의해 구획된 활성 영역에 n채널형 전계 효과 트랜지스터 Q1이 형성되어 있다. 구체적으로, 소자 분리부 STI는, SOI 기판의 실리콘층 SIL과 매립 절연층 BOX를 관통하여, 지지 기판(1S)에 도달하는 홈과, 이 홈에 매립된 절연막(예를 들어, 산화실리콘막)으로 형성되어 있다. 그리고, 이 소자 분리부 STI에 의해 구획된 SOI 기판의 실리콘층 SIL 내로부터 실리콘층 SIL 위에 걸쳐 n채널형 전계 효과 트랜지스터 Q1이 형성되어 있다.
이 n채널형 전계 효과 트랜지스터 Q1은, SOI 기판의 실리콘층 SIL 내에 형성되어 있는 채널 영역과, 이 채널 영역 위에 형성된 게이트 절연막 GOX와, 게이트 절연막 GOX 위에 형성된 게이트 전극 GE와, 게이트 전극 GE의 양측의 측벽에 형성되며, 예를 들어 질화실리콘막을 포함하는 사이드 월 스페이서 SW2를 갖는다. 또한, n채널형 전계 효과 트랜지스터 Q1은, 실리콘층 SIL 내의 채널 영역을 사이에 두도록, 실리콘층 SIL 내에 n형 반도체 영역인 한 쌍의 익스텐션 영역 EX가 형성되어 있다. 이 한 쌍의 익스텐션 영역 EX는, 각각, 게이트 전극 GE에 정합하여 형성되어 있다. 그리고, 익스텐션 영역 EX의 외측의 실리콘층 SIL 내에는, 익스텐션 영역 EX보다도 불순물 농도가 높은 n형 반도체 영역 NR2가 형성되어 있다. 이 n형 반도체 영역 NR2는, 사이드 월 스페이서 SW2에 정합하여 형성되어 있다. 여기서, SOI 기판의 실리콘층 SIL 내에 형성되어 있는 n형 반도체 영역 NR2 위에는, 예를 들어 선택 에피택셜법에 의해 형성된 쌓아올림층 PUL이 형성되어 있고, 이 쌓아올림층 PUL 내에도 n형 반도체 영역 NR2가 형성되어 있다. 즉, n형 반도체 영역 NR2는, SOI 기판의 실리콘층 SIL 내로부터, 실리콘층 SIL 위에 형성되어 있는 쌓아올림층 PUL에 걸쳐 형성되어 있게 된다.
게이트 절연막 GOX는, 예를 들어 산화실리콘막이나 산질화실리콘막으로 형성되어 있다. 단, 게이트 절연막 GOX는, 이것에 한정되지 않고, 질화실리콘막보다도 유전율이 높은 고유전율막으로 형성할 수도 있다. 구체적으로, 고유전율막으로서는, 예를 들어 산화하프늄막(HfO2), 산화지르코늄막(ZrO2), 산화알루미늄막(Al2O3), 산화탄탈막(Ta2O5), 산화란탄막(La2O3) 등의 금속 산화물막을 들 수 있다. 더 말하면, 게이트 절연막 GOX로서, 산화실리콘막과 고유전율막의 적층막이나, 산질화실리콘막과 고유전율막의 적층막을 사용할 수도 있다.
게이트 전극 GE는, 예를 들어 도전형 불순물이 도입되어 저저항화된 폴리실리콘막으로 형성되어 있다. 단, 게이트 전극 GE는, 폴리실리콘막에 한하지 않고, 예를 들어 질화티타늄막(TiN), 질화탄탈막(TaN), 질화텅스텐막(WN), 탄화티타늄막(TiC), 탄화탄탈막(TaC), 탄화텅스텐막(WC), 질화탄화탄탈막(TaCN) 등의 금속막을 사용할 수도 있다. 또한, 게이트 전극 GE로서, 이들 금속막과 폴리실리콘막의 적층 구조인 MIPS(Metal Inserted Poly-silicon Stack) 구조를 채용할 수도 있다.
익스텐션 영역 EX는, 예를 들어 n형 불순물인 인(P)이나 비소(As)가 도입된 n형 반도체 영역이며, 익스텐션 영역 EX의 불순물 농도는, 예를 들어 2×1019㎝-3 정도 이상이고, 특히 1×1020㎝-3 정도 이상인 것이 바람직하다. 한편, n형 반도체 영역 NR2도, 예를 들어 n형 불순물인 인(P)이나 비소(As)가 도입된 반도체 영역이며, n형 반도체 영역 NR2의 불순물 농도는, 익스텐션 영역 EX의 불순물 농도보다도 높고, 예를 들어 5×1020㎝-3 정도 이상이다.
본 실시 형태에서는, 한쪽(좌측)의 익스텐션 영역 EX와, 한쪽(좌측)의 n형 반도체 영역 NR2에 의해, n채널형 전계 효과 트랜지스터 Q1의 소스 영역이 형성된다. 마찬가지로, 다른 쪽(우측)의 익스텐션 영역 EX와, 다른 쪽(우측)의 n형 반도체 영역 NR2에 의해, n채널형 전계 효과 트랜지스터 Q1의 드레인 영역이 형성된다. 이에 의해, 본 실시 형태에 있어서의 n채널형 전계 효과 트랜지스터에 의하면, LDD(Lightly Doped Drain) 구조의 소스 영역 및 드레인 영역을 형성할 수 있다. 특히, 본 실시 형태에서는, 쌓아올림층 PUL도 소스 영역이나 드레인 영역으로서 기능하기 때문에, 소스 영역 및 드레인 영역의 후막화를 도모할 수 있고, 이에 의해, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있다.
계속해서, 도 2에 도시한 바와 같이, 게이트 전극 GE의 표면에는, 금속 실리사이드막 SF가 형성되어 있다. 마찬가지로, 쌓아올림층 PUL의 표면에도, 금속 실리사이드막 SF가 형성되어 있다. 금속 실리사이드막 SF는, 예를 들어 코발트 실리사이드막이나 니켈 실리사이드막을 포함하고, 살리사이드 기술(Self Aligned Silicide)에 의해 형성되어 있다. 따라서, 게이트 전극 GE는, 폴리실리콘막 PF와 금속 실리사이드막 SF의 적층막으로 형성되고, 소스 영역 및 드레인 영역의 각각은, 익스텐션 영역 EX와, n형 반도체 영역 NR2와, 금속 실리사이드막 SF로 형성되어 있다고 할 수 있다. 이에 의해, 게이트 전극 GE의 저저항화를 도모할 수 있음과 함께, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있다.
다음에, 도 2에 도시한 바와 같이, SOI 기판 위에 형성된 n채널형 전계 효과 트랜지스터 Q1을 덮도록, 콘택트 층간 절연막 CIL이 형성되어 있다. 이 콘택트 층간 절연막 CIL은, 산화실리콘막의 단체막이나, 질화실리콘막과 질화실리콘막보다도 막 두께가 두꺼운 산화실리콘막의 적층막으로 형성되고, 콘택트 층간 절연막 CIL의 상면은 평탄화되어 있다. 그리고, 콘택트 층간 절연막 CIL을 관통하도록, 콘택트 홀 CNT가 형성되어 있고, 콘택트 홀 CNT 내에는 도전성의 플러그 PLG가 형성되어 있다. 이 플러그 PLG는, 예를 들어 금속 실리사이드막 SF를 개재하여, 소스 영역이나 드레인 영역의 일부를 구성하는 쌓아올림층 PUL과 전기적으로 접속되어 있다.
플러그 PLG가 매립된 콘택트 층간 절연막 CIL 위에는, 예를 들어 산화실리콘막이나, 산화실리콘막보다도 유전율이 낮은 저유전율막을 포함하는 층간 절연막 IL이 형성되어 있다. 그리고, 이 층간 절연막 IL에는, 배선홈이 형성되어 있고, 이 배선홈의 내부에 배선 L1이 형성되어 있다. 이 배선 L1은, 콘택트 층간 절연막 CIL에 매립되어 있는 플러그 PLG와 전기적으로 접속되어 있다. 따라서, n채널형 전계 효과 트랜지스터 Q1과 배선 L1은, 플러그 PLG를 개재하여 전기적으로 접속되어 있게 된다. 예를 들어, 배선 L1은, 다마신 기술에 의해 형성된 구리막(Cu)을 포함하는 구리 배선을 상정하고 있지만, 배선 L1은 이것에 한정되지 않고, 패터닝 기술에 의해 형성된 알루미늄막(Al)을 포함하는 알루미늄 배선을 사용할 수도 있다. 이상과 같이 하여, 트랜지스터 형성 영역 AR에 n채널형 전계 효과 트랜지스터 Q1을 포함하는 디바이스 구조가 형성되어 있게 된다.
본 실시 형태에 있어서의 n채널형 전계 효과 트랜지스터 Q1은, SOI 기판 위에 형성되어 있기 때문에, SOI 기판의 지지 기판(1S)에 형성된 p형 웰 PWL과, n채널형 전계 효과 트랜지스터 Q1의 소스 영역 또는 드레인 영역 사이의 접합 용량을 저감할 수 있는 이점을 얻을 수 있다. 즉, SOI 기판에서는, p형 웰 PWL이 형성되어 있는 지지 기판(1S)과, n채널형 전계 효과 트랜지스터 Q1의 소스 영역 및 드레인 영역의 일부가 형성되어 있는 실리콘층 SIL 사이에 매립 절연층 BOX가 형성되어 있기 때문에, p형 웰 PWL과, 소스 영역 또는 드레인 영역 사이의 접합 용량을 저감할 수 있다.
또한, 본 실시 형태에 있어서의 n채널형 전계 효과 트랜지스터 Q1은, 예를 들어 완전 공핍형 트랜지스터를 포함하고 있다. 이 완전 공핍형 트랜지스터는, 온 동작 시에 채널 영역을 완전히 공핍화시킬 필요가 있기 때문에, 완전 공핍형 트랜지스터에서는, 채널 영역에 도전형 불순물이 도입되어 있지 않다. 이것은, 채널 영역에 도입된 도전형 불순물의 불순물 농도의 변동에 기인하는 역치 전압의 변동을 억제할 수 있는 것을 의미한다. 즉, 완전 공핍형 트랜지스터에서는, 채널 영역에 도전형 불순물을 도입하지 않기 때문에, 도전형 불순물의 불순물 농도의 변동에 기인하는 역치 전압의 불균일성을 배제할 수 있고, 이에 의해, 역치 전압의 안정성을 향상시킬 수 있는 이점을 갖고 있다. 또한, 완전 공핍형 트랜지스터에 의하면, 단채널 특성에 대해서도 우수하다고 하는 이점을 갖고 있다.
계속해서, 도 2에 있어서, 급전 영역 BR에 형성되어 있는 구조에 대하여 설명하기로 한다. 도 2에 도시한 바와 같이, 급전 영역 BR에 있어서, 소자 분리부 STI에 의해 구획된 지지 기판(1S) 내에는 p형 웰 PWL이 형성되어 있다. 그리고, 도 2에 도시한 바와 같이, 급전 영역 BR에 있어서는, SOI 기판의 매립 절연층 BOX와 실리콘층 SIL이 제거되어 있고, p형 웰 PWL에 내포되도록, 지지 기판(1S)의 표면 영역에 p형 반도체 영역 PR2가 형성되어 있다. 이 p형 반도체 영역 PR2의 표면에는, 금속 실리사이드막 SF가 형성되어 있다. 또한, 금속 실리사이드막 SF를 덮도록, 콘택트 층간 절연막 CIL이 형성되어 있다. 그리고, 콘택트 층간 절연막 CIL을 관통하도록, 콘택트 홀 CNT가 형성되어 있고, 콘택트 홀 CNT 내에는 도전성의 플러그 PLG가 형성되어 있다. 이 플러그 PLG는, 예를 들어 금속 실리사이드막 SF를 개재하여, 지지 기판(1S) 내에 형성되어 있는 p형 웰 PWL과 전기적으로 접속되어 있다.
플러그 PLG가 매립된 콘택트 층간 절연막 CIL 위에는, 층간 절연막 IL이 형성되어 있다. 그리고, 이 층간 절연막 IL에는, 배선홈이 형성되어 있고, 이 배선홈의 내부에 배선 L1이 형성되어 있다. 이 배선 L1은, 콘택트 층간 절연막 CIL에 매립되어 있는 플러그 PLG와 전기적으로 접속되어 있다. 따라서, 급전 영역 BR에 있어서, p형 웰 PWL과 배선 L1은, 플러그 PLG를 개재하여 전기적으로 접속되어 있게 된다. 예를 들어, 배선 L1은, 다마신 기술에 의해 형성된 구리막(Cu)으로 형성된 구리 배선이다. 이상과 같이 하여, 급전 영역 BR에 p형 웰 PWL에의 급전 구조가 형성되어 있게 된다. 또한, p형 웰 PWL은, 플러그 PLG 및 배선 L1을 개재하여, 예를 들어 기판 바이어스를 인가하는 전압 발생 회로와 전기적으로 접속되어 있어도 된다. 이 경우, p형 웰 PWL에 기판 바이어스를 인가할 수 있고, 이에 의해, 트랜지스터 형성 영역 AR에 형성되어 있는 n채널형 전계 효과 트랜지스터의 역치 전압의 가변 범위를 확대할 수 있다.
<실시 형태에 있어서의 특징>
다음에, 본 실시 형태에 있어서의 특징점에 대하여 설명한다. 본 실시 형태에 있어서의 특징점은, 예를 들어 도 2에 도시한 바와 같이, 소자 분리부 STI에 있어서, SOI 기판의 상면(실리콘층 SIL의 표면)과 대략 동일한 높이로부터 돌출된 돌출부 PJU를 갖고 있는 점에 있다. 즉, 본 실시 형태에 있어서의 특징점은, SOI 기판으로부터 돌출되고, 또한 쌓아올림층 PUL과 접촉하는 돌출부 PJU가 소자 분리부 STI에 형성되어 있는 점에 있다.
이에 의해, 도 2에 도시한 바와 같이, 활성 영역에 형성되는 쌓아올림층 PUL은, 활성 영역의 단부와 소자 분리부 STI의 경계 영역 근방에 있어서도, 쌓아올림층 PUL의 막 두께를 확보할 수 있다. 즉, 본 실시 형태에 있어서의 특징점에 의하면, 사이드 월 스페이서 SW2의 측벽에 접촉하는 부분으로부터 소자 분리부 STI의 돌출부 PJU와 접촉하는 부분에 걸쳐, 쌓아올림층 PUL의 막 두께를 대략 균일화할 수 있다. 바꿔 말하면, 본 실시 형태에 있어서의 특징점에 의하면, 활성 영역의 단부와 소자 분리부 STI의 경계 영역 근방에 있어서, 쌓아올림층 PUL이 「패싯 구조」로 되는 것을 억제할 수 있게 된다.
여기서, 본 실시 형태에 있어서의 기본 사상은, 예를 들어 도 1에 도시한 바와 같이, 선택 에피택셜 성장법에 의해, 평탄한 실리콘층 SIL 위에 쌓아올림층 PUL을 형성하는 경우, 실리콘의 성장하기 쉬운 방위의 관계나 성장 에너지의 대소 관계로부터, 활성 영역의 단부와 소자 분리부 STI의 경계 영역 근방에서는, 쌓아올림층 PUL의 구조가 「패싯 구조」로 된다. 그런데, 도 2에 도시한 바와 같이, 사이드 월 스페이서 SW2가 존재하는 다른 한쪽의 단부에서는, 사이드 월 스페이서 SW2와 접촉하도록 쌓아올림층 PUL이 형성되어 있다. 이 점에 본 발명자는 주목하고 있다. 즉, 예를 들어 사이드 월 스페이서 SW2와 같은 벽부가 존재하면, 이 벽부가 기점으로 되어, 쌓아올림층 PUL이 성장하는 것이다. 즉, 도 2의 사이드 월 스페이서 SW2의 측벽 근방을 보고 알 수 있는 바와 같이, 에피택셜 성장의 기점으로 되는 벽부가 존재하면, 「패싯 구조」의 형성이 억제되는 것이다. 따라서, 활성 영역의 단부와 소자 분리부 STI의 경계 영역 근방에 있어서도, 선택 에피택셜 성장의 기점으로 되는 벽부가 존재하면, 이 벽부를 기점으로 하여, 실리콘의 에피택셜 성장이 진행되어, 「패싯 구조」의 형성이 억제된다고 생각된다. 이 점에 본 실시 형태에 있어서의 기본 사상이 있다. 구체적으로, 본 실시 형태에 있어서의 기본 사상은, 평탄한 활성 영역의 단부와 소자 분리부 STI의 경계 영역 근방에, 선택 에피택셜 성장의 기점으로 되는 벽부를 형성한다고 하는 사상이다. 그리고, 본 실시 형태에서는, 이 기본 사상을 구현화하는 수단으로서, 상술한 본 실시 형태에 있어서의 특징점을 채용하고 있다. 즉, 소자 분리부 STI에 있어서, SOI 기판의 상면과 대략 동일한 높이로부터 돌출된 돌출부 PJU를 형성함으로써, 의도적으로, 실리콘의 성장하는 기점을 형성하고, 이 기점으로부터도 실리콘을 에피택셜 성장시키는 것이다. 즉, 본 실시 형태에서는, 소자 분리부 STI에 형성한 돌출부 PJU가, 평탄한 활성 영역의 단부와 소자 분리부 STI의 경계 영역 근방에 있어서 벽부로서 기능하게 된다.
이에 의해, 본 실시 형태에 의하면, 활성 영역의 단부와 소자 분리부 STI의 경계 영역 근방에 있어서, 소자 분리부 STI의 돌출부 PJU가 사이드 월 스페이서 SW2와 마찬가지로 벽부로서 기능한다. 이것으로부터, 도 2에 도시한 바와 같이, 사이드 월 스페이서 SW2의 측벽에 접촉하는 부분으로부터 소자 분리부 STI의 돌출부 PJU와 접촉하는 부분에 걸쳐, 쌓아올림층 PUL의 막 두께를 대략 균일화할 수 있다. 이 결과, 본 실시 형태에 의하면, 활성 영역의 단부와 소자 분리부 STI의 경계 영역 근방에 있어서, 쌓아올림층 PUL에 「패싯 구조」가 형성되지 않기 때문에, 「패싯 구조」에 기인하여 SOI 기판의 매립 절연층 BOX나 지지 기판(1S)에까지 도전형 불순물이 도입되는 것을 억제할 수 있다. 이것은, 도전형 불순물의 도입에 의해, 매립 절연층 BOX가 대미지를 받는 것을 억제할 수 있음과 함께, 지지 기판(1S) 내에 누설 전류의 발생원으로 되는 pn 접합이 형성되는 것을 억제하는 것을 의미한다. 따라서, 본 실시 형태에 의하면, SOI 기판의 매립 절연층 BOX의 막질 열화를 억제할 수 있고, 또한 SOI 기판의 지지 기판(1S)에서의 누설 전류의 증가를 억제할 수 있다. 이것으로부터, 본 실시 형태에 의하면, 반도체 장치의 신뢰성의 향상 및 성능의 향상을 도모할 수 있다.
또한, 본 실시 형태에서는, 쌓아올림층 PUL의 단부에 「패싯 구조」가 형성되어 있지 않은 만큼, 쌓아올림층 PUL의 평면적(평면 사이즈)을 크게 하지 않고, 쌓아올림층 PUL의 체적을 크게 할 수 있다. 이것은, 반도체 장치의 소형화를 희생시키지 않고, n채널형 전계 효과 트랜지스터 Q1의 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있는 것을 의미하고, 이 점에 의해, n채널형 전계 효과 트랜지스터 Q1의 기생 저항을 저감할 수 있게 된다. 따라서, 본 실시 형태에 의하면, 이 점에서도, 반도체 장치의 성능 향상을 도모할 수 있는 것을 알 수 있다.
본 실시 형태에서는, 직접적인 특징점으로서, 소자 분리부 STI에 있어서, SOI 기판의 상면(실리콘층 SIL의 표면)과 대략 동일한 높이로부터 돌출된 돌출부 PJU를 갖고 있는 점을 들 수 있다. 이 직접적인 특징점은, SOI 기판의 매립 절연층 BOX에 도전형 불순물이 도입되어 있지 않은 점이나, SOI 기판의 지지 기판(1S)에 형성된 p형 웰 PWL 내에 pn 접합이 형성되지 않는 점으로서도 현재화되게 된다.
또한, 본 실시 형태에 있어서의 특징점은, SOI 기판의 실리콘층 SIL의 표면을 기준으로 하여, 돌출부 PJU의 상면의 높이가, 쌓아올림층 PUL의 상면의 높이 이하이고, 또한, 쌓아올림층 PUL의 상면의 높이의 1/2 이상인 점에 있다. 예를 들어, 사이드 월 스페이서 SW2의 측벽으로부터 소자 분리부 STI와의 경계 영역에 걸쳐, 쌓아올림층 PUL의 막 두께의 균일성을 확보하는 관점에서, 소자 분리부 STI에 형성되는 돌출부 PJU의 높이를 쌓아올림층 PUL의 막 두께(설계 막 두께)와 동일 정도로 하는 것이 생각된다. 한편, 돌출부 PJU의 높이를 높게 하면, SOI 기판의 표면에서의 요철이 커지게 된다. 이 경우, 예를 들어 SOI 기판의 요철 전체에 걸쳐 초점을 맞추는 것이 곤란해져, 포토리소그래피 기술에서의 초점 어긋남이 발생하게 된다. 이것은, 초점이 맞은 상태에서의 패터닝이 곤란해지는 것을 의미한다. 따라서, 사이드 월 스페이서 SW2의 측벽으로부터 소자 분리부 STI와의 경계 영역에 걸쳐, 쌓아올림층 PUL의 막 두께의 균일성을 확보하기 위해서는, 소자 분리부 STI 위에 돌출부 PJU를 형성하는 구성이 유용하지만, 돌출부 PJU의 높이를 너무 높게 하면, 패터닝 정밀도의 저하라는 문제가 현재화되는 것이다. 따라서, 본 실시 형태에서는, 소자 분리부 STI 위에 형성되는 돌출부 PJU의 높이를 가능한 한 높게 하지 않고, 사이드 월 스페이서 SW2의 측벽으로부터 소자 분리부 STI와의 경계 영역에 걸쳐, 쌓아올림층 PUL의 막 두께의 균일성을 확보하는 고안을 실시하고 있다.
구체적으로, 본 실시 형태에서는, 예를 들어 도 2에 도시한 바와 같이, 소자 분리부 STI와 활성 영역의 경계 영역으로부터 소자 분리부 STI측을 향하여, 돌출부 PJU의 단부를 테이퍼 형상으로 하는 고안을 실시하고 있다.
도 3은 소자 분리부 STI와 활성 영역의 경계 영역 근방의 영역을 확대하여 도시하는 모식적인 단면도이다. 도 3에 도시한 바와 같이, 실리콘층 SIL의 표면을 기준으로 하여, 소자 분리부 STI로부터 상방으로 돌출되도록 돌출부 PJU가 형성되어 있고, 이 돌출부 PJU의 단부가 테이퍼 형상을 하고 있다. 이에 의해, 도 3에 도시한 바와 같이, 돌출부 PJU의 높이 h2를 쌓아올림층 PUL의 높이 h1보다도 낮게 하면서, 쌓아올림층 PUL의 단부의 막 두께를 쌓아올림층 PUL의 그 다른 부분의 막 두께와 동일 정도로 할 수 있다. 바꿔 말하면, 돌출부 PJU는 상방향이며, 또한 소자 분리부 STI의 중앙을 향하는 방향에 대하여 연속적으로 경사지는 경사면을 갖고 있고, 쌓아올림층 PUL은 이 경사면을 따라서 형성되어 있다. 그리고, 쌓아올림층 PUL은, 소자 분리부 STI의 상면에 도달한 후에는 상방향이며, 또한 소자 분리부 STI와 이격되는 방향을 향하여 연속적으로 경사지도록 형성되어 있다. 즉, 쌓아올림층 PUL은, 소자 분리부 STI의 상면에 도달할 때까지의 하부 영역에서는 소자 분리부 STI의 형상을 따라서 형성되고, 소자 분리부 STI의 상면보다 높은 위치인 상부 영역에서는 「패싯 구조」를 구성하고 있다.
이와 같이 하여, 본 실시 형태에서는, 돌출부 PJU의 단부에 테이퍼 형상을 형성함으로써, 돌출부 PJU의 높이를 불필요하게 높게 하지 않고, 쌓아올림층 PUL의 단부에서의 막 두께를 확보할 수 있는 것이다. 따라서, 본 실시 형태에 의하면, 돌출부 PJU의 존재에 기인하는 패터닝 정밀도의 저하라는 부작용을 억제하면서, 쌓아올림층 PUL의 단부에서의 막 두께를 확보할 수 있다.
예를 들어, 본 실시 형태에서는, 테이퍼 형상의 테이퍼각 θ를 45° 이상으로 함으로써, 쌓아올림층 PUL의 상면의 높이 이하이며, 또한 쌓아올림층 PUL의 상면의 높이의 1/2 이상의 막 두께라도, 쌓아올림층 PUL의 단부의 막 두께를 쌓아올림층 PUL의 그 다른 부분의 막 두께와 동일 정도로 할 수 있다.
<변형예 1>
실시 형태에 있어서의 기술적 사상은, 이하에 나타내는 변형예 1의 구성으로 해도 구현화할 수 있다. 도 4는 본 변형예 1에 있어서, 소자 분리부 STI와 활성 영역의 경계 영역 근방의 영역을 확대하여 도시하는 모식적인 단면도이다. 도 4에 도시한 바와 같이, 실리콘층 SIL의 표면을 기준으로 하여, 소자 분리부 STI로부터 상방으로 돌출되도록 돌출부 PJU가 형성되어 있고, 이 돌출부 PJU의 단면이 수직면으로 되어 있다. 이와 같이 구성되어 있는 본 변형예 1에 있어서도, 쌓아올림층 PUL의 단부의 막 두께를 쌓아올림층 PUL의 그 다른 부분의 막 두께와 동일 정도로 할 수 있다. 즉, 돌출부 PJU의 높이 h2를, 쌓아올림층 PUL의 두께 h1과 동일 정도로 할 수 있다. 이에 의해, 본 변형예 1에 있어서도, 쌓아올림층 PUL의 단부가 「패싯 구조」를 하고 있지 않기 때문에, 매립 절연층 BOX나 p형 웰 PWL 내에의 도전형 불순물의 주입이 억제된다. 이 결과, 본 변형예 1에 있어서도, 반도체 장치의 신뢰성 향상 및 성능 향상을 도모할 수 있다.
<변형예 2>
실시 형태에 있어서의 기술적 사상은, 이하에 나타내는 변형예 2의 구성으로 해도 구현화할 수 있다. 도 5는 본 변형예 2에 있어서, 소자 분리부 STI와 활성 영역의 경계 영역 근방의 영역을 확대하여 도시하는 모식적인 단면도이다. 도 5에 도시한 바와 같이, 실리콘층 SIL의 표면을 기준으로 하여, 소자 분리부 STI로부터 상방으로 돌출되도록 돌출부 PJU가 형성되어 있고, 이 돌출부 PJU의 단면이 수직면으로 되어 있다. 여기서, 본 변형예 2에서는, 돌출부 PJU의 단부가 수직 형상을 하고 있는 것을 전제로 하여, 예를 들어 돌출부 PJU의 높이 h2가 쌓아올림층 PUL의 높이 h1보다도, 매립 절연층 BOX의 막 두께의 분만큼 낮게 되어 있다. 이와 같이 구성되어 있는 본 변형예 2에 있어서도, 쌓아올림층 PUL의 단부의 막 두께를 쌓아올림층 PUL의 그 다른 부분의 막 두께와 동일 정도로 할 수 있다. 이에 의해, 본 변형예 2에 있어서도, 쌓아올림층 PUL의 단부가 「패싯 구조」를 하고 있지 않기 때문에, 매립 절연층 BOX나 p형 웰 PWL 내에의 도전형 불순물의 주입이 억제된다. 바꿔 말하면, 쌓아올림층 PUL은 소자 분리부 STI의 측면을 따라서 형성되어 있다. 그리고, 쌓아올림층 PUL은, 소자 분리부 STI의 상면에 도달한 후에는 상방향이며, 또한 소자 분리부 STI와 이격되는 방향을 향하여 연속적으로 경사지도록 형성되어 있다. 즉, 쌓아올림층 PUL은, 소자 분리부 STI의 상면에 도달할 때까지의 하부 영역에서는 소자 분리부 STI의 형상을 따라서 형성되고, 소자 분리부 STI의 상면보다 높은 위치인 상부 영역에서는 「패싯 구조」를 구성하고 있다. 이 결과, 본 변형예 2에 있어서도, 반도체 장치의 신뢰성 향상 및 성능 향상을 도모할 수 있다.
단, 본 변형예 2에서는, 돌출부 PJU의 높이 h2가 쌓아올림층 PUL의 높이 h1보다도, 매립 절연층 BOX의 막 두께의 분만큼 낮게 되어 있다. 이 때문에, 도전형 불순물의 도입 공정에 있어서, SOI 기판의 매립 절연층 BOX 내에도 도전형 불순물이 도입되기 때문에, 매립 절연층 BOX가 대미지를 받을 가능성이 있지만, 적어도, 본 변형예 2에 있어서도, p형 웰 PWL에의 도전형 불순물의 주입은 억제된다. 즉, 본 변형예 2에 있어서도, p형 웰 PWL에 도전형 불순물이 도입되어 본의 아닌 pn 접합이 형성되는 것에 기인하는 누설 전류의 발생을 억제할 수는 있기 때문에, 적어도, 이 점에 있어서, 반도체 장치의 성능 향상을 도모할 수 있다. 또한, 본 변형예 2에 있어서, 돌출부 PJU의 높이 h2를 변형예 1과 마찬가지로 높게 해도 된다.
<실시 형태에 있어서의 반도체 장치의 제조 방법>
본 실시 형태에 있어서의 반도체 장치는, 상기와 같이 구성되어 있고, 이하에, 그 제조 방법에 대하여, 도면을 참조하면서 설명한다.
먼저, 도 6에 도시한 바와 같이, 지지 기판(1S)과, 지지 기판(1S) 위에 형성된 매립 절연층 BOX와, 매립 절연층 BOX 위에 형성된 실리콘층 SIL을 포함하는 SOI 기판을 준비한다. 이와 같은 SOI 기판은, 예를 들어 산소 주입 기술이나 접합 기술을 사용함으로써 제조할 수 있다.
다음에, 도 7에 도시한 바와 같이, 예를 들어 CVD(Chemical Vapor Deposition)법을 사용함으로써, SOI 기판의 실리콘층 SIL 위에 산화실리콘막 OXF를 형성하고, 이 산화실리콘막 OXF 위에 질화실리콘막 SNF를 형성한다.
그 후, 도 8에 도시한 바와 같이, 산화실리콘막 OXF와 실리콘층 SIL과 매립 절연층 BOX를 관통하여 지지 기판(1S)에 도달하는 소자 분리부 STI를 SOI 기판에 형성한다. 구체적으로는, 포토리소그래피 기술 및 드라이 에칭 기술을 사용함으로써, SOI 기판에 홈(트렌치)을 형성하고, 홈의 내벽을 산화한 후, 홈의 내부에 산화실리콘막을 매립한다. 그리고, 화학적 기계적 연마법(CMP:Chemical Mechanical Polishing)을 사용함으로써, 질화실리콘막 SNF를 연마한다.
계속해서, 도 9에 도시한 바와 같이, 예를 들어 웨트 에칭 기술을 사용함으로써, 산화실리콘막 OXF를 제거한다. 이때, 홈에 매립되어 있는 산화실리콘막은, 실리콘층 SIL 위에 형성되어 있는 산화실리콘막 OXF보다도 치밀한 막으로 형성되어 있기 때문에, 산화실리콘막 OXF보다도 에칭되기 어렵다. 이 결과, 도 9에 도시한 바와 같이, 산화실리콘막 OXF를 제거하면, 소자 분리부 STI에 돌출부 PJU가 형성되고, 이 돌출부 PJU의 단부에 테이퍼 형상이 형성된다. 즉, 산화실리콘막 OXF에 대하여 에칭을 실시함으로써, 소자 분리부 STI에 SOI 기판으로부터 돌출된 돌출부 PJU를 형성한다. 이때, 실리콘층 SIL 위에 형성되어 있는 산화실리콘막 OXF의 막 두께에 따라, 돌출부 PJU의 높이가 결정된다. 즉, 도 7의 단계에서 형성되는 산화실리콘막 OXF의 막 두께를 적절히 설정함으로써, 돌출부 PJU의 높이를 제어할 수 있다.
다음에, 도 10에 도시한 바와 같이, SOI 기판 위에 레지스트막 RF를 도포한 후, 포토리소그래피 기술을 사용함으로써, 레지스트막 RF를 패터닝한다. 이 레지스트막 RF의 패터닝은, SOI 기판의 트랜지스터 형성 영역 AR을 덮고, 또한, SOI 기판의 급전 영역 BR을 노출하도록 행해진다. 그리고, 패터닝한 레지스트막 RF를 마스크로 한 에칭 기술에 의해, 급전 영역 BR에 노출되어 있는 SOI 기판의 실리콘층 SIL과, 실리콘층 SIL의 하층에 형성되어 있는 매립 절연층 BOX를 제거한다. 이에 의해, 급전 영역 BR에 있어서는, SOI 기판의 지지 기판(1S)의 표면이 노출되게 된다. 그리고, 레지스트막 RF를 제거한다.
그 후, 도 11에 도시한 바와 같이, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, SOI 기판의 지지 기판(1S) 내에 p형 불순물을 도입한다. 이에 의해, SOI 기판의 지지 기판(1S) 내에 p형 웰 PWL을 형성한다. 이 p형 웰 PWL은, 트랜지스터 형성 영역 AR로부터 급전 영역 BR에 걸쳐 형성된다.
계속해서, 도 12에 도시한 바와 같이, 트랜지스터 형성 영역 AR에 있어서, 소자 분리부 STI에 의해 구획된 활성 영역 내의 실리콘층 SIL 위에 게이트 절연막 GOX를 형성한다. 이 게이트 절연막 GOX는, 예를 들어 산화실리콘막으로 형성되고, 그 막 두께는 2㎚∼10㎚ 정도이다. 또한, 게이트 절연막 GOX는, 전술한 바와 같이 산화실리콘막 대신에 고유전율막을 사용해도 된다. 그리고, 예를 들어 CVD법을 사용함으로써, 트랜지스터 형성 영역 AR에 형성되어 있는 게이트 절연막 GOX 위로부터, 급전 영역 BR에 노출되는 지지 기판(1S) 위에 걸쳐, 폴리실리콘막 PF를 형성하고, 이 폴리실리콘막 PF 위에, 예를 들어 질화실리콘막을 포함하는 캡막 CAP를 형성한다.
그 후, 도 13에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 캡막 CAP와 폴리실리콘막 PF를 패터닝함으로써, 폴리실리콘막 PF를 포함하는 게이트 전극 GE와, 이 게이트 전극 GE 위에 형성된 캡막 CAP를 형성한다. 또한, 게이트 전극 GE는, 전술한 바와 같이 폴리실리콘막 대신에 금속막이나, 금속막과 폴리실리콘의 적층막을 사용해도 된다.
다음에, 도 14에 도시한 바와 같이, 캡막 CAP와 게이트 전극 GE를 덮도록, SOI 기판 위에 산화실리콘막과 질화실리콘막을 퇴적한 후, 에치 백함으로써, 게이트 전극 GE의 양측의 측벽에 사이드 월 스페이서 SW1을 형성한다. 이때, 급전 영역 BR에 있어서, SOI 기판의 지지 기판(1S)의 표면은, 질화실리콘막을 포함하는 보호막 PRF로 덮여 있다.
계속해서, 도 15에 도시한 바와 같이, 선택 에피택셜법을 사용함으로써, 트랜지스터 형성 영역 AR에 있어서 노출되는 SOI 기판의 실리콘층 SIL 위에, 실리콘으로 이루어지는 쌓아올림층 PUL을 형성한다. 이때, 도 15에 도시한 바와 같이, 노출되는 실리콘층 SIL로부터 실리콘이 성장함과 함께, 사이드 월 스페이서 SW1의 측벽으로부터도 실리콘이 성장한다. 또한, 본 실시 형태에서는, 소자 분리부 STI에 돌출부 PJU가 형성되어 있고, 이 돌출부 PJU의 단부(테이퍼부)를 기점으로 해도 실리콘이 성장한다.
이 결과, 도 15에 도시한 바와 같이, 사이드 월 스페이서 SW1의 측벽으로부터 소자 분리부 STI의 돌출부 PJU에 걸쳐 대략 균일한 막 두께를 갖는 쌓아올림층 PUL이 형성된다. 예를 들어, 쌓아올림층 PUL의 막 두께는 40㎚ 정도 이하이다. 이때, 쌓아올림층 PUL은, 돌출부 PJU와 접촉하고, 또한 실리콘층 SIL의 표면을 기준으로 하여, 쌓아올림층 PUL의 상면의 높이는, 돌출부 PJU의 상면의 높이보다도 높고, 또한 2배 이하로 되도록 형성된다. 또한, 급전 영역 BR에 있어서는, 지지 기판(1S)의 표면이 보호막 PRF로 덮여 있기 때문에, 지지 기판(1S)의 표면으로부터 실리콘은 성장하지 않게 된다. 즉, 급전 영역 BR에 형성되어 있는 보호막 PRF는, 실리콘의 성장을 방지하는 기능을 갖고 있게 된다.
그 후, 도 16에 도시한 바와 같이, 게이트 전극 GE의 양측의 측벽에 형성되어 있는 사이드 월 스페이서 SW1을 제거한다. 이때, 캡막 CAP도 제거된다. 그리고, 사이드 월 스페이서 SW1을 제거함으로써 노출되는 실리콘층 SIL과, 쌓아올림층 PUL의 일부에, 주입 에너지가 10keV 이하이고, 또한 제1 도우즈량(1×1015㎝-2)으로, 도전형 불순물(n형 불순물)을 도입한다. 이에 의해, 게이트 전극 GE의 하층에 존재하는 채널 영역을 사이에 두도록, 게이트 전극 GE에 정합한 한 쌍의 익스텐션 영역 EX가 형성된다. 마찬가지로, 쌓아올림층 PUL의 표면에 n형 반도체 영역 NR1이 형성된다. 또한, 급전 영역 BR의 p형 웰 PWL에는, 다른 공정에 의해 p형 반도체 영역 PR1이 형성된다. 또한, 후의 공정에서 p형 반도체 영역 PR2가 형성되기 때문에, 이 p형 반도체 영역 PR1은 생략하는 것도 가능하다.
다음에, 도 17에 도시한 바와 같이, SOI 기판 위에 질화실리콘막을 퇴적한 후, 이 질화실리콘막을 에치 백함으로써, 게이트 전극 GE의 측벽에, 다시, 사이드 월 스페이서 SW2(리플레이스 사이드 월 스페이서)를 형성한다.
그리고, 도 18에 도시한 바와 같이, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 쌓아올림층 PUL과, 쌓아올림층 PUL의 하층에 있는 실리콘층 SIL에 걸쳐, 제1 도우즈량보다도 높은 제2 도우즈량으로 도전형 불순물(n형 불순물)을 도입한다. 이에 의해, 쌓아올림층 PUL과, 쌓아올림층 PUL의 하층에 있는 실리콘층 SIL에 걸쳐, n형 반도체 영역 NR2가 형성된다. 이 결과, 한쪽(좌측)의 익스텐션 영역 EX와 한쪽(좌측)의 n형 반도체 영역 NR2에 의해 소스 영역이 형성되고, 다른 쪽(우측)의 익스텐션 영역 EX와 다른 쪽(우측)의 n형 반도체 영역 NR2에 의해 드레인 영역이 형성된다. 또한, 급전 영역 BR에는, 다른 공정에 의해, 지지 기판(1S)의 표면에 p형 반도체 영역 PR2가 형성된다. 이 p형 반도체 영역 PR2는 p형 반도체 영역 PR1보다도 고농도의 불순물 영역이다.
계속해서, 도 19에 도시한 바와 같이, 게이트 전극 GE의 표면에 금속 실리사이드막 SF를 형성하고, 또한 쌓아올림층 PUL의 표면에도 금속 실리사이드막 SF를 형성한다. 마찬가지로, 급전 영역 BR에 형성되어 있는 p형 반도체 영역 PR2의 표면에도 금속 실리사이드막 SF를 형성한다. 구체적으로, 금속 실리사이드막 SF는, 예를 들어 코발트 실리사이드막이나, 니켈 실리사이드막, 플래티늄 실리사이드막 등으로 형성된다. 금속 실리사이드막 SF는, 예를 들어 스퍼터링법을 사용함으로써, SOI 기판을 덮도록 금속막을 형성하고, 그 후, SOI 기판에 열처리를 가함으로써, 금속막과 실리콘을 실리사이드 반응시킴으로써 형성할 수 있다. 이와 같이 하여, SOI 기판의 트랜지스터 형성 영역 AR에, n채널형 전계 효과 트랜지스터 Q1을 형성할 수 있다.
그 후, 배선 공정이 실시된다. 즉, 도 2에 도시한 바와 같이, n채널형 전계 효과 트랜지스터 Q1을 형성한 트랜지스터 형성 영역 AR과 급전 영역 BR에 걸쳐, SOI 기판을 덮도록, 콘택트 층간 절연막 CIL을 형성한다. 이 콘택트 층간 절연막 CIL은, 예를 들어 산화실리콘막이나, 질화실리콘막과 산화실리콘막의 적층막으로 형성되고, 예를 들어 CVD법을 사용함으로써 형성할 수 있다.
그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 콘택트 층간 절연막 CIL을 관통하는 콘택트 홀 CNT를 형성한 후, 이 콘택트 홀 CNT에 배리어 도체막 및 텅스텐막을 매립함으로써 플러그 PLG를 형성한다. 특히, 급전 영역 BR에 있어서도, p형 반도체 영역 PR2에 접속하는 플러그 PLG가 형성되고, 이에 의해, 급전 구조가 형성된다.
다음에, 플러그 PLG를 형성한 콘택트 층간 절연막 CIL 위에, 예를 들어 CVD법을 사용함으로써, 산화실리콘막이나 저유전율막을 포함하는 층간 절연막 IL을 형성한다. 그 후, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 층간 절연막 IL에 배선홈을 형성한다. 계속해서, 이 배선홈에 배리어 도체막과 구리막을 매립하고, 층간 절연막 IL 위에 형성되는 불필요한 배리어 도체막 및 구리막을, 예를 들어 CMP법에 의해 제거한다(다마신 기술). 이에 의해, 층간 절연막 IL에 매립된 구리 배선을 포함하는 배선 L1을 형성할 수 있다. 그 후, 또한, 배선 L1을 형성한 층간 절연막 IL 위에 다층 배선을 형성하지만, 이 공정의 설명은 생략한다. 이상과 같이 하여, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1S : 지지 기판
AR : 트랜지스터 형성 영역
BOX : 매립 절연층
BR : 급전 영역
CIL : 콘택트 층간 절연막
CNT : 콘택트 홀
EX : 익스텐션 영역
GE : 게이트 전극
GOX : 게이트 절연막
IL : 층간 절연막
L1 : 배선
NR1 : n형 반도체 영역
NR2 : n형 반도체 영역
OXF : 산화실리콘막
PJU : 돌출부
PLG : 플러그
PR1 : p형 반도체 영역
PR2 : p형 반도체 영역
PUL : 쌓아올림층
Q1 : n채널형 전계 효과 트랜지스터
SF : 금속 실리사이드막
SIL : 실리콘층
SNF : 질화실리콘막
STI : 소자 분리부
SW1 : 사이드 월 스페이서
SW2 : 사이드 월 스페이서

Claims (18)

  1. 기판층과, 상기 기판층 위에 형성된 절연층과, 상기 절연층 위에 형성된 실리콘층을 포함하는 SOI 기판과,
    상기 실리콘층과 상기 절연층을 관통하여 상기 기판층에 도달하는 소자 분리부와,
    상기 소자 분리부에 의해 구획된 활성 영역에 형성된 전계 효과 트랜지스터를 구비하고,
    상기 전계 효과 트랜지스터는,
    상기 실리콘층 내의 채널 영역과,
    상기 채널 영역 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극과,
    상기 실리콘층 위에 형성된 쌓아올림층을 갖고,
    상기 소자 분리부는, 상기 SOI 기판으로부터 돌출되고, 또한, 상기 쌓아올림층과 접촉하는 돌출부를 갖고,
    상기 실리콘층의 표면을 기준으로 하여, 상기 돌출부의 상면의 높이는, 상기 쌓아올림층의 상면의 높이 이하이고, 또한, 상기 쌓아올림층의 상면의 높이의 1/2 이상인 반도체 장치.
  2. 제1항에 있어서,
    상기 돌출부의 단부는 테이퍼 형상인 반도체 장치.
  3. 제2항에 있어서,
    상기 테이퍼 형상의 테이퍼각은 45° 이상인 반도체 장치.
  4. 제1항에 있어서,
    상기 돌출부의 단면은 수직면인 반도체 장치.
  5. 제4항에 있어서,
    상기 실리콘층의 표면을 기준으로 하여, 상기 돌출부의 상면의 높이는, 상기 쌓아올림층의 상면의 높이보다도, 상기 절연층의 두께의 분만큼 낮은 반도체 장치.
  6. 제1항에 있어서,
    상기 쌓아올림층은, 상기 전계 효과 트랜지스터의 소스 영역의 일부, 또는, 상기 전계 효과 트랜지스터의 드레인 영역의 일부를 구성하고 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 쌓아올림층에는, 도전형 불순물이 도입되어 있는 반도체 장치.
  8. 제7항에 있어서,
    상기 절연층에는, 상기 도전형 불순물이 도입되어 있지 않은 반도체 장치.
  9. 제1항에 있어서,
    상기 쌓아올림층의 상면에는 실리사이드막이 형성되고,
    상기 쌓아올림층은, 상기 실리사이드막을 개재하여, 플러그와 전기적으로 접속되어 있는 반도체 장치.
  10. 제1항에 있어서,
    상기 전계 효과 트랜지스터는 완전 공핍형 트랜지스터인 반도체 장치.
  11. (a) 기판층과, 상기 기판층 위에 형성된 절연층과, 상기 절연층 위에 형성된 실리콘층을 포함하는 SOI 기판을 준비하는 공정,
    (b) 상기 실리콘층 위에 제1 절연막을 형성하는 공정,
    (c) 상기 (b) 공정 후, 상기 제1 절연막과 상기 실리콘층과 상기 절연층을 관통하여 상기 기판층에 도달하는 소자 분리부를 상기 SOI 기판에 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 제1 절연막에 대하여 에칭을 실시함으로써, 상기 소자 분리부에 상기 SOI 기판으로부터 돌출된 돌출부를 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 소자 분리부에 의해 구획된 활성 영역 내의 상기 실리콘층 위에 게이트 절연막을 형성하는 공정,
    (f) 상기 게이트 절연막 위에 게이트 전극을 형성하는 공정,
    (g) 상기 (f) 공정 후, 상기 실리콘층 위에 쌓아올림층을 형성하는 공정,
    (h) 상기 (g) 공정 후, 상기 쌓아올림층에 도전형 불순물을 도입하는 공정을 구비하고,
    상기 (g) 공정에 있어서,
    상기 쌓아올림층은, 상기 돌출부와 접촉하고,
    상기 실리콘층의 표면을 기준으로 하여, 상기 쌓아올림층의 상면의 높이는, 상기 돌출부의 상면의 높이보다도 높고, 또한, 2배 이하인 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 (g) 공정은, 선택 에피택셜법을 사용함으로써, 상기 실리콘층 위에 상기 쌓아올림층을 형성하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 (d) 공정은, 상기 제1 절연막에 대하여 웨트 에칭을 실시함으로써, 상기 소자 분리부에 상기 SOI 기판으로부터 돌출된 상기 돌출부를 형성하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    (i) 상기 (f) 공정과 상기 (g) 공정 사이에, 상기 게이트 전극의 측벽에 제1 사이드 월을 형성하는 공정을 갖고,
    상기 (h) 공정은,
    (h1) 상기 제1 사이드 월을 제거하는 공정,
    (h2) 상기 제1 사이드 월을 제거함으로써 노출되는 상기 실리콘층과, 상기 쌓아올림층의 일부에 제1 도우즈량으로 상기 도전형 불순물을 도입하는 공정,
    (h3) 상기 (h2) 공정 후, 상기 게이트 전극의 측벽에 제2 사이드 월을 형성하는 공정,
    (h4) 상기 (h3) 공정 후, 상기 쌓아올림층과, 상기 쌓아올림층의 하층에 있는 상기 실리콘층에 걸쳐, 상기 제1 도우즈량보다도 높은 제2 도우즈량으로 상기 도전형 불순물을 도입하는 공정을 갖는 반도체 장치의 제조 방법.
  15. 기판, 상기 기판 위에 형성된 절연층 및 상기 절연층 위에 형성된 실리콘층을 갖는 SOI 기판과,
    상기 실리콘층 및 상기 절연층을 관통하여 상기 기판에 도달하는 소자 분리부와,
    상기 소자 분리부에 의해 구획된 상기 실리콘층에 형성된 전계 효과 트랜지스터를 구비하고,
    상기 전계 효과 트랜지스터의 게이트 전극과 상기 소자 분리부 사이의 상기 실리콘층 위에는, 실리콘을 포함하는 쌓아올림층이 형성되어 있고,
    상기 소자 분리부는, 상기 실리콘층의 표면을 기준으로 하여 돌출되어 있는 돌출부를 갖고,
    상기 돌출부의 단부에는, 상방향으로서, 또한, 상기 소자 분리부의 중앙을 향하는 방향에 대하여 연속적으로 경사져 있는 경사면이 형성되어 있고,
    상기 쌓아올림층은 상기 경사면을 따라서 형성되어 있는 반도체 장치.
  16. 제15항에 있어서,
    상기 쌓아올림층은, 상기 소자 분리부의 상면보다 낮은 하부 영역에서는 상기 소자 분리부를 따라서 형성되어 있고, 상기 소자 분리부의 상면보다 높은 상부 영역에서는 패싯 구조를 구성하고 있는 반도체 장치.
  17. 제16항에 있어서,
    상기 패싯 구조는, 상방향이며, 또한, 상기 소자 분리부와 이격되는 방향을 향하여 연속적으로 경사지도록 형성되어 있는 부분을 갖는 반도체 장치.
  18. 제15항에 있어서,
    상기 쌓아올림층 및 상기 쌓아올림층 아래의 상기 실리콘층에 불순물이 도입되어 있음으로써, 상기 전계 효과 트랜지스터의 소스 영역의 일부, 또는, 상기 전계 효과 트랜지스터의 드레인 영역의 일부가 구성되어 있는 반도체 장치.
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