JP2014236097A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】SOI基板上部のSOI層SL上に形成するエピタキシャル層T1を、SOI層SLに隣接する素子分離領域STIの上面の端部を覆うように広い幅で形成する。これにより、形成位置がずれたコンタクトプラグCPが、SOI層SLの下の半導体基板SBに接続されることを防ぐ。また、エピタキシャル層T1を広い幅で形成することで、その下のSOI層SLの端部がシリサイド化されることを防ぐことで、MISFETの寄生抵抗の増大を防ぐ。
【選択図】図29
Description
本実施の形態では、SOI基板上に半導体素子を形成する際に、当該素子に接続するコンタクトプラグが支持基板に接続されることを防ぐことについて、以下に説明する。また、BOX膜上のSOI層の幅が小さくなることを防ぐことについて、以下に説明する。
本実施の形態では、前記実施の形態1において説明した、エピタキシャル層の幅を拡げた構造をSRAMに適用する場合について説明する。以下では、図31〜図37を用いて、本実施の形態の半導体装置の製造工程を説明する。図31、図33、図34および図36は、本実施の形態の半導体装置の製造工程を説明するために用いる断面図である。図32および図35は、本実施の形態の半導体装置の製造工程を説明するために用いる平面図である。また、図37は本実施の形態において形成するSRAMの構造を説明するために用いる等価回路図である。
本実施の形態では、前記実施の形態1および前記実施の形態2と同様に、SOI基板を有する半導体装置において、活性領域に接続するコンタクトプラグが平面視において不活性領域と重なって形成されることに起因するMISFETの動作不良を防止することについて説明する。本実施の形態は、SOI基板を用いてSRAMを形成する場合に、転送用MIFETおよび駆動用MISFETをSOI基板上に形成し、負荷用MISFETをバルクシリコン基板上に形成することを特徴とするものである。
(b1)前記半導体層および前記半導体基板を開口する溝内に埋め込まれた第2絶縁膜を含む素子分離領域を形成する工程、
(c1)前記第2領域の前記半導体層を除去することでバルク領域を形成する工程、
(d1)前記第1領域および前記第2領域に跨る複数の第1ゲート電極を形成し、前記第1領域に複数の第2ゲート電極とを形成する工程、
(e1)前記第1領域の前記半導体基板の上面にP型の不純物を導入して第1ソース・ドレイン領域を形成し、前記第1ソース・ドレイン領域および前記第1ゲート電極を有する負荷用トランジスタを形成する工程、
(f1)前記第2領域の前記半導体層の上面にN型の不純物を導入して第2ソース・ドレイン領域を形成し、
前記第2ソース・ドレイン領域および前記第1ゲート電極を有する複数の駆動用トランジスタと、
前記第2ソース・ドレイン領域および前記第2ゲート電極を有する複数の転送用トランジスタとを形成する工程、
(g1)前記第1ソース・ドレイン領域、前記第2ソース・ドレイン領域、前記第1ゲート電極および前記第2ゲート電極のそれぞれにコンタクトプラグを接続する工程、
を有する、半導体装置の製造方法。
前記コンタクトプラグは、平面視において、前記第1ソース・ドレイン領域および前記素子分離領域に重なって形成されている、半導体装置の製造方法。
(d2)前記(d1)工程の後、前記第1ゲート電極の横の前記半導体基板の上面上と、前記第2ゲート電極の横の前記半導体層の上面上とのそれぞれにエピタキシャル層を形成する工程をさらに有し、
前記エピタキシャル層は、前記第1ソース・ドレイン領域の上面または前記第2ソース・ドレイン領域の上面と、前記素子分離領域の上面とを覆うように形成されている、半導体装置の製造方法。
1B バルク領域
1C バックゲートコンタクト領域
1D NMIS領域
1E PMIS領域
AN1、AN2、AP1、AP2 活性領域
BX BOX膜
CS 絶縁膜
CH コンタクトホール
CP コンタクトプラグ
D1 酸化シリコン膜
D2 窒化シリコン膜
DL1、DL2 データ線
E1〜E4 電圧制御拡散領域
ES 絶縁膜
F1、F2 ゲート絶縁膜
G1 ポリシリコン膜
GS ゲート電極
IL 層間絶縁膜
INV1、INV2 CMISインバータ
MC メモリセル
N1、N2 n型ウエル
O1 酸化シリコン膜
OX 絶縁膜
P1、P2 p型ウエル
PR1 フォトレジストパターン
QD1、QD2 駆動用MISFET
QP1、QP2 負荷用MISFET
QT1、QT2 転送用MISFET
S1、S2 サイドウォール
SB 半導体基板
SC シリサイド層
SCP シェアードコンタクトプラグ
SD1、SD3 n型拡散層
SD2、SD4 p型拡散層
SL SOI層(シリコン層)
STI 素子分離領域
T1〜T7 エピタキシャル層
WL ワード線
X1〜X4 エクステンション層
Y1〜Y4 半導体領域
Claims (20)
- 半導体基板、前記半導体基板上の絶縁膜、および前記絶縁膜上の半導体層を有するSOI基板と、
前記半導体層上にゲート絶縁膜を介して形成された第1ゲート電極、および、前記第1ゲート電極の横の前記半導体層とその上面に接するエピタキシャル層とに形成されたソース・ドレイン領域を含む電界効果トランジスタと、
前記半導体層および前記半導体基板を開口して前記SOI基板の上面に形成された溝内に埋め込まれた素子分離領域と、
前記エピタキシャル層に接続されたコンタクトプラグと、
を有し、
前記エピタキシャル層は、前記半導体層の上面および前記素子分離領域の上面を覆うように形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記コンタクトプラグは、平面視において前記半導体層および前記素子分離領域に重なって形成されている、半導体装置。 - 請求項2記載の半導体装置において、
前記コンタクトプラグの底面の端部は前記エピタキシャル層の直上で終端している、半導体装置。 - 請求項1記載の半導体装置において、
前記エピタキシャル層の表面にはシリサイド層が形成されており、
前記コンタクトプラグは前記シリサイド層を介して前記エピタキシャル層に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
前記素子分離領域の上面の端部に凹部が形成されており、
前記凹部の上面の高さは前記半導体層の上面よりも低く、
前記凹部内に前記エピタキシャル層が埋め込まれている、半導体装置。 - 請求項5記載の半導体装置において、
前記半導体層の側壁は前記エピタキシャル層により覆われている、半導体装置。 - 請求項1記載の半導体装置において、
前記半導体層に対する前記電界効果トランジスタのチャネル方位は45度である、半導体装置。 - 請求項2記載の半導体装置において、
前記コンタクトプラグは、前記素子分離領域の直上に形成された第2ゲート電極に接続されており、
前記コンタクトプラグは、前記エピタキシャル層と前記第2ゲート電極との間で露出している前記素子分離領域に接している、半導体装置。 - 請求項8記載の半導体装置において、
前記電界効果トランジスタはSRAMを構成するP型の負荷用トランジスタであり、
前記SRAMは複数の前記負荷用トランジスタ、複数のN型の駆動用トランジスタおよび複数のN型の転送用トランジスタを有し、
前記コンタクトプラグは、前記転送用トランジスタおよび前記駆動用トランジスタのそれぞれを構成する前記第2ゲート電極と、前記負荷用トランジスタのドレイン領域とに接続されている、半導体装置。 - バルク領域およびSOI領域を有する半導体基板と、
前記バルク領域に形成された複数の負荷用トランジスタ、前記SOI領域に形成された複数の駆動用トランジスタ、および、前記SOI領域に形成された複数の転送用トランジスタを含むSRAMと、
を有し、
前記複数の負荷用トランジスタ、前記複数の駆動用トランジスタおよび前記複数の転送用トランジスタのそれぞれのソース・ドレイン領域は平面視において素子分離領域により囲まれており、それぞれの前記ソース・ドレイン領域の上面にはコンタクトプラグが接続されている、半導体装置。 - 請求項10記載の半導体装置において、
前記コンタクトプラグは、平面視において、前記複数の負荷用トランジスタの前記ソース・ドレイン領域と、前記ソース・ドレイン領域に隣接する前記素子分離領域とに重なって形成されている、半導体装置。 - 請求項10記載の半導体装置において、
前記ソース・ドレイン領域の上面に接するエピタキシャル層が形成されており、
前記エピタキシャル層は、前記ソース・ドレイン領域の上面および前記素子分離領域の上面を覆うように形成されている、半導体装置。 - (a1)半導体基板、前記半導体基板上の第1絶縁膜、および前記第1絶縁膜上の半導体層を有するSOI基板を用意する工程、
(b1)前記半導体層および前記半導体基板を開口する溝内に埋め込まれた第2絶縁膜を含む素子分離領域を形成する工程、
(c1)前記(b1)工程の後、前記半導体層上にゲート絶縁膜を介して第1ゲート電極を形成する工程、
(d1)前記第1ゲート電極の横の領域において、前記半導体層の上面に接するエピタキシャル層を形成する工程、
(e1)前記エピタキシャル層およびその下の前記半導体層に不純物を導入してソース・ドレイン領域を形成することで、前記第1ゲート電極および前記ソース・ドレイン領域を有する電界効果トランジスタを形成する工程、
(f1)前記エピタキシャル層にコンタクトプラグを接続する工程、
を有し、
前記エピタキシャル層は、前記半導体層の上面および前記素子分離領域の上面を覆うように形成されている、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記コンタクトプラグは、平面視において前記半導体層および前記素子分離領域に重なって形成されている、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
(e2)前記(e1)工程の後、前記エピタキシャル層の表面にシリサイド層を形成する工程をさらに有し、
前記(f1)工程では、前記コンタクトプラグを前記シリサイド層を介して前記エピタキシャル層に接続する、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記素子分離領域の上面の端部に凹部が形成されており、
前記凹部の上面の高さは前記半導体層の上面よりも低く、
前記凹部内に前記エピタキシャル層が埋め込まれている、半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
前記半導体層の側壁は前記エピタキシャル層により覆われている、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記半導体層に対する前記電界効果トランジスタのチャネル方位は45度である、半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記(c1)工程では、前記素子分離領域上に第2ゲート電極を形成し、
前記コンタクトプラグは、前記素子分離領域の直上に形成された第2ゲート電極に接続されており、
前記コンタクトプラグは、前記エピタキシャル層と前記第2ゲート電極との間で露出している前記素子分離領域に接している、半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記電界効果トランジスタはSRAMを構成するP型の負荷用トランジスタであり、
前記SRAMは複数の前記負荷用トランジスタ、複数のN型の駆動用トランジスタおよび複数のN型の転送用トランジスタを有し、
前記コンタクトプラグは、前記転送用トランジスタおよび前記駆動用トランジスタのそれぞれを構成する前記第2ゲート電極と、前記負荷用トランジスタのドレイン領域とに接続されている、半導体装置の製造方法。
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