JP2014236097A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＳＯＩ基板を用いた半導体装置において、ＭＩＳＦＥＴの動作不良を防ぎ、半導体装置の信頼性を向上させる。また、ＭＩＳＦＥＴの寄生抵抗を低減し、半導体装置の性能を向上させる。
【解決手段】ＳＯＩ基板上部のＳＯＩ層ＳＬ上に形成するエピタキシャル層Ｔ１を、ＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩの上面の端部を覆うように広い幅で形成する。これにより、形成位置がずれたコンタクトプラグＣＰが、ＳＯＩ層ＳＬの下の半導体基板ＳＢに接続されることを防ぐ。また、エピタキシャル層Ｔ１を広い幅で形成することで、その下のＳＯＩ層ＳＬの端部がシリサイド化されることを防ぐことで、ＭＩＳＦＥＴの寄生抵抗の増大を防ぐ。
【選択図】図２９

Description

本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に適用して有効な技術に関するものである。
短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層、ＳＯＩ層）が形成された基板である。ＳＯＩ基板上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）を形成した場合、チャネル層に不純物をドープすることなく短チャネル特性の抑制が可能である。結果、移動度を向上し、また、不純物ゆらぎによる素子バラツキを改善することが可能になる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ばらつき低減による動作マージンの向上が期待できる。
特許文献１（特開２００６−１９０８２１号公報）には、シリコン基板上のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のソース・ドレイン領域を第１エピタキシャル成長層と第２エピタキシャル成長層とにより構成し、第２エピタキシャル成長層を素子分離領域上に乗り上げるように形成することが記載されている。
特許文献２（特開２００６−１９０８２３号公報）には、シリコン基板上のＭＯＳＦＥＴのソース・ドレイン領域を構成するエピタキシャル成長層を、素子分離領域上に乗り上げるように形成する構造が記載されている。
特許文献３（特開２００９−０９４３６９号公報）には、シリコン基板上にＳＯＩ領域とバルク領域を設け、それぞれの領域にＭＩＳＦＥＴを形成することが記載されている。
特許文献４（特開２００８−２７０４７３号公報）には、ＳＯＩ基板上にＳＲＡＭ（Static Random Access Memory）を形成することが記載されている。
特開２００６−１９０８２１号公報 特開２００６−１９０８２３号公報 特開２００９−０９４３６９号公報 特開２００８−２７０４７３号公報
ＳＯＩ基板上の活性領域にＭＩＳＦＥＴのソース・ドレイン領域を形成し、当該ソース・ドレインの上面にコンタクトプラグを接続しようとすると、コンタクトプラグの形成位置がＳＯＩ層上から素子分離領域側にずれる虞がある。この場合、コンタクトプラグが支持基板に到達することで、ＭＩＳＦＥＴと支持基板とが導通し、ＭＩＳＦＥＴが正常に動作しなくなる問題が生じる。
また、ＳＯＩ層上のエピタキシャル層をシリサイド化する際、ＳＯＩ層が横方向からシリサイド化されることで、ＳＯＩ層の幅が小さくなることでＭＩＳＦＥＴの抵抗が高くなり、ＭＩＳＦＥＴが正常に動作しなくなる虞がある。
上記の課題は、半導体装置の微細化が進むにつれて、より顕著となる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、ＳＯＩ基板上部のＳＯＩ層上に形成されたエピタキシャル層により、ＳＯＩ層に隣接する素子分離領域の上面の端部を覆うものである。
また、一実施の形態である半導体装置の製造方法は、ＳＯＩ基板上部のＳＯＩ層上に形成するエピタキシャル層により、ＳＯＩ層に隣接する素子分離領域の上面の端部を覆うものである。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、半導体装置の動作不良を防ぐことができる。
また、本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、半導体装置の抵抗を低減することができる。
本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図１に続く半導体装置の製造方法を示す断面図である。 図２に続く半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す平面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す平面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 図１７に続く半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す断面図である。 図２０に続く半導体装置の製造方法を示す断面図である。 図２１に続く半導体装置の製造方法を示す断面図である。 図２１に続く半導体装置の製造方法を示す断面図である。 図２２に続く半導体装置の製造方法を示す断面図である。 図２４に続く半導体装置の製造方法を示す平面図である。 図２４に続く半導体装置の製造方法を示す断面図である。 図２４に続く半導体装置の製造方法を示す断面図である。 図２４に続く半導体装置の製造方法を示す平面図である。 図２４に続く半導体装置の製造方法を示す断面図である。 図２４に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態２である半導体装置の製造方法を示す断面図である。 図３１に続く半導体装置の製造方法を示す平面図である。 図３１に続く半導体装置の製造方法を示す断面図である。 図３１に続く半導体装置の製造方法を示す断面図である。 図３２に続く半導体装置の製造方法を示す平面図である。 図３２に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態２である半導体装置の等価回路図である。 本発明の実施の形態３である半導体装置の製造方法を示す断面図である。 図３８に続く半導体装置の製造方法を示す平面図である。 図３８に続く半導体装置の製造方法を示す断面図である。 図３８に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態３である半導体装置を示す断面図である。 本発明の実施の形態３の変形例である半導体装置を示す断面図である。 本発明の実施の形態３の変形例である半導体装置を示す断面図である。 比較例である半導体装置の製造方法を示す平面図である。 比較例である半導体装置の製造方法を示す断面図である。 比較例である半導体装置の製造方法を示す断面図である。 図４５に続く半導体装置の製造方法を示す平面図である。 図４５に続く半導体装置の製造方法を示す断面図である。 図４５に続く半導体装置の製造方法を示す断面図である。 比較例である半導体装置の製造方法を示す断面図である。 比較例である半導体装置の製造方法を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
本実施の形態では、ＳＯＩ基板上に半導体素子を形成する際に、当該素子に接続するコンタクトプラグが支持基板に接続されることを防ぐことについて、以下に説明する。また、ＢＯＸ膜上のＳＯＩ層の幅が小さくなることを防ぐことについて、以下に説明する。
まず、本実施の形態による、ＳＯＩ基板上の素子分離領域およびＭＩＳ型電界効果トランジスタ（以下単にＭＩＳＦＥＴと呼ぶ）の製造工程を、図面を参照して説明する。図１〜図３０は、本実施の形態である半導体装置、つまりＳＯＩ基板上およびバルクシリコン基板上のそれぞれに形成する、ｎチャネル型およびｐチャネル型のＭＩＳＦＥＴの製造工程中の断面図である。
まず、図１に示すように、上方にＢＯＸ膜ＢＸおよびＳＯＩ層（シリコン層）ＳＬが積層された半導体基板ＳＢを用意する。半導体基板ＳＢはＳｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上のＢＯＸ膜ＢＸ、つまり第１絶縁膜は酸化シリコン膜であり、ＢＯＸ膜ＢＸ上の第１半導体層であるＳＯＩ層ＳＬは１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる層である。
本願では、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上の埋め込み酸化膜であるＢＯＸ膜ＢＸと、ＢＯＸ膜ＢＸ上のＳＯＩ層ＳＬとをまとめてＳＯＩ基板と呼ぶ。また、後述する工程でＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬから露出する半導体基板ＳＢをバルクシリコン基板と呼ぶ。また、半導体基板ＳＢの上面がＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬにより覆われた領域をＳＯＩ領域と呼び、半導体基板ＳＢの上面がＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬから露出している領域であって、半導体素子を形成する領域をバルク領域と呼ぶ。
半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬからなるＳＯＩ基板は、以下の手順により形成することができる。つまり、まず、Ｓｉ（シリコン）からなる半導体基板ＳＢの主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋め込み酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。
また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板ＳＢと、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
ここで、ＳＯＩ層ＳＬおよび半導体基板ＳＢの結晶面方位は（１００）とし、チャネルの方向（以下、単にチャネル方位という）は４５度、つまり＜１００＞とする。チャネル方位は例えば０度または４５度などとすることが考えられるが、ここではチャネル方位を０度ではなく４５度とする。これは、後の工程で形成するエピタキシャル層を、より広い幅で形成するためである。ここでいうチャネルの方向、つまりチャネル方位とは、半導体基板ＳＢ上に形成するＭＩＳＦＥＴを構成する一対のソース・ドレイン領域同士の間の方向である。つまり、チャネル方位とは、ソース領域とドレイン領域との間のチャネル内を流れる電流の方向である。
次に、図２に示すように、周知の方法を用いて、半導体基板ＳＢ上にＳＴＩ（Shallow Trench Isolation）構造を有する絶縁膜からなる素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩを形成する工程では、まず、例えばＳＯＩ層ＳＬ上に絶縁膜からなるハードマスクパターン（図示しない）を形成し、当該ハードマスクパターンをマスクとしてドライエッチングを行うことで、ＳＯＩ層ＳＬの上面から半導体基板ＳＢの途中深さまで達する複数の溝を形成する。当該溝は、ＳＯＩ層ＳＬ、ＢＯＸ膜ＢＸおよび半導体基板ＳＢを開口して形成されている。
その後、当該溝の内側に露出するＳｉ（シリコン）を熱酸化することでライナー酸化膜を形成し、続いて当該溝内をＣＶＤ法により形成した酸化シリコン膜により完全に埋め込んだ後、当該酸化シリコン膜の上面をＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。その後、ハードマスクを除去する。これにより、当該酸化シリコン膜を主に含む素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、半導体基板ＳＢ上の複数の活性領域同士を分離する不活性領域である。つまり、素子分離領域ＳＴＩするＳＯＩ層ＳＬまたは半導体基板ＳＢ、つまり活性領域の平面視における形状は、素子分離領域ＳＴＩに囲まれることで規定されている。
以下の説明で用いる図３〜図５、図７〜図１０、図１２、図１５、図１７〜図２２、図２４および図２６では、図の左側にＳＯＩ領域１Ａを示し、図の右側にバルク領域１Ｂを示す。また、ＳＯＩ領域に形成するＭＩＳＦＥＴをＳＯＩ−ＭＩＳＦＥＴと呼び、バルク領域に形成するＭＩＳＦＥＴをバルク−ＭＩＳＦＥＴと呼ぶ。また、ＳＯＩ領域１Ａ、バルク領域１Ｂおよびバックゲートコンタクト領域１Ｃの各領域間を分離するように、複数の素子分離領域ＳＴＩが形成されている。また、ＳＯＩ領域１Ａおよびバルク領域１Ｂのそれぞれにおいて、素子を形成する領域を分離するように複数の素子分離領域ＳＴＩが形成されている。
図６は、製造工程中の半導体装置の断面図であり、バックゲートコンタクト領域１Ｃを示している。図１１、図１４、図２５および図２８は、製造工程中の半導体装置の平面図である。図１３、図１６、図２３、図２７、図２９および図３０は、製造工程中の半導体装置の断面図である。
次に、図３に示すように、熱酸化法を用いて、ＳＯＩ層の上面に酸化シリコン膜からなる絶縁膜ＯＸを形成する。なお、上述した絶縁膜からなるハードマスクの一部を残すことにより、ＳＯＩ層ＳＬの上面を覆う当該ハードマスクからなる絶縁膜ＯＸを形成しても構わない。
その後、絶縁膜ＳＯＩ−ＭＩＳＦＥＴを形成するＳＯＩ領域１Ａに、リソグラフィ技術を用いて、薄い絶縁膜ＯＸ、薄いＳＯＩ層ＳＬおよび薄いＢＯＸ膜ＢＸを介したイオン注入により、半導体基板ＳＢの所望領域に選択的にｐ型ウエルＰ１としきい電圧制御拡散領域Ｅ１を形成する。続いて同様に、半導体基板ＳＢの所望領域に選択的にｎ型ウエルＮ１としきい電圧制御拡散領域Ｅ２を形成する。
続いて、図４に示すように、ＳＯＩ−ＭＩＳＦＥＴを形成するＳＯＩ領域１Ａに、フォトレジストパターンＰＲ１を形成する。具体的には、ＳＯＩ基板上に、フォトレジスト膜を塗布し、リソグラフィ技術によりバルク−ＭＩＳＦＥＴを形成するバルク領域１Ｂと、バックゲートコンタクトを形成するバックゲートコンタクト領域１Ｃ（図６参照）を開口するようなフォトレジストパターンＰＲ１を形成する。
なお、バックゲートコンタクトとは、ＳＯＩ領域１Ａに素子を形成した場合に、半導体基板ＳＢに給電し、ＢＯＸ膜ＢＸを介して当該素子の下部のＳＯＩ層ＳＬのチャネルの変調を行うために、半導体基板ＳＢに対して電気的に接続された導体膜を形成することをいう。このとき、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界の素子分離領域ＳＴＩ、およびＳＯＩ領域１Ａとバックゲートコンタクト領域１Ｃ（図６参照）の境界の素子分離領域ＳＴＩとにかかるようにフォトレジストパターンＰＲ１を形成する。これにより、ＳＯＩ領域１ＡをフォトレジストパターンＰＲ１で覆う。
続いて、図５および図６に示すように、開口されたバルク領域１Ｂ、バックゲートコンタクト領域１Ｃの絶縁膜ＯＸを、例えばフッ酸洗浄により除去する。このとき、酸化シリコン膜からなるバルク領域１Ｂの素子分離領域ＳＴＩ上部の一部も削れ、バルク領域１Ｂにおいて、半導体基板ＳＢと素子分離領域ＳＴＩとの段差を調整することが可能であり、かつ、フォトレジストパターンＰＲ１の境界部に発生するＳＴＩ上の段差をなだらかにすることが可能である。次いで、例えばドライエッチング技術によりＢＯＸ膜ＢＸをストッパーとしてＳＯＩ層ＳＬを選択的に除去した後、フォトレジストパターンＰＲ１を除去する。
この後、必要があれば、例えばフッ酸洗浄によりバルク領域１Ｂの半導体基板ＳＢ上のＢＯＸ膜ＢＸを除去した後、熱酸化法により半導体基板ＳＢの表面を１０ｎｍ程度酸化し、その形成された酸化シリコン膜を除去する犠牲酸化法を用い、ＳＯＩ層ＳＬを除去したドライエッチングによって半導体基板ＳＢに導入されたダメージ層を除去してもよい。その後、例えば熱酸化法により半導体基板ＳＢ上に１０ｎｍ程度の薄い酸化シリコン膜を形成しなおすことで、図５および図６と同じ状態が再現される。
以上の工程を経て形成されたバルク領域１Ｂおよびバックゲートコンタクト領域１Ｃにおいては、半導体基板ＳＢ表面とＳＯＩ領域１ＡのＳＯＩ層ＳＬ表面との段差が２０ｎｍ程度と小さい。これは、後のゲートとなるポリシリコン膜の堆積と加工において、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを同一の工程で形成することを可能にし、段差部の加工残りまたはゲート断線の防止などに対して有効となる。
続いて、図７に示すように、バルク領域１Ｂでは、リソグラフィ技術と薄いＢＯＸ膜ＢＸを介したイオン注入により、半導体基板ＳＢの所望領域に選択的にｐ型ウエルＰ２およびしきい電圧制御拡散領域Ｅ３を形成する。続いて同様に、半導体基板ＳＢの所望領域に選択的にｎ型ウエルＮ２およびしきい電圧制御拡散領域Ｅ４を形成する。
続いて、図８に示すように、ＳＯＩ領域１ＡでＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜Ｆ１、バルク領域１Ｂでバルク−ＭＩＳＦＥＴのゲート絶縁膜Ｆ２を形成する。その後、例えばＣＶＤ法により４０ｎｍ厚のポリシリコン膜Ｇ１、５０ｎｍ厚の酸化シリコン膜Ｄ１、３０ｎｍ厚の窒化シリコン膜Ｄ２を順に積層し、リソグラフィ技術と異方性ドライエッチングにより、ポリシリコン膜Ｇ１からなるゲート電極と、酸化シリコン膜Ｄ１および窒化シリコン膜Ｄ２からなるゲート保護膜を形成する。なお、図８および以下で用いる断面図では、図を分かりやすくするために酸化シリコン膜Ｄ１の膜厚を薄く示しており、上記のようなポリシリコン膜Ｇ１、酸化シリコン膜Ｄ１および窒化シリコン膜Ｄ２の各膜の膜厚の大小関係を正確には示していない。
ここで、ＳＯＩ領域１ＡでのＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜Ｆ１、およびバルク領域１Ｂでバルク−ＭＩＳＦＥＴのゲート絶縁膜Ｆ２は、具体的には以下のようにして形成する。まず、バルク領域１Ｂの表面に露出しているＢＯＸ膜ＢＸを、例えばフッ酸洗浄により除去して半導体基板ＳＢ表面を露出させる。続いて、例えば熱酸化法により半導体基板ＳＢ上に７．５ｎｍの熱酸化膜を形成する。
このとき、ＳＯＩ領域１Ａも同様に、表面に露出していた絶縁膜ＯＸが除去され、ＳＯＩ層ＳＬ上に厚さ７．５ｎｍの熱酸化膜が形成されている。これを例えばリソグラフィ技術とフッ酸洗浄により選択的に除去した後、エッチング残渣およびエッチング液などを除去するために洗浄を行った後、例えば熱酸化法によりＳＯＩ層ＳＬ上に厚さ１．９ｎｍの熱酸化膜を形成する。
これら７．５ｎｍ厚の熱酸化膜および１．９ｎｍ厚の熱酸化膜の表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、それぞれＳＯＩ層ＳＬ上に形成された絶縁膜をゲート絶縁膜Ｆ１、半導体基板ＳＢ上に形成された絶縁膜をゲート絶縁膜Ｆ２とする。その後、上述したようにポリシリコン膜Ｇ１、酸化シリコン膜Ｄ１および窒化シリコン膜Ｄ２を形成する。
このようにして、ＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜Ｆ１より、バルク−ＭＩＳＦＥＴのゲート絶縁膜Ｆ２を厚く形成することができる。これにより、バルク−ＭＩＳＦＥＴの耐圧を高くし、高電圧動作が可能となる。
また、本実施の形態では、前述したようにＳＯＩ領域１Ａとバルク領域１Ｂとの段差が２０ｎｍ程度と低いため、リソグラフィ時において焦点深度の許容範囲内であり、両領域を同時に形成できる。
次に、図９に示すように、リソグラフィ技術によりｎ型のバルク−ＭＩＳＦＥＴには、例えばＡｓ（ヒ素）イオンを、ｐ型のバルク−ＭＩＳＦＥＴには、例えばＢＦ２イオンを、４５ｋｅＶの加速エネルギーにより、それぞれ注入量３×１０１３／ｃｍ２、５×１０１３／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっている窒化シリコン膜Ｄ２および酸化シリコン膜Ｄ１によって、ゲート電極となるポリシリコン膜Ｇ１およびゲート下のチャネル領域には不純物が注入されず、自己整合的に半導体基板ＳＢの表面領域に浅いｎ型拡散層（以下、エクステンション層という）Ｘ３と、浅いｐ型拡散層（同じく、エクステンション層という）Ｘ４が形成される。なお、このイオン注入において、ＳＯＩ領域１Ａはフォトレジスト膜（図示しない）により保護されており、不純物は注入されない。
続いて、図１０に示すように、１０ｎｍ厚の酸化シリコン膜Ｏ１、４０ｎｍ厚の窒化シリコン膜を、例えばＣＶＤ法により順に堆積し、酸化シリコン膜Ｏ１をストッパーとして窒化シリコン膜を選択的に異方性エッチングすることで、窒化シリコン膜からなるサイドウォールＳ１を形成する。本手法では、薄いＳＯＩ層ＳＬは酸化シリコン膜Ｏ１によって保護されているため、ドライエッチングによる膜厚の減少やダメージの導入を防ぐことが可能である。
続いて、図１１、図１２および図１３に示すように、例えばフッ酸洗浄により、露出している酸化シリコン膜Ｏ１を除去し、ソース・ドレイン領域となるＳＯＩ−ＭＩＳＦＥＴのＳＯＩ層ＳＬおよびバルク−ＭＩＳＦＥＴの半導体基板ＳＢを露出する。図１２のＳＯＩ領域１Ａの左側のｎ型のＳＯＩ−ＭＩＳＦＥＴの形成領域の断面図は、図１１の平面図のＡ−Ａ線における断面図である。図１３は、図１１のＢ−Ｂ線における断面図である。つまり、図１２はＭＩＳＦＥＴのゲート長方向に沿う断面図であり、図１３はＭＩＳＦＥＴのゲート幅方向、つまりゲート電極の長手方向に沿う断面図であり、素子分離領域ＳＴＩに挟まれた活性領域の断面を示している。
このとき必要であれば、イオン注入またはドライエッチング等により導入されたＳＯＩ層ＳＬおよび半導体基板ＳＢ表面のダメージ層を除去するため、ＣＤＥ（Chemical Dry Etching）を行っても良い。その後、エッチング残渣などを除去するため、半導体基板ＳＢを洗浄する。
図１１に示すように、ポリシリコン膜Ｇ１は半導体基板ＳＢ（図１２参照）に沿う第１方向に延在しており、同方向、つまりゲート幅方向の一方の端部には、後にゲート電極となるポリシリコン膜Ｇ１に対してコンタクトプラグを接続するための給電領域が形成されている。当該給電領域はポリシリコン膜Ｇ１により構成されており、第１方向に直交する第２方向、つまり後に形成されるゲート電極のゲート長方向において、ゲート電極よりも広い幅を有している。当該給電領域は、活性領域ではなく素子分離領域ＳＴＩの直上に配置されている。
素子分離領域ＳＴＩに囲まれ、素子分離領域ＳＴＩから上面が露出しているＳＯＩ層ＳＬは活性領域であり、平面視においてポリシリコン膜Ｇ１の延在方向と交差するように、第２方向に延在している。なお、図１３に示すように、ゲート幅方向におけるＳＯＩ層ＳＬの上面の幅は、ゲート長方向のＳＯＩ層ＳＬの幅に比べて非常に小さい。
なお、本実施の形態では図１１および図１３に示すように、半導体基板ＳＢ上に形成する素子の例として、ｎチャネル型のＳＯＩ−ＭＩＳＦＥＴの製造過程における構造を図に示して説明する。
次に、図１４、図１５および図１６に示すように、選択エピタキシャル成長法を用いて、露出した単結晶シリコン（ＳＯＩ層ＳＬ、半導体基板ＳＢ）上にシリコンあるいはシリコンゲルマニウムからなる積上げ単結晶層を選択的に形成する。つまり、選択エピタキシャル成長法を用いて、ＳＯＩ領域１Ａにおいて露出するＳＯＩ層ＳＬ上にエピタキシャル層（積上げ層）Ｔ１を形成し、バルク領域１Ｂにおいて露出する半導体基板ＳＢ上にエピタキシャル層（積上げ層）Ｔ２を形成する。なお、図１１および図１４は互いに同じ箇所を示す平面図であり、図１５および図１６はそれぞれ図１２および図１３に示す領域と同じ箇所を示す断面図である。
エピタキシャル成長は、例えばバッチ式の縦型エピタキシャル成長装置を用い、複数の半導体基板を配置したボートを、反応室である炉内において処理することで行う。このとき、炉内には成膜ガスとして例えばＳｉＨ４（シラン）ガスを供給すると共に、エッチングガスとして塩素原子含有ガスを供給することで、エピタキシャル成長処理を行う。エッチングガスである塩素原子含有ガスには、例えばＨＣｌ（塩酸）ガスまたはＣｌ（塩素）ガスなどを用いることができる。
上記成膜ガスは、エピタキシャル層Ｔ１、Ｔ２を主に構成するＳｉ原子含有ガスである。また、上記エッチングガスは、素子分離領域ＳＴＩの上面が、過度に形成されたエピタキシャル層Ｔ１、Ｔ２により覆われることを防ぐために用いられるガスである。つまり、エピタキシャル成長を行うと共にエッチングガスを用いることで、エピタキシャル層Ｔ１、Ｔ２が過度に大きく形成されることを防いでいる。
また、ここでは、選択エピタキシャル成長法において、下地となる単結晶シリコンに含まれる不純物の濃度により、成長される単結晶半導体層の膜厚が異なる特性を利用し、ＳＯＩ領域１Ａとバルク領域１Ｂとでエピタキシャル層Ｔ１、Ｔ２のそれぞれの膜厚に差を設けている。つまり、下地となるシリコン層に含まれる不純物濃度が濃くなるほど、成長されるエピタキシャル膜の膜厚が薄くなる性質を利用する。
バルク−ＭＩＳＦＥＴにおいて下地となる半導体基板ＳＢにはエクステンション層Ｘ３およびＸ４が形成されているため、バルク領域１Ｂに比べ、ＳＯＩ領域１Ａにおいて下地となるＳＯＩ層ＳＬの不純物濃度は低くなっている。したがって、図１５に示すように、前述の下地となる単結晶シリコン層の不純物濃度に対するエピタキシャル膜厚の依存性により、一度のエピタキシャル成長によって、バルク−ＭＩＳＦＥＴのエピタキシャル層Ｔ２の膜厚よりも、ＳＯＩ−ＭＩＳＦＥＴのエピタキシャル層Ｔ１の膜厚を厚く形成できる。例えば、ＳＯＩ−ＭＩＳＦＥＴに対しては、膜厚５０ｎｍのエピタキシャル層Ｔ１を形成し、バルク−ＭＩＳＦＥＴに対しては、膜厚３０ｎｍのエピタキシャル層Ｔ２を形成する。なお、図ではこのエピタキシャル層Ｔ１、Ｔ２の膜厚の差を示していない。
ここで、図１４、図１５および図１６に示すように、エピタキシャル層Ｔ１、Ｔ２は、ＳＯＩ層ＳＬ上面の端部から、当該端部に隣接する素子分離領域ＳＴＩ側にはみ出すように形成する。つまり、エピタキシャル層Ｔ１、Ｔ２はＳＯＩ層ＳＬの直上のみに形成するのではなく、素子分離領域ＳＴＩの上面に乗り上げるように、広い幅で形成する。したがって、半導体基板ＳＢの主面に沿う方向において、エピタキシャル層Ｔ１、Ｔ２のそれぞれの幅は、それらの底面において接するＳＯＩ層ＳＬの同方向における幅よりも大きくなる。言い換えれば、ゲート長方向およびゲート幅方向において、エピタキシャル層Ｔ１、Ｔ２の幅は、ＳＯＩ層ＳＬの幅よりも大きい。
つまり、平面視において、エピタキシャル層Ｔ１、Ｔ２は素子分離領域ＳＴＩと一部重なるように形成される。図１４では、エピタキシャル層Ｔ１に覆われたＳＯＩ層ＳＬの上面の輪郭、つまりＳＯＩ層ＳＬと素子分離領域ＳＴＩとの境界を破線で示している。
本発明者は実験により、チャネル方位が０度、つまり＜１１０＞の場合よりも、チャネル方位が４５度、つまり＜１００＞の場合に基板上にエピタキシャル層を形成した方が、半導体基板の主面に沿う方向、つまり横方向におけるエピタキシャル層の幅が大きくなることを見出した。このように、エピタキシャル層の横方向への成長しやすさは、下地のシリコン層に対するチャネル方位によって変化する。
本実施の形態では、上記のようにエピタキシャル層Ｔ１、Ｔ２を幅広く形成するために、半導体基板ＳＢおよびＳＯＩ層ＳＬを面方位を（１００）とし、チャネル方位を＜１００＞とすることで、エピタキシャル層Ｔ１、Ｔ２のそれぞれの幅をより大きくすることを可能としている。
また、本実施の形態では、上述したエピタキシャル成長工程において供給するエッチングガスの量を低減するなどして、エッチングの選択比を低減したエピタキシャル成長の条件を採用している。これにより、エッチングガスによりエピタキシャル層Ｔ１、Ｔ２が除去される量を抑え、上記のようにエピタキシャル層を幅広く形成することを可能としている。
また、本実施の形態では、エピタキシャル成長を行う時間を長くすることで、エピタキシャル層Ｔ１、Ｔ２をより大きく成長させている。これにより、上記のようにエピタキシャル層を幅広く形成することを可能としている。
また、上述したように、下地のシリコン層に含まれる不純物の濃度に起因してエピタキシャル層の膜厚が変化する。これを利用し、本実施の形態では、ＳＯＩ層ＳＬの上面または半導体基板ＳＢの上面の不純物濃度を低くすることで、それらの上面上に形成するエピタキシャル層Ｔ１、Ｔ２の膜厚を大きくし、横方向へのエピタキシャル層Ｔ１、Ｔ２の広がりを大きくすることも可能である。
上述した方法を用いることにより、横方向の幅の広いエピタキシャル層Ｔ１、Ｔ２を形成し、エピタキシャル層Ｔ１、Ｔ２を素子分離領域ＳＴＩ上に乗り上げるように形成する。具体的に、半導体基板ＳＢの主面に沿う方向において、エピタキシャル層Ｔ１、Ｔ２は、下地のＳＯＩ層ＳＬまたは半導体基板ＳＢの端部から、素子分離領域ＳＴＩ側に５ｎｍ以上飛び出すように形成する。
つまり、半導体基板ＳＢの主面に沿う方向であって、ＳＯＩ領域１ＡのＳＯＩ層ＳＬと素子分離領域ＳＴＩとの境界に対して直交する方向において、当該境界近傍のエピタキシャル層Ｔ１の端部と当該境界との間の距離Ｌ１は５ｎｍ以上離れている。同様に、半導体基板ＳＢの主面に沿う方向であって、バルク領域１Ｂの半導体基板ＳＢと素子分離領域ＳＴＩとの境界に対して直交する方向において、当該境界近傍のエピタキシャル層Ｔ２の端部と当該境界との間の距離Ｌ２は５ｎｍ以上離れている。
ここで、素子分離領域ＳＴＩの上面の端部は、素子分離領域ＳＴＩの上面の中央部に比べて高さが低くなり、凹んでいる。これは、半導体基板ＳＢの主面に沿う方向において、素子分離領域ＳＴＩの端部は素子分離領域の中央部よりも絶縁膜の密度が低くなる場合があり、また、素子分離領域ＳＴＩを形成する工程において、当該端部の上面はエッチングにより除去されやすい位置にあるためである。本実施の形態では、上記のようにエピタキシャル層Ｔ１の幅を拡げているため、エピタキシャル層Ｔ１の一部は、素子分離領域ＳＴＩの上面の端部の凹みを埋め込んでいる。すなわち、ゲート長方向およびゲート幅方向において、素子分離領域ＳＴＩの上面の端部の凹みは、エピタキシャル層Ｔ１、Ｔ２によって埋め込まれている。
ここで、当該凹みの上面は、当該素子分離領域ＳＴＩに隣接するＳＯＩ層ＳＬまたは半導体基板ＳＢの上面よりも低い位置に形成されている。言い換えれば、素子分離領域ＳＴＩの上面の端部の凹みは、当該素子分離領域ＳＴＩに隣接するＳＯＩ層ＳＬまたは半導体基板ＳＢの上面よりも低い位置まで凹んでいる。
素子分離領域ＳＴＩの端部の上記凹みが大きい場合、素子分離領域ＳＴＩの端部の上面の高さがＳＯＩ層ＳＬの上面の高さよりも低くなり、ＳＯＩ層ＳＬの側壁が素子分離領域ＳＴＩから露出することが考えられる。このような場合、上記工程によりエピタキシャル成長を行うことで、露出しているＳＯＩ層ＳＬの側壁に接するエピタキシャル層Ｔ１が成膜される。つまり、ＳＯＩ層ＳＬの側壁はエピタキシャル層Ｔ１により覆われる。
次に、図１７に示すように、リソグラフィ技術を用いて、ｎ型のＳＯＩ−ＭＩＳＦＥＴとｎ型のバルク−ＭＩＳＦＥＴに、例えばＡｓイオンを、加速エネルギー１１ｋｅＶ、注入量４×１０１５／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっている窒化シリコン膜Ｄ２および酸化シリコン膜Ｄ１によって、ゲート電極となるポリシリコン膜Ｇ１およびゲート下のチャネル領域には不純物が注入されず、自己整合的にＳＯＩ−ＭＩＳＦＥＴのｎ型拡散層ＳＤ１およびバルク−ＭＩＳＦＥＴのｎ型拡散層ＳＤ３が形成される。
すなわち、ｎ型のＳＯＩ−ＭＩＳＦＥＴでは、エピタキシャル層Ｔ１およびその下のＳＯＩ層ＳＬに不純物が注入されて、ソース・ドレイン領域を構成するｎ型拡散層ＳＤ１が形成される。この際、ｎ型拡散層ＳＤ１を構成するＳＯＩ層ＳＬの領域が半導体領域Ｙ１として形成される。同様に、ｎ型のバルク−ＭＩＳＦＥＴでは、エピタキシャル層Ｔ２およびその下の半導体基板ＳＢに不純物が注入されて、ソース・ドレイン領域を構成するｎ型拡散層ＳＤ３が形成される。この際、ｎ型拡散層ＳＤ３を構成する半導体基板ＳＢの領域が半導体領域Ｙ３として形成される。
また、図示は省略するが、追加で例えばＰ（リン）イオンを、加速エネルギー１２ｋｅＶ、注入量５×１０１４／ｃｍ２の条件でイオン注入することによって、ＳＯＩ−ＭＩＳＦＥＴにおけるＢＯＸ膜ＢＸ下の半導体基板ＳＢ中にもＳＯＩ−ＭＩＳＦＥＴの拡散層不純物補償領域を形成してもよい。これは、ソース・ドレイン領域を構成する拡散層の接合容量低減を目的とするものであり、先に注入されたしきい電圧制御拡散領域Ｅ１を、反対導電型のイオンを注入することで補償し、真性不純物領域に近づける不純物補償領域を形成するためのものである。
以上のイオン注入においては、プロセス簡略化のため、注入条件を調整し、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴに対して共通の工程で行うことが可能である。なお、本実施の形態では、上述したようにＳＯＩ層ＳＬ内に不純物イオンを注入して半導体領域Ｙ１、Ｙ２を形成し、後の工程ではさらにＳＯＩ層ＳＬ内に不純物イオンを注入して半導体領域Ｘ１、Ｘ２（図１９参照）を形成するが、本願でいうＳＯＩ層ＳＬは、当該半導体層Ｘ１、Ｘ２、Ｙ１、Ｙ２を含む半導体層を指す。例えば図１７では、エピタキシャル層Ｔ１の底面に半導体領域Ｙ１が接しているといえるが、エピタキシャル層Ｔ１の底面にＳＯＩ層ＳＬが接しているともいえる。
続いて、ｐ型のＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴに対しても、前記と同様に、ＳＯＩ−ＭＩＳＦＥＴのｐ型拡散層ＳＤ２およびバルク−ＭＩＳＦＥＴのｐ型拡散層ＳＤ４を形成する。すなわち、ｐ型のＳＯＩ−ＭＩＳＦＥＴでは、エピタキシャル層Ｔ１およびその下のＳＯＩ層ＳＬに不純物が注入されて、ソース・ドレイン領域を構成するｐ型拡散層ＳＤ２が形成される。この際、ｐ型拡散層ＳＤ２を構成するＳＯＩ層ＳＬの領域が半導体領域Ｙ２として形成される。同様に、ｐ型のバルク−ＭＩＳＦＥＴでは、エピタキシャル層Ｔ２およびその下の半導体基板ＳＢに不純物が注入されて、ソース・ドレイン領域を構成するｐ型拡散層ＳＤ４が形成される。この際、ｐ型拡散層ＳＤ４を構成する半導体基板ＳＢの領域が半導体領域Ｙ４として形成される。
また、ｐ型のＳＯＩ−ＭＩＳＦＥＴの半導体基板ＳＢの上面に、拡散層不純物補償領域（図示しない）を形成してもよい。
次に、図１８に示すように、例えば熱燐酸による洗浄により、窒化シリコン膜からなるサイドウォールＳ１と、ゲート保護膜の窒化シリコン膜Ｄ２を選択的に除去する。
次に、図１９に示すように、リソグラフィ技術を用いて、ｎ型のＳＯＩ−ＭＩＳＦＥＴに、例えばＡｓイオンを、加速エネルギー４ｋｅＶ、注入量５×１０１５／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっている酸化シリコン膜Ｄ１によって、ゲート電極となるポリシリコン膜Ｇ１およびゲート下のチャネル領域には不純物が注入されず、自己整合的にｎ型のエクステンション層Ｘ１が形成される。
同様に、ｐ型のＳＯＩ−ＭＩＳＦＥＴに、例えばＢ（ホウ素）イオンを、加速エネルギー２ｋｅＶ、注入量５×１０１４／ｃｍ２の条件でイオン注入し、ｐ型のエクステンション層Ｘ２が形成される。
続いて、例えば窒素雰囲気中の１０５０℃のＲＴＡ（Rapid Thermal Anneal）により、注入された不純物を活性化し、かつ拡散させ、エクステンション層Ｘ１およびＸ２とゲートとの距離を制御する。
このとき、あらかじめ堆積してあったゲート側壁の酸化シリコン膜Ｏ１がオフセットスペーサとして、イオン注入時におけるエクステンション層Ｘ１およびＸ２とゲートとの距離を制御する役割を果たすことが可能である。
また、本実施の形態では、エクステンション層Ｘ１およびＸ２を形成した後の熱負荷を減らすことが可能であるため、熱拡散によるエクステンション層の拡大を防ぎ、制御性良く形成することが可能となる。
さらには、高濃度のイオン注入によりエクステンション層Ｘ１およびＸ２が非晶質化してしまったとしても、両脇のゲート直下のチャネル領域および半導体領域Ｙ１またはＹ２は本工程の注入イオンが到達せず単結晶層であるため、これをシード層としてエクステンション層は単結晶化させることができ、外部抵抗の増大を防ぐことが可能である。
次に、図２０に示すように、ＳＯＩ基板の全面に４０ｎｍ厚の窒化シリコン膜を堆積し、異方性エッチングを行うことで、ゲート脇に窒化シリコン膜からなるサイドウォールＳ２を形成する。このとき、エピタキシャル層Ｔ１およびＴ２と素子分離領域ＳＴＩとの間にもサイドウォール（図示しない）が形成される。これは、後のシリサイド工程において、ＳＴＩ上に堆積されたＮｉ（ニッケル）が積上げ層にまで拡散し、過剰にシリサイド層を形成することを防ぐ役割を果たす。
次に、図２１に示すように、ゲート保護膜の酸化シリコン膜Ｄ１を、例えばフッ酸洗浄により選択的に除去し、ゲートとなるポリシリコン膜Ｇ１を露出させる。
次に、図２２および図２３に示すように、例えばスパッタ法により金属膜、例えば２０ｎｍ厚のＮｉ膜をＳＯＩ基板の全面に被着（堆積）させ、３２０℃の熱処理によりシリコンと反応させシリサイド層を形成する。続いて、未反応のＮｉ膜を、例えば塩酸と過酸化水素水の混合水溶液により除去した後、５５０℃の熱処理を加えシリサイド層の位相を制御する。図２３は、図１６と同じ箇所を示す断面図である。
これにより、露出されていたポリシリコン膜Ｇ１からなるゲート電極の全領域をフルシリサイド化されたゲート電極ＧＳを形成する。また、これにより、ｎ型およびｐ型の高濃度拡散層であるｎ型拡散層ＳＤ１、ＳＤ３、ｐ型拡散層ＳＤ２およびＳＤ４のそれぞれの少なくとも上部領域にシリサイド層ＳＣを形成する。
前記シリサイド処理において、不純物未添加のポリシリコン膜Ｇ１は、ゲート絶縁膜Ｆ１およびＦ２に接する領域まですべてシリサイド層に変換され、ゲート電極ＧＳが形成される。これにより、ゲート配線の低抵抗化と、そのシリサイド層の仕事関数によりＭＩＳＦＥＴの所望のしきい電圧値が実現される。また、ポリシリコンゲート電極において問題となるゲート空乏化を抑制することが可能となる。
上記の工程により、ＳＯＩ領域１Ａには、ソース・ドレイン領域とゲート電極ＧＳとを有するｎ型およびｐ型のＳＯＩ−ＭＩＳＦＥＴが形成される。また、バルク領域１Ｂには、ソース・ドレイン領域とゲート電極ＧＳとを有するｎ型およびｐ型のバルク−ＭＩＳＦＥＴが形成される。
上記シリサイド化の工程では、エピタキシャル層Ｔ１、Ｔ２はそれぞれの側壁に接する金属膜と反応し、横方向からもＳｉ（シリコン）が消費されることでシリサイド化される。しかし、図１４〜図１６を用いて説明したように、エピタキシャル層Ｔ１、Ｔ２はそれぞれ素子分離領域ＳＴＩ上に乗り上げるように、広い幅で形成されている。このため、半導体層であるＳＯＩ層ＳＬが横方向からシリサイド化されることを防ぐことができるため、横方向の幅が小さくなることで、ＳＯＩ層ＳＬの寄生抵抗が増大することを防ぐことができる。
上述したようにエピタキシャル層Ｔ１は素子分離領域ＳＴＩ上に乗り上げるように形成されているため、上記シリサイド化の工程によりエピタキシャル層Ｔ１の表面をシリサイド化した後には、ＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩの上面は、エピタキシャル層Ｔ１およびエピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣに覆われた状態となる。なお、素子分離領域ＳＴＩの直上のエピタキシャル層Ｔ１が全てシリサイド化された場合は、ＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩの上面は、エピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣに覆われた状態となる。
上記構造は、バルク領域１Ｂのエピタキシャル層Ｔ２においても同様である。つまり、バルク領域１Ｂの活性領域である半導体基板ＳＢの上面に隣接する素子分離領域ＳＴＩの上面は、少なくとも、エピタキシャル層Ｔ２の表面に形成されたシリサイド層ＳＣに覆われた状態となる。
なお、本願では、エピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣを、エピタキシャル層Ｔ１の一部として説明する場合がある。これは、エピタキシャル層Ｔ２およびその表面に形成されたシリサイド層ＳＣについても同様である。例えば図２３において、エピタキシャル層Ｔ１は素子分離領域ＳＴＩの上面を覆っていないように見えるが、エピタキシャル層Ｔ１の表面をシリサイド化することで形成されたシリサイド層ＳＣはエピタキシャル層Ｔ１の一部であるため、エピタキシャル層Ｔ１は素子分離領域ＳＴＩの上面を覆っているといえる。
シリサイド層ＳＣは、エピタキシャル層Ｔ１、Ｔ２のそれぞれの表面上に形成されるしたがって、半導体基板ＳＢの主面に沿う方向であって、ＳＯＩ領域１ＡのＳＯＩ層ＳＬと素子分離領域ＳＴＩとの境界に対して直交する方向において、当該境界近傍のエピタキシャル層Ｔ１の表面上のシリサイド層ＳＣの端部と当該境界との間の距離Ｌ３（図２２および図２３参照）は５ｎｍ以上離れている。同様に、半導体基板ＳＢの主面に沿う方向であって、バルク領域１Ｂの半導体基板ＳＢと素子分離領域ＳＴＩとの境界に対して直交する方向において、当該境界近傍のエピタキシャル層Ｔ２の表面上のシリサイド層ＳＣの端部と当該境界との間の距離Ｌ４（図２２参照）は５ｎｍ以上離れている。
次に、図２４に示すように、窒化シリコン膜からなりエッチングストッパ膜として利用される絶縁膜ＥＳ、および酸化シリコン膜からなる層間絶縁膜ＩＬの堆積と平坦化を行う。
次に、図２５、図２６および図２７に示すように、ゲート、バックゲート、ソース・ドレイン領域に至るコンタクトプラグＣＰを形成することにより、本実施の形態の半導体装置構造が完成する。その後、図示は省略するが、金属膜の堆積とパターニングおよび配線間絶縁膜の堆積と平坦化研磨等を含む配線工程を経て、半導体装置が略完成する。なお、図１１および図２５は互いに同じ箇所を示す平面図であり、図２６および図２７はそれぞれ図１２および図１３に示す領域と同じ箇所の断面図である。
図２５に示す平面図では活性領域の近傍においてシリサイド層ＳＣを示している。ただし、当該シリサイド層ＳＣの下には、エピタキシャル層Ｔ１、ＳＯＩ層ＳＬが形成されており、ＳＯＩ層ＳＬはソース・ドレイン領域を構成するｎ型拡散層ＳＤ１を含んでいる。これは、後述する図２８に示す平面図も同様である。
図２６に示すコンタクトプラグＣＰは、リソグラフィ技術を用いて異方性ドライエッチングを行うことで、層間絶縁膜ＩＬおよび絶縁膜ＥＳを貫通する孔部であるコンタクトホールＣＨを複数開口した後、例えばＷ（タングステン）を主に含む導体膜を各コンタクトホールＣＨ内に埋め込むことで形成する。
具体的に、上記リソグラフィ技術を用いたエッチング工程では、層間絶縁膜ＩＬを覆うように塗布したフォトレジスト膜の一部を露光し、続いて現像液によりフォトレジスト膜を一部除去してレジストパターンを形成する。その後、当該レジストパターンをマスクとしてドライエッチングを行うことで、層間絶縁膜ＩＬおよび絶縁膜ＥＳを開口する。フォトレジスト膜を露光する際には露光装置を用い、露光装置内において、フォトマスクを介してフォトレジスト膜を露光することでパターン転写を行う。
その後、上記導体膜を埋め込む工程では、まず、例えばＴｉ（チタン）を含むバリア導体膜とタングステン膜とを順次スパッタリング法などにより形成し、コンタクトホールＣＨ内を完全に埋め込む。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ上のバリア導体膜およびタングステン膜を除去して層間絶縁膜ＩＬの上面を露出させることで、コンタクトホールＣＨ内に残ったバリア導体膜およびタングステン膜からなる柱状の導体膜であるコンタクトプラグＣＰを形成する。
コンタクトプラグＣＰは、ゲート電極ＧＳまたはソース・ドレイン領域などに確実に接続する必要がある。これは、コンタクトプラグＣＰの形成位置がずれることで、コンタクトプラグＣＰとその接続対象領域との接触面積が小さくなって接触抵抗が増大し、半導体素子が正常に動作しなくなることを防ぐためである。また、コンタクトプラグＣＰの形成位置のずれがさらに大きくなると、コンタクトプラグＣＰとその接続対象領域とが電気的に接続されなくなる虞もある。したがって、コンタクトプラグＣＰを形成する際には、高い位置精度が要求される。
コンタクトプラグＣＰの形成位置は、コンタクトプラグＣＰを埋め込むコンタクトホールＣＨを形成する位置により決まる。コンタクトホールＣＨの形成位置の精度は、コンタクトホールＣＨを開口する際に用いる上記露光装置の精度などに大きく影響される。ロジック回路などを構成する比較的低耐圧のＭＩＳＦＥＴは、平面視におけるソース・ドレイン領域の面積が小さく、特にゲート幅方向の幅が小さい。したがって、このソース・ドレイン領域などに対し、所定の直径を必要とするコンタクトプラグＣＰを所望の位置に精度よく形成することが困難となることが考えられる。
図２５〜図２７では、コンタクトプラグＣＰを所望の位置に形成した場合の構造を示している。これに対し、以下では、本実施の形態の半導体装置の製造工程において、コンタクトプラグＣＰの形成位置にずれが生じた場合について、図２８、図２９および図３０を用いて説明する。図２８、図２９および図３０は、図２５〜図２７を用いて説明した工程と同じ工程を行い、コンタクトプラグＣＰを形成した時点の構造を示すものである。なお、図２８は図２５と同じ箇所を示す平面図であり、図２９および図３０は図２７と同じ箇所を示す断面図である。図２９と図３０とでは、それぞれ異なる位置にコンタクトプラグＣＰが形成された場合を示している。
図２８、図２９および図３０に示すように、コンタクトホールＣＨおよびコンタクトプラグＣＰは、所望の形成位置（図２５および図２７参照）に比べて、ゲート幅方向にずれた位置に形成されている。ここで、ソース・ドレイン領域に接続されるコンタクトプラグＣＰの一部は、ゲート幅方向においてＳＯＩ層ＳＬの外側にはみ出すように形成されている。つまり、平面視において当該コンタクトプラグＣＰの一部は、ＳＯＩ層ＳＬの上面と重ならず、素子分離領域ＳＴＩの上面に重なる位置に形成されている。
すなわち、コンタクトプラグＣＰは、平面視においてＳＯＩ層ＳＬおよび素子分離領域ＳＴＩのそれぞれの上面に重なるように形成されている。言い換えれば、コンタクトプラグＣＰは、ＳＯＩ層ＳＬの直上およびＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩの直上に跨るように形成されている。
ただし、ＳＯＩ層ＳＬの上面を覆うエピタキシャル層Ｔ１およびその表面に形成されたシリサイド層ＳＣからなる構造体は、半導体基板ＳＢの主面に沿う方向である横方向において、ＳＯＩ層ＳＬよりも広い幅を有しており、ＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩの上面を覆っている。したがって、平面視においてＳＯＩ層ＳＬからはみ出しているコンタクトプラグＣＰは素子分離領域ＳＴＩに接しておらず、シリサイド層ＳＣを介してエピタキシャル層Ｔ１の上面に接続されている。
つまり、平面視においてコンタクトプラグＣＰと素子分離領域ＳＴＩとは重なっているが、コンタクトプラグＣＰと素子分離領域ＳＴＩとの間にはエピタキシャル層Ｔ１およびその表面に形成されたシリサイド層ＳＣが介在しているため、コンタクトプラグＣＰは素子分離領域ＳＴＩに接していない。
また、図２９には、コンタクトプラグＣＰがエピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣの直上のみにコンタクトプラグＣＰが形成された構造を示している。これに対し、図３０には、さらにコンタクトプラグＣＰの形成位置がずれて、エピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣの端部よりも素子分離領域ＳＴＩ側にコンタクトプラグＣＰの一部がはみ出して形成された構造を示している。
図３０に示す構造では、コンタクトプラグＣＰを内部に埋め込むコンタクトホールＣＨの形成位置がずれたことで、コンタクトホールＣＨを開口する工程により開口された孔部の底面に素子分離領域ＳＴＩが露出し、素子分離領域ＳＴＩが一部除去されている。このため、コンタクトホールＣＨ内に埋め込まれたコンタクトプラグＣＰは、エピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣに接続するように形成されると共に、素子分離領域ＳＴＩの上面に開口された孔部内にも形成されている。
ここで、素子分離領域ＳＴＩの上面に開口された孔部の底面は、当該ＳＴＩに隣接するＳＯＩ層ＳＬの直下の半導体基板ＳＢの上面と同じ高さか、それよりも深い位置にまで達している。つまり、コンタクトプラグＣＰの最も低い底面の高さは、ＢＯＸ膜ＢＸに接する半導体基板ＳＢの上面の高さ以下の高さに位置する。
本実施の形態において、素子分離領域ＳＴＩが埋め込まれた溝の側壁はテーパーを有しており、当該側壁を構成する半導体基板ＳＢは平面視において、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸから露出しているが、エピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣに覆われている。
このため、図２９に示すように、コンタクトプラグＣＰの形成位置がずれて、平面視においてＳＯＩ層ＳＬの外側、つまり活性領域の外側にコンタクトプラグＣＰの一部が形成されたとしても、図５０を用いて後述する比較例のように、コンタクトプラグＣＰがＳＯＩ領域１Ａの支持基板である半導体基板ＳＢに接続されることはない。ここでは、コンタクトプラグＣＰの底面の両端は、いずれもエピタキシャル層Ｔ１、Ｔ２の表面のシリサイド層ＳＣの直上で終端している。
また、図３０に示すように、素子分離領域ＳＴＩが埋め込まれた溝の側壁近傍においてＳＯＩ層ＳＬから露出する半導体基板ＳＢと、平面視におけるエピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣの端部との距離は５ｎｍ以上離間している。したがって、コンタクトプラグＣＰの形成位置が不活性領域側に大きくずれることで、平面視において、当該シリサイド層ＳＣの端部より外側にはみ出したコンタクトプラグＣＰが、素子分離領域ＳＴＩの途中深さまで達して形成されたとしても、当該コンタクトプラグＣＰは半導体基板ＳＢに接しない。
ここで比較例として、エピタキシャル層がその下地のＳＯＩ層と同等の幅で形成される場合について、図４５〜図５０を用いて説明する。比較例では前記実施の形態と同様に、ＳＯＩ領域およびバルク領域を有する半導体基板上にＭＩＳＦＥＴを形成する。
図４５および図４８は比較例である半導体装置の製造工程を示す平面図であり、図４７は図４５のＢ−Ｂ線における断面図であり、図５０は図４７と同じ位置における断面図である。図４６および図４９は図１５と同じ箇所の断面図であり、図４６は図４５のＡ−Ａ線における断面を図の左側に示し、図４９は図４８のＡ−Ａ線における断面を図の左側に示している。
比較例の半導体装置の製造工程では、まず、図１〜図１３までの工程を上述した本実施の形態と同様に行う。ここで、ＳＯＩ層ＳＬおよび半導体基板ＳＢの結晶面方位は（１００）とするが、本実施の形態と異なり、比較例ではチャネル方位を０度、つまり＜１１０＞とする。
次に、図４５、図４６および図４７に示すように、ＳＯＩ領域１ＡのＳＯＩ層ＳＬ上にエピタキシャル層Ｔ３を形成すると共に、バルク領域１ＢのＴ４を形成する。つまり、この工程は図１４〜図１６を用いて説明したエピタキシャル層の形成工程に対応している。
図１４〜図１６を用いて説明した本実施の形態と異なり、ここではエピタキシャル層Ｔ３およびＴ４を、下地の活性領域と同等の幅で形成している。つまり、図４６に示すＳＯＩ領域１Ａにおいて素子分離領域ＳＴＩ、ポリシリコン膜Ｇ１およびサイドウォールＳ２から露出するＳＯＩ層ＳＬの上面の横方向における幅と、同方向におけるエピタキシャル層Ｔ３の幅は略同一である。したがって、エピタキシャル層Ｔ３は素子分離領域ＳＴＩの上面を覆っていない。また、エピタキシャル層Ｔ３は素子分離領域ＳＴＩの上面を覆っていたとしても、素子分離領域ＳＴＩの上面がエピタキシャル層Ｔ３に覆われている領域は、半導体基板ＳＢの主面に沿う方向において、素子分離領域ＳＴＩとＳＯＩ層ＳＬとの境界から５ｎｍ未満の範囲内の領域のみである。
図４５および図４７ではＳＯＩ領域の製造工程中の素子の構造を示しているが、上記構造は、図４６に示すように、バルク領域１Ｂでも同様である。つまり、バルク領域１Ｂのエピタキシャル層Ｔ４の横方向の幅は、その下地の半導体基板ＳＢの上面の同方向における幅と同等である。
上記のようにエピタキシャル層Ｔ３、Ｔ４の幅が狭く形成される理由の一つは、上記のように、素子のチャネル方位を０度、つまり＜１１０＞としていることにある。チャネル方位が＜１１０＞の場合は、チャネル方位が＜１００＞の場合に比べて、エピタキシャル層の横方向への成長が抑えられるためである。
また、エピタキシャル層Ｔ３、Ｔ４の幅が狭く形成される理由の一つは、エピタキシャル層Ｔ３、Ｔ４を形成する際のエピタキシャル成長工程において供給するガスのエッチング成分を多くし、選択比を高めることで、エピタキシャル層が除去されやすくしていることにある。
また、エピタキシャル層Ｔ３、Ｔ４の幅が狭く形成される理由の一つは、エピタキシャル層Ｔ３、Ｔ４を形成する際のエピタキシャル成長工程における成膜を行う時間を比較的短くしていることにある。
次に、図１７〜図２４を用いて説明した工程を行うことで、半導体基板ＳＢ上に形成した複数のＭＩＳＦＥＴを絶縁膜ＥＳおよび層間絶縁膜ＩＬにより覆う。
次に、図４８、図４９および図５０に示すように、絶縁膜ＥＳおよび層間絶縁膜ＩＬを貫通するコンタクトホールＣＨを形成した後、コンタクトホールＣＨ内を埋め込むコンタクトプラグＣＰを形成する。つまり、この工程は図２５〜図２９を用いて説明したコンタクトプラグＣＰの形成工程に対応している。
ここでは、図２８および図２９を用いて説明した構造と同様に、コンタクトホールＣＨおよびコンタクトプラグＣＰの形成位置が、ＭＩＳＦＥＴのゲート幅方向にずれた場合について説明する。図４８および図５０に示すように、エピタキシャル層Ｔ３は素子分離領域ＳＴＩから露出している活性領域であるＳＯＩ層ＳＬの上面の直上のみに形成されており、素子分離領域ＳＴＩの上面はエピタキシャル層Ｔ３またはエピタキシャル層Ｔ３の表面に形成されたシリサイド層ＳＣに覆われていない。
エピタキシャル層Ｔ３の横方向の幅は、その下において、サイドウォールＳ２および素子分離領域ＳＴＩなどの膜から露出しているＳＯＩ層ＳＬの上面の同方向における幅と同等である。したがって、本来素子分離領域ＳＴＩと平面視において重ならずに形成されるべきコンタクトプラグＣＰが、ＳＯＩ層ＳＬと素子分離領域ＳＴＩとの境界を超えて素子分離領域ＳＴＩ側にずれて形成された場合、図５０に示すような構造となる。
つまり、コンタクトホールＣＨを形成するエッチング工程では、層間絶縁膜ＩＬを除去し、さらに絶縁膜ＥＳを除去するエッチング工程を行いこれらの絶縁膜を開口した際、開口部の底面に素子分離領域ＳＴＩの上面が露出し、さらに素子分離領域ＳＴＩがエッチングされることで、半導体基板ＳＢの表面が当該開口部内に露出する場合がある。すなわち、この場合コンタクトホールＣＨの底部は、ＳＯＩ層ＳＬの下においてＢＯＸ膜ＢＸと接する半導体基板ＳＢ上面の高さと同じか、それよりも深い位置にまで達している。
上記のようにしてＳＯＩ領域１Ａに形成されたコンタクトホールＣＨの内側に半導体基板ＳＢが露出した後に、コンタクトホールＣＨ内に埋め込むように形成されたコンタクトプラグＣＰは、半導体基板ＳＢに電気的に接続された状態となる。この後の工程は、上述した本実施の形態の半導体装置の製造工程と同様に、コンタクトプラグＣＰ上に配線を形成することで、比較例の半導体装置が略完成する。
図４８および図５０に示すように、比較例において、所望の位置からずれて形成されたコンタクトプラグＣＰの一部は、平面視においてＳＯＩ層ＳＬよりも外側に形成されることで、ＳＯＩ層ＳＬの下の半導体基板ＳＢに達する虞がある。このようにコンタクトプラグＣＰが接続されたＳＯＩ−ＭＩＳＦＥＴを含む半導体装置では、コンタクトプラグＣＰがソース・ドレイン領域と支持基板との両方に接して形成されることで、ＳＯＩ−ＭＩＳＦＥＴの動作時に、ソース・ドレイン領域に供給する電位が半導体基板ＳＢにも供給される。
この場合、半導体基板ＳＢに所望の電位を供給することが困難となり、ＳＯＩ−ＭＩＳＦＥＴを正常に動作させることができなくなる。すなわち、ＳＯＩ基板の支持基板である半導体基板は、その電位を固定してＳＯＩ−ＭＩＳＦＥＴの電流駆動特性を向上させることができ、また、当該電位を変化させることでＳＯＩ−ＭＩＳＦＥＴの特性を変化させることができ、また、当該電位を制御することで、半導体基板をバックゲートとして利用することができる。しかし、上記のように、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン領域に接続する目的で形成されたコンタクトプラグＣＰが意図せず半導体基板ＳＢに接続されると、上記の効果を得ることが困難となり、ＳＯＩ−ＭＩＳＦＥＴが動作異常を起こす。これにより、半導体装置の信頼性が低下する問題が生じる。
また、図４６および図４７に示すように、エピタキシャル層Ｔ３の横方向の幅がＳＯＩ層ＳＬの同方向の幅と同程度に小さいため、図２２および図２３を用いて説明した工程と同様の工程を行なってシリサイド化を行うと、エピタキシャル層Ｔ３の表面を覆う金属膜とＳｉ（シリコン）が反応して、エピタキシャル層Ｔ３のみでなく、ＳＯＩ層ＳＬも、横方向の端部からシリサイド化される。
図４７に示すように、ゲート幅方向においてＳＯＩ層ＳＬの幅が小さい場合は、同方向においてＳＯＩ層ＳＬの両端がシリサイド化することにより、ＳＯＩ層ＳＬの幅は非常に小さくなる。この場合、ｎ型不純物（例えばＰ（リン））が導入されたソース・ドレイン領域として機能する領域が小さくなることとなり、また、ＳＯＩ層ＳＬの膜厚が非常に薄いため、ソース・ドレイン領域の抵抗は増大する。また、ＳＯＩ層ＳＬが縮小することで、シリサイド層ＳＣとソース・ドレイン領域との接触面積が小さくなるため、シリサイド層ＳＣとソース・ドレイン領域との間の接触抵抗が増大する。
また、素子分離領域ＳＴＩの上面の端部の高さは素子分離領域の上面の中央部より低くなっており、素子分離領域ＳＴＩの上面の端部が凹むことでＳＯＩ層ＳＬの側壁が素子分離領域ＳＴＩから露出していれば、ＳＯＩ層ＳＬの側壁のシリサイド化が顕著になり、よりソース・ドレイン領域の抵抗が増大する。
したがって、上記した比較例におけるＳＯＩ−ＭＩＳＦＥＴは所望の特性が得られず、正常に動作しなくなるため、半導体装置の信頼性が低下する問題が生じる。また、ＳＯＩ−ＭＩＳＦＥＴの抵抗が増大することで、半導体装置の性能が低下する問題が生じる。
なお、図４９に示すバルク領域１Ｂでは、コンタクトプラグＣＰの形成位置が例えばゲート幅方向において活性領域から素子分離領域ＳＴＩ側にずれて、活性領域素子分離領域ＳＴＩを一部除去して形成されたコンタクトホールＣＨ内にコンタクトプラグＣＰが形成されたとしても、当該コンタクトプラグＣＰがソース・ドレイン領域に接続されていれば上記のような問題は生じない。これは、ＳＯＩ領域１ＡのＳＯＩ−ＭＩＳＦＥＴの特性が、ＳＯＩ層ＳＬの下にＢＯＸ膜ＢＸを介して存在する半導体基板ＳＢの電位に大きく影響を受けるのに対し、バルク領域では、活性領域の下部に絶縁膜を介して形成された支持基板は存在しないためである。
また、バルク領域１Ｂでは、活性領域の上面のソース・ドレイン領域が、例えば図５０に示すようにゲート幅方向において横方向からシリサイド化されたとしても、バルク領域１Ｂのソース・ドレイン領域はＳＯＩ層ＳＬよりも十分膜厚が大きい半導体基板ＳＢの主面に形成されており接合深さが大きいため、その抵抗はあまり増大しない。また、活性領域の上面のソース・ドレイン領域の上端が横方向からシリサイド化されたとしても、これにより形成されたシリサイド層ＳＣはその底面においてソース・ドレイン領域に接しているため、バルク領域１Ｂではシリサイド層ＳＣとソース・ドレイン領域との間の接触抵抗の増大は起こらない。
上記の問題に対し、本実施の形態では図１４および図１６に示すように、半導体基板ＳＢの主面に沿う方向の幅が大きくなるようにエピタキシャル層Ｔ１を形成している。ここでは特に、設計により幅が狭くなることが多く、コンタクトプラグＣＰの位置ずれに対するマージンが小さくなる活性領域上のエピタキシャル層の幅を拡げることを目的としている。つまり、例えばＳＯＩ−ＭＩＳＦＥＴを構成するソース・ドレイン領域上のエピタキシャル層Ｔ１の、ゲート幅方向における幅を拡げることを目的としている。これにより、ＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩの上面の一部は、エピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣにより覆われる。
したがって、エピタキシャル層Ｔ１およびその表面のシリサイド層ＳＣが横方向に広がって形成されているため、フォトリソグラフィ技術の精度などに起因してコンタクトプラグＣＰの形成位置がずれたとしても、当該シリサイド層ＳＣがコンタクトプラグＣＰの受け皿となり、コンタクトプラグＣＰの底面は全て当該シリサイド層ＳＣの上面に接続される。よって、半導体装置の微細化などにより、例えばゲート幅方向におけるＳＯＩ層ＳＬの幅が小さく形成されたＳＯＩ−ＭＩＳＦＥＴであっても、ソース・ドレイン領域に接続するコンタクトプラグＣＰを形成する際の、位置ずれに対するマージンを大きく確保することができる。
すなわち、コンタクトプラグＣＰが活性領域と不活性領域とに跨って形成された場合、つまり、図４８に示すように、平面視において、一つのコンタクトプラグＣＰがＳＯＩ層ＳＬと素子分離領域ＳＴＩとに重なるように形成された場合であっても、ソース・ドレイン領域に接続すべきコンタクトプラグＣＰが半導体基板ＳＢに電気的に接続されることを防ぐことができる。
これにより、平面視においてＳＯＩ層ＳＬよりも外側にはみ出してコンタクトプラグＣＰが形成された場合に、コンタクトプラグＣＰがＳＯＩ層ＳＬ下の半導体基板ＳＢに接続され、支持基板と素子とが導通することを防ぐことができる。したがって、ＳＯＩ−ＭＩＳＦＥＴが動作異常を起こすことを防ぐことができるため、半導体装置の信頼性を向上させることができる。
ここで、半導体基板ＳＢの主面に沿う方向において、ＳＯＩ層ＳＬの端部から、素子分離領域ＳＴＩ側に庇状に広がって形成されたエピタキシャル層Ｔ１（図１６参照）の端部までの距離Ｌ１が５ｎｍ以上であれば、ＳＯＩ層ＳＬの端部から、エピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣ（図２３参照）の端部までの距離Ｌ３は５ｎｍ以上となる。ＳＯＩ層ＳＬの端部と当該シリサイド層ＳＣの端部との距離Ｌ３が５ｎｍ以上離間していれば、コンタクトプラグＣＰの形成位置のマージンを十分に大きくすることができる。
また、図３０に示すように、コンタクトプラグＣＰの一部がエピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣよりも外側に形成され、素子分離領域ＳＴＩの途中深さまで達する孔内に形成されたとしても、素子分離領域ＳＴＩの側壁近傍であって、平面視においてＳＯＩ層ＳＬから露出する半導体基板ＳＢと当該孔部内のコンタクトプラグＣＰとは離間しているため、互いに接触しない。これは、横方向におけるＳＯＩ層ＳＬの端部と、エピタキシャル層Ｔ１の表面に形成されたシリサイド層ＳＣの端部とが十分に離間しているためである。
このとき、ＳＯＩ層ＳＬの端部と当該シリサイド層ＳＣの端部との距離Ｌ３が５ｎｍ以上離間していれば、当該孔部内のコンタクトプラグＣＰと半導体基板ＳＢとを十分離間させ、コンタクトプラグＣＰが半導体基板ＳＢに導通することを防ぐことができる。
また、さらにコンタクトプラグＣＰの形成位置がずれることで、平面視においてＳＯＩ層ＳＬとコンタクトプラグＣＰとが全く重ならない構造（図示しない）となった場合であっても、ＳＯＩ層ＳＬよりも幅が広いエピタキシャル層Ｔ１を形成することで、コンタクトプラグＣＰがＳＯＩ−ＭＩＳＦＥＴに接続されず、ＭＩＳＦＥＴが正常に動作しなくなることを防ぐことができる。この効果は、バルク領域１Ｂ（図２６参照）であっても得ることができる。
また、上記比較例のように、コンタクトプラグＣＰが活性領域と不活性領域とに跨って形成された場合には、コンタクトプラグＣＰがソース・ドレイン領域の表面のシリサイド層ＳＣに対して正常な位置で形成された場合に比べて、コンタクトプラグＣＰと当該シリサイド層ＳＣとの接触する面積が低減し、接触抵抗が増大する問題がある。この問題は、コンタクトプラグＣＰの一部が、ＳＯＩ基板の支持基板である半導体基板ＳＢに達しなくても生じる。
しかし、本実施の形態のようにエピタキシャル層Ｔ１の幅を拡げ、コンタクトプラグＣＰの形成位置のマージンを拡大することで、コンタクトプラグＣＰの形成位置がずれた場合であっても、コンタクトプラグＣＰおよびシリサイド層ＳＣ間の接触抵抗の増大を防ぐことができる。この効果は、バルク領域１Ｂ（図２６参照）であっても得ることができる。
また、半導体基板ＳＢの主面に沿う方向において、ＳＯＩ層ＳＬの端部がシリサイド化されることに起因して、ソース・ドレイン領域が縮小してＳＯＩ−ＭＩＳＦＥＴの抵抗が増大し、半導体装置が正常に動作しなくなることを防ぐことができる。これは、図１４〜図１６を用いて説明した工程において、エピタキシャル層Ｔ１を横方向に大きく成長させることで、図２２および図２３を用いて説明したシリサイド化工程において、金属膜とＳｉ（シリコン）とが反応して化合する領域がＳＯＩ層ＳＬに達することを防ぐことができるためである。
素子分離領域ＳＴＩの上面の端部が凹んでいることで素子分離領域ＳＴＩからＳＯＩ層ＳＬの側壁が露出するような場合であっても、上記のようにエピタキシャル層Ｔ１を横方向に拡げて形成することで、ＳＯＩ層ＳＬの側壁を十分に厚いシリコン膜で覆うことができる。本実施の形態では、エピタキシャル層Ｔ１の横幅を拡げ、素子分離領域ＳＴＩの上面の端部の凹みを埋め込むように形成している。すなわち、ゲート長方向およびゲート幅方向において、素子分離領域ＳＴＩの上面の端部の凹みには、エピタキシャル層Ｔ１、Ｔ２が埋め込まれている。このため、シリサイド化の工程を行なっても、ＳＯＩ層ＳＬの端部がシリサイド化されることを防ぐことができ、ＳＯＩ層の抵抗が増大することを防ぐことができる。
本実施の形態では、ＳＯＩ層ＳＬの側壁が一部シリサイド化されたとしても、エピタキシャル層Ｔ１を横方向に大きく形成しているため、ＳＯＩ層ＳＬのＳｉ（シリコン）の消費を低減し、横方向におけるＳＯＩ層ＳＬの幅を十分に残すことができる。言い換えれば、ゲート長方向およびゲート幅方向において、エピタキシャル層Ｔ１、Ｔ２の幅は、ＳＯＩ層ＳＬの幅よりも大きい。これにより、ソース・ドレイン領域の体積の縮小による抵抗増加と、ソース・ドレイン領域を構成するＳＯＩ層ＳＬおよびシリサイド層ＳＣ間の接触抵抗の増加とを防ぐことができ、ＳＯＩ−ＭＩＳＦＥＴの寄生抵抗が増大することを防ぐことができる。
なお、半導体基板ＳＢの主面に沿う方向において、ＳＯＩ層ＳＬの端部から、素子分離領域ＳＴＩ側に庇状に広がって形成されたエピタキシャル層Ｔ１（図１６参照）の端部までの距離Ｌ１が５ｎｍ以上であれば、効果的にＳＯＩ層ＳＬのシリサイド化を防ぐことができる。
これにより、膜厚が薄いＳＯＩ層ＳＬにより構成されるソース・ドレイン領域が高抵抗化することを防ぐことができるため、ＳＯＩ−ＭＩＳＦＥＴが正常に動作しなくなることを防ぎ、半導体装置の信頼性を向上させることができる。また、ＳＯＩ−ＭＩＳＦＥＴが低抵抗化するため、半導体装置の性能を向上させることができる。
（実施の形態２）
本実施の形態では、前記実施の形態１において説明した、エピタキシャル層の幅を拡げた構造をＳＲＡＭに適用する場合について説明する。以下では、図３１〜図３７を用いて、本実施の形態の半導体装置の製造工程を説明する。図３１、図３３、図３４および図３６は、本実施の形態の半導体装置の製造工程を説明するために用いる断面図である。図３２および図３５は、本実施の形態の半導体装置の製造工程を説明するために用いる平面図である。また、図３７は本実施の形態において形成するＳＲＡＭの構造を説明するために用いる等価回路図である。
なお、図３２および図３５では、ＳＯＩ層上に形成されたエピタキシャル層の下のＳＯＩ層、つまり活性領域ＡＮ１、ＡＮ２、ＡＰ１またはＡＰ２と素子分離領域ＳＴＩとの境界を破線で示している。また、図３２および図３５では、シェアードコンタクトプラグＳＣＰに覆われたパターンの形状を透過して示している。
まず、図３１に示すように、ＳＯＩ基板を用意し、ＳＯＩ基板上の複数の領域を分離する複数の素子分離領域ＳＴＩを形成する。つまり、図１および図２を用いて説明した工程を行う。図３１では、前記実施の形態１と異なり、ＳＯＩ層を除去してバルク基板を形成する領域を図示せず、ＳＯＩ基板のみを示している。つまり、本実施の形態で形成するＳＲＡＭを構成するＭＩＳＦＥＴは全てＳＯＩ基板上に形成する。図３１には、図の左側から順にＮ型のＳＯＩ−ＭＩＳＦＥＴ、Ｐ型のＳＯＩ−ＭＩＳＦＥＴ、Ｐ型のＳＯＩ−ＭＩＳＦＥＴおよびＮ型のＳＯＩ−ＭＩＳＦＥＴの４つの素子の形成領域を示している。
なお、図３１に示す断面図は、図２６のようにゲート長方向の断面を示すものではなく、図２７と同様に、後の工程で形成するＭＩＳＦＥＴのゲート幅方向に沿う断面であって、当該ＭＩＳＦＥＴのソース・ドレイン領域を形成する箇所を示すものである。図３１は、後述する図３３および図３６と同じ位置における断面図である。また、以下では、Ｎ型のＭＩＳＦＥＴをＮＭＩＳと呼び、Ｐ型のＭＩＳＦＥＴをＰＭＩＳと呼ぶ。図３１において、４つ並ぶ素子形成領域のうち、図の左右の両端の領域をＮＭＩＳ領域１Ｄと呼び、中央の２つの領域をＰＭＩＳ領域１Ｅと呼ぶ。
次に、図３〜図２７を用いて説明した工程のうち、ＳＯＩ領域１Ａ（図２６参照）のＮ型のＳＯＩ−ＭＩＳＦＥＴの形成領域に対して行った工程をＮＭＩＳ領域１Ｄに対して行い、ＳＯＩ領域１Ａ（図２６参照）のＰ型のＳＯＩ−ＭＩＳＦＥＴの形成領域に対して行った工程をＰＭＩＳ領域１Ｅに対して行う。これにより、図３２〜図３４に示すように、６個のＰＭＩＳおよびＮＭＩＳにより構成されるＳＲＡＭのメモリセルＭＣを形成し、当該メモリセルＭＣに接続するコンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰを形成する。その後、図示は省略するが、コンタクトプラグＣＰ上およびシェアードコンタクトプラグＳＣＰ上に配線を形成することで半導体装置が略完成する。
図３２には６個のＭＩＳＦＥＴにより構成される一単位のメモリセルＭＣの平面レイアウトを示している。図３３は各ＭＩＳＦＥＴのゲート幅方向に沿う断面図であって、図３２のＣ−Ｃ線における断面図である。図３４は、後述する負荷用ＭＩＳＦＥＴＱＰ２のドレイン領域と、負荷用ＭＩＳＦＥＴＱＰ１のゲート電極ＧＳおよび駆動用ＭＩＳＦＥＴＱＤ１（図３２参照）のゲート電極ＧＳとを接続するシェアードコンタクトプラグＳＣＰ近傍の断面図であって、負荷用ＭＩＳＦＥＴＱＰ１およびＱＰ２のゲート長方向に沿う断面図を示すものである。シェアードコンタクトプラグＳＣＰは、コンタクトプラグＣＰと同一の工程で形成される導電体である。
図３２にはゲート電極ＧＳ、活性領域ＡＰ１およびＡＰ２のそれぞれの上面に接続されたシェアードコンタクトプラグＳＣＰを示している。また、図３２には各ＭＩＳＦＥＴの活性領域ＡＰ１、ＡＰ２、ＡＮ１およびＡＮ２のそれぞれの上面に接続されたコンタクトプラグＣＰを示している。ここでは図示していないが、シェアードコンタクトプラグＳＣＰが接続されていないゲート電極ＧＳの上面にもコンタクトプラグＣＰが接続されている。
図３２〜図３４に示す構造では、コンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰは形成位置がずれることなく形成されている。図３３および図３４に示すように、本実施の形態の特徴として、各ＭＩＳＦＥＴのソース・ドレイン領域を構成するＳＯＩ層ＳＬの上のエピタキシャル層Ｔ１は、横方向においてＳＯＩ層ＳＬの上面端部から５ｎｍ以上、素子分離領域ＳＴＩ側にはみ出して形成されている。
以下では、上記工程により形成したＳＲＡＭについて説明する。
まず、ＳＲＡＭを構成するメモリセルの等価回路について説明する。図３７の等価回路図に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ１、データ線ＤＬ２）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２および一対の転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２により構成されている。駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２および転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２はＮＭＩＳで構成され、負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２はＰＭＩＳで構成されている。
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱＤ１および負荷用ＭＩＳＦＥＴＱＰ１は、ＣＭＩＳ（Complementary Metal Oxide Semiconductor）インバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱＤ２および負荷用ＭＩＳＦＥＴＱＰ２は、ＣＭＩＳインバータＩＮＶ２を構成している。
これら一対のＣＭＩＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱＴ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱＴ２のソース領域、ドレイン領域の一方に接続されている。
さらに、転送用ＭＩＳＦＥＴＱＴ１のソース領域、ドレイン領域の他方はデータ線ＤＬ１に接続され、転送用ＭＩＳＦＥＴＱＴ２のソース領域、ドレイン領域の他方はデータ線ＤＬ２に接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
上記回路の動作を説明すると、一方のＣＭＩＳインバータＩＮＶ１の蓄積ノードＡが高電位（Ｈ）であるときには、駆動用ＭＩＳＦＥＴＱＤ２がＯＮになるので、他方のＣＭＩＳインバータＩＮＶ２の蓄積ノードＢが低電位（Ｌ）になる。したがって、駆動用ＭＩＳＦＥＴＱＤ１がＯＦＦになり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＩＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（Ｈ）であるときには、転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ１、ＤＬ２）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨまたはＬ）がデータ線ＤＬ１、ＤＬ２に現れ、メモリセルＭＣの情報として読み出される。
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを（Ｈ）電位レベル、転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２をＯＮ状態にしてデータ線ＤＬ１、ＤＬ２の情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
次に、本実施の形態におけるＳＲＡＭのレイアウト構成について説明する。ＳＲＡＭのメモリセルＭＣは、例えば、図３２に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２および一対の転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２および一対の転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２は、ＮＭＩＳから構成され、一対の負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２はＰＭＩＳから構成されている。
具体的には、半導体基板は素子分離領域ＳＴＩで複数の活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２に区画されている。素子分離領域ＳＴＩで区画された複数の活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２は、半導体基板の主面に沿う方向である第１方向に並んで、第１方向に直交する第２方向に延在するように配置され、活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２の周囲を素子分離領域ＳＴＩで囲む構造となっている。
ＮＭＩＳを形成する活性領域ＡＮ１およびＡＮ２では、活性領域ＡＮ１内およびＡＮ２内にＰ（リン）またはＡｓ（ヒ素）などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域の間の活性領域ＡＮ１上およびＡＮ２上にゲート絶縁膜を介してゲート電極ＧＳが形成されている。
複数のゲート電極ＧＳのそれぞれは、活性領域ＡＮ１およびＡＮ２の延在する第２方向と交差する第１方向に延在している。このようにして、活性領域ＡＮ１上およびＡＮ２上に形成されているゲート電極ＧＳ、および、ゲート電極ＧＳを挟むように活性領域ＡＮ１内およびＡＮ２内に形成されているソース領域およびドレイン領域によりＮＭＩＳが形成される。同様に、活性領域ＡＰ１上およびＡＰ２上に形成されているゲート電極ＧＳ、および、ゲート電極ＧＳを挟むように活性領域ＡＰ１内およびＡＰ２内に形成されているソース領域およびドレイン領域によりＰＭＩＳが形成される。
例えば、ＳＲＡＭのメモリセルＭＣにおいて、活性領域ＡＮ１に形成されているソース領域およびドレイン領域と２本のゲート電極ＧＳにより、駆動用ＭＩＳＦＥＴＱＤ１および転送用ＭＩＳＦＥＴＱＴ１が同一の活性領域ＡＮ１に形成されている。また、活性領域ＡＰ１に形成されているソース領域およびドレイン領域とゲート電極ＧＳにより、負荷用ＭＩＳＦＥＴＱＰ１が形成され、活性領域ＡＰ２に形成されているソース領域およびドレイン領域とゲート電極ＧＳにより、負荷ＭＩＳＦＥＴＱＰ２が形成されている。同様に、活性領域ＡＮ２に形成されているソース領域およびドレイン領域とゲート電極ＧＳにより、駆動用ＭＩＳＦＥＴＱＤ２および転送用ＭＩＳＦＥＴＱＴ２が同一の活性領域ＡＮ２に形成されている。
図３３に示すように、ソース・ドレイン領域が形成された活性領域では、ＮＭＩＳ領域１ＤおよびＰＭＩＳ領域１Ｅにおいても、図２７に示す構造と同様に、ＳＯＩ基板の上面の複数のＳＯＩ層ＳＬのそれぞれの上面に接してエピタキシャル層Ｔ１が形成されており、各エピタキシャル層Ｔ１の表面にはシリサイド層ＳＣが形成されている。
ＮＭＩＳ領域１ＤのＳＯＩ層ＳＬ内、つまり活性領域ＡＮ１内およびＡＮ２内には半導体領域Ｙ１が形成されており、半導体領域Ｙ１およびエピタキシャル層Ｔ１はｎ型拡散層ＳＤ１を構成している。また、ＰＭＩＳ領域１ＥのＳＯＩ層ＳＬ内、つまり活性領域ＡＰ１内およびＡＰ２内には半導体領域Ｙ２が形成されており、半導体領域Ｙ２およびエピタキシャル層Ｔ１はｐ型拡散層ＳＤ２を構成している。ＮＭＩＳ領域１Ｄのシリサイド層ＳＣの上面には、コンタクトプラグＣＰがそれぞれ接続されており、ＰＭＩＳ領域１Ｅのシリサイド層ＳＣの上面には、シェアードコンタクトプラグＳＣＰがそれぞれ接続されている。
図３２および図３３に示すように、負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２は駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２、転送用ＭＩＳＦＥＴＱＴ１およびＱＴ２よりも活性領域の寸法が小さい。これは、負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２が高速動作化および低消費電力化が求められる素子であるためである。負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２は半導体チップ上の全てのＭＩＳＦＥＴの中でも特に小さい寸法で形成される。
つまり、例えば図３３に示すように、ゲート幅方向における活性領域ＡＰ１、ＡＰ２の幅は、活性領域ＡＮ１、ＡＮ２よりも小さい。したがって、活性領域ＡＰ１、ＡＰ２のそれぞれに接続するコンタクトプラグＣＰは、特に形成位置に高い精度が求められる。
また、図３４に示すように、シェアードコンタクトプラグＳＣＰはゲート長方向においてコンタクトプラグＣＰよりも広い幅を有しており、負荷用ＭＩＳＦＥＴＱＰ２のドレイン領域と、負荷用ＭＩＳＦＥＴＱＰ１（図３２参照）のゲート電極ＧＳおよび駆動用ＭＩＳＦＥＴＱＤ１（図３２参照）のゲート電極ＧＳとに接続されている。一つのシェアードコンタクトプラグＳＣＰの両端は、ゲート長方向において、当該ドレイン領域の上部のエピタキシャル層Ｔ１の表面のシリサイド層ＳＣの直上と、ゲート電極ＧＳの直上とで終端している。前記実施の形態１と同様に、エピタキシャル層Ｔ１はゲート長方向においても幅広く形成されており、ＳＯＩ層ＳＬと、ＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩであって、直上にゲート電極ＧＳが形成された素子分離領域ＳＴＩとの上面に跨るように形成されている。
ここで、シェアードコンタクトプラグＳＣＰにより接続されるゲート電極ＧＳとエピタキシャル層Ｔ１との間には素子分離領域ＳＴＩの表面が露出している場合がある。これは、図３２に示すように、各活性領域およびゲート電極ＧＳの平面視における形状を例えば矩形にしようとしても、実際にはそれらのパターンの角部が丸くなり、場所によってはシェアードコンタクトプラグＳＣＰの直下の素子分離領域ＳＴＩの上面をゲート電極ＧＳなどにより覆うことができない場合があるためである。
したがって、図３４に示すように、シェアードコンタクトプラグＳＣＰはゲート電極ＧＳとエピタキシャル層Ｔ１との間において露出する素子分離領域ＳＴＩの上面に形成された孔部内にも形成される。これは、図３０を用いて説明したように、コンタクトホールＣＨの形成工程において素子分離領域ＳＴＩが露出した場合、コンタクトホールＣＨを開口するエッチングにより素子分離領域ＳＴＩも一部除去されるためである。このように、シェアードコンタクトプラグＳＣＰはゲート電極ＧＳとエピタキシャル層Ｔ１との間において露出する素子分離領域ＳＴＩに接して形成される場合がある。
ここで、比較例として、エピタキシャル層Ｔ５をその直下において各絶縁膜から露出するＳＯＩ層ＳＬの上面と同程度の幅で形成した場合の断面図であって、図３４と同じ箇所の断面図である図５１を示す。図５１に示す比較例では、シェアードコンタクトプラグＳＣＰを形成する箇所では、ＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩがゲート電極ＧＳ、エピタキシャル層Ｔ５またはシリサイド層ＳＣに覆われていない。このため、ＳＯＩ層ＳＬの下の半導体基板ＳＢとＳＯＩ層ＳＬおよびゲート電極ＧＳとがシェアードコンタクトプラグＳＣＰ接続されてしまい、半導体装置が正常に動作しなくなる問題が生じる。
つまり、上記のようにＳＯＩ基板上にＳＲＡＭを形成した場合、コンタクトプラグの形成位置にずれが生じなくても、エピタキシャル層Ｔ５とゲート電極ＧＳとの間には素子分離領域ＳＴＩが露出する場合がある。このような場合、シェアードコンタクトプラグＳＣＰが素子分離領域ＳＴＩの開口部に埋め込まれ、半導体基板ＳＢにＳＯＩ層ＳＬおよびゲート電極ＧＳが互いに導通する虞がある。
これに対し本実施の形態では、図３４に示すように、エピタキシャル層Ｔ１およびその表面に形成されたシリサイド層ＳＣが、ＳＯＩ層ＳＬの上面と素子分離領域ＳＴＩの上面に跨るように形成されているため、素子分離領域ＳＴＩに開口されたコンタクトホールＣＨ内に埋め込まれたシェアードコンタクトプラグＳＣＰは、ＳＯＩ層ＳＬの直下の半導体基板ＳＢと離間している。したがって、半導体基板ＳＢにＳＯＩ層ＳＬおよびゲート電極ＧＳが導通することを防ぐことができ、半導体装置の信頼性を向上させることができる。
また、エピタキシャル層Ｔ１を素子分離領域ＳＴＩの直上に乗り上げるように幅広く形成することで、ＳＯＩ層ＳＬとゲート電極ＧＳとの間で露出するような素子分離領域ＳＴＩの上面を、エピタキシャル層Ｔ１により完全に覆うことも可能である。つまり、素子分離領域ＳＴＩ上のゲート電極ＧＳの側壁のサイドウォールＳ２に接するように、エピタキシャル層Ｔ１の横方向の幅を拡げて形成することもできる。この場合、ＳＯＩ層ＳＬの近傍においてコンタクトホールＣＨが素子分離領域ＳＴＩを開口することを防ぐことができるため、コンタクトホールＣＨ内に埋め込まれるシェアードコンタクトプラグＳＣＰがＳＯＩ層ＳＬの下の半導体基板ＳＢに接続されることを防ぐことができる。
次に、本実施の形態において、コンタクトプラグの形成位置がゲート幅方向にずれて形成された場合について、図３５および図３６を用いて説明する。図３６は図３５のＣ−Ｃ線における断面図である。図３５では、活性領域ＡＮ１、ＡＮ２、つまりＳＯＩ層と素子分離領域ＳＴＩとの境界を破線で示している。
図３５および図３６に示すように、コンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰの形成位置がずれて形成されても、メモリセルＭＣ内において比較的寸法が大きい活性領域ＡＮ１、ＡＮ２に接続されるコンタクトプラグＣＰは、平面視において、活性領域ＡＮ１、ＡＮ２のそれぞれに内側に収まるように形成されることが考えられる。しかし、そのようにコンタクトプラグ形成位置のずれが小さい場合であっても、メモリセルＭＣ内において比較的寸法が小さい活性領域ＡＰ１、ＡＰ２に接続されるコンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰのそれぞれの一部は、活性領域ＡＰ１、ＡＰ２のそれぞれの端部から、素子分離領域ＳＴＩ側にはみ出して形成される可能性がある。
このようにプラグの形成位置がずれた場合において、エピタキシャル層Ｔ５を、エピタキシャル層Ｔ５の直下において各絶縁膜から露出するＳＯＩ層ＳＬの上面と同程度の幅で形成した場合の断面図であって、図３６と同じ箇所の断面図である図５２を比較例として示す。
図３６を用いて説明したように、プラグの形成位置のずれが小さい場合、活性領域ＡＮ１、ＡＮ２に接続されるコンタクトプラグＣＰは、活性領域ＡＮ１、ＡＮ２のそれぞれの直上から素子分離領域ＳＴＩ側にはみ出して形成されず、図５２に示す比較例においても、コンタクトプラグＣＰと半導体基板ＳＢとの導通は起こらない。しかし、このようにプラグの形成位置のずれが小さい場合であっても、活性領域ＡＮ１、ＡＮ２よりも小さい寸法で形成された活性領域ＡＰ１、ＡＰ２に接続されるコンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰは、平面視において、活性領域ＡＰ１、ＡＰ２のそれぞれの直上から素子分離領域ＳＴＩ側にはみ出して形成される虞がある。
比較例である図５２に示すように、エピタキシャル層Ｔ５およびその表面に形成されたシリサイド層ＳＣは、ＳＯＩ層ＳＬに隣接する素子分離領域ＳＴＩの上面を覆っていないため、活性領域ＡＰ１、ＡＰ２の直上から素子分離領域ＳＴＩ側に形成位置がずれたコンタクトプラグＣＰは、図５０を用いて説明したように、半導体基板ＳＢと接続される虞がある。この場合、負荷用ＭＩＳＦＥＴは正常に動作しなくなり、半導体装置の信頼性が低下する問題が生じる。
また、図５０を用いて説明したように、エピタキシャル層Ｔ５（図５２参照）の横方向における幅が小さいことで、ＳＯＩ層ＳＬの同方向における端部がシリサイド化され、負荷用ＭＩＳＦＥＴのソース・ドレイン領域の抵抗が増大する。この場合、ＳＲＡＭの高速動作化および低消費電力化が困難となるため、半導体装置の性能が低下する問題が生じる。
上記に述べたように、ＳＲＡＭを構成する負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２の活性領域ＡＰ１、ＡＰ２は半導体チップ上において特に寸法が小さいパターンであるため、活性領域ＡＰ１、ＡＰ２に接続するコンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰ（図３５参照）は、その形成位置のずれにより半導体基板と短絡を起こしやすい。
これに対し、本実施の形態では図３６に示すように、エピタキシャル層Ｔ１およびその表面に形成されたシリサイド層ＳＣがＳＯＩ層ＳＬの上面と素子分離領域ＳＴＩの上面とに跨るように形成されている。このため、コンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰ（図３５参照）の形成位置がずれた場合であっても、素子分離領域ＳＴＩの上面を覆う当該シリサイド層ＳＣがコンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰ（図３５参照）のそれぞれの底部の受け皿となる。
したがって、コンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰ（図３５参照）が、負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２を構成する活性領域ＡＰ１、ＡＰ２、つまりＳＯＩ層ＳＬの直下の半導体基板ＳＢに接続されることを防ぐことができる。これにより、半導体装置の信頼性が低下することを防ぐことが可能である。
また、図５２に示した比較例に比べてエピタキシャル層Ｔ１（図３６参照）の幅を拡げて形成することにより、ＳＯＩ層ＳＬの端部がシリサイド化されることを防ぐことができる。これにより、ＳＯＩ層ＳＬの体積の縮小、およびＳＯＩ層ＳＬとシリサイド層ＳＣとの接触面積の縮小に起因する寄生抵抗の増大を防ぐことができる。したがって、負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２を正常に動作させることが可能となるため、半導体装置の信頼性を向上させることができる。また、ＳＲＡＭを構成する各ＭＩＳＦＥＴの寄生抵抗を低減することで、半導体装置の性能を向上させることができる。
以上に述べたように、本実施の形態では、コンタクトプラグの位置ずれに起因する半導体基板と素子との短絡が起きやすいＳＲＡＭのメモリセルにおいても前記実施の形態と同様の効果が得られる。また、ＳＲＡＭではコンタクトプラグの位置ずれが生じない場合でもシェアードコンタクトプラグが半導体基板に短絡する虞があるが、エピタキシャル層の幅を拡げることにより上記短絡を防ぎ、半導体装置の信頼性を向上させることを可能としている。
（実施の形態３）
本実施の形態では、前記実施の形態１および前記実施の形態２と同様に、ＳＯＩ基板を有する半導体装置において、活性領域に接続するコンタクトプラグが平面視において不活性領域と重なって形成されることに起因するＭＩＳＦＥＴの動作不良を防止することについて説明する。本実施の形態は、ＳＯＩ基板を用いてＳＲＡＭを形成する場合に、転送用ＭＩＦＥＴおよび駆動用ＭＩＳＦＥＴをＳＯＩ基板上に形成し、負荷用ＭＩＳＦＥＴをバルクシリコン基板上に形成することを特徴とするものである。
以下に、本実施の形態の半導体装置の製造工程を、図３８〜図４２を用いて説明する。図３８、図４０〜図４２は、本実施の形態の半導体装置の製造工程を説明するために用いる断面図である。図３９は、本実施の形態の半導体装置の製造工程を説明するために用いる平面図である。
まず、図３８に示すように、図１および図２を用いて説明した工程を行うことで、複数の素子分離領域ＳＴＩが上面に形成されたＳＯＩ基板を用意する。その後、図３〜図７を用いて説明した工程を行うことで、半導体基板ＳＢ上にＳＯＩ領域およびバルク領域を形成する。図３８では、前記実施の形態２の説明において用いた図３１と同様に、図の左側から順にＮＭＩＳ領域１Ｄ、ＰＭＩＳ領域１Ｅ、ＰＭＩＳ領域１ＥおよびＮＭＩＳ領域１Ｄの４つのＭＩＳＦＥＴの形成領域を示している。図３８では、当該４つのＭＩＳＦＥＴのそれぞれのソース・ドレイン領域を形成する領域を示している。
この工程では、前記実施の形態１において図３〜図５および図７を用いて説明した工程においてバルク領域１Ｂに対して行った工程を、ＰＭＩＳ領域１Ｅ（図３８参照）に対して行う。また、この工程では、前記実施の形態１において図３〜図５および図７を用いて説明した工程においてＳＯＩ領域１Ａに対して行った工程を、ＮＭＩＳ領域１Ｄ（図３８参照）に対して行う。つまり、ＳＲＡＭを構成する転送用ＭＩＦＥＴおよび駆動用ＭＩＳＦＥＴを形成する領域であるＮＭＩＳ領域１ＤをＳＯＩ領域とし、ＳＲＡＭを構成する負荷用ＭＩＳＦＥＴを形成する領域であるＰＭＩＳ領域１Ｅをバルク領域とする。
次に、図３９および図４０に示すように、図８〜図２７を用いて説明した工程においてバルク領域１Ｂに対して行った工程を、ＰＭＩＳ領域１Ｅ（図４０参照）に対して行う。また、この工程では、図８〜図２７を用いて説明した工程においてＳＯＩ領域１Ａに対して行った工程を、ＮＭＩＳ領域１Ｄ（図４０参照）に対して行う。なお、図４０は図３９のＣ−Ｃ線における断面図であり、図３８と同じ箇所の断面図である。また、図３９および図４０には、コンタクトプラグの形成位置にずれが生じていない場合の構造を示している。
これにより、ＰＭＩＳ領域１ＥにはＰ型のバルク−ＭＩＳＦＥＴが形成され、ＮＭＩＳ領域１ＤにはＮ型のＳＯＩ−ＭＩＳＦＥＴが形成される。各ＭＩＳＦＥＴのソース・ドレイン領域には、コンタクトプラグＣＰまたはシェアードコンタクトプラグＳＣＰが接続される。また、ＰＭＩＳ領域１Ｅの半導体基板ＳＢの上面上にはエピタキシャル層Ｔ６が形成され、ＮＭＩＳ領域１ＤのＳＯＩ層ＳＬの上面上にはエピタキシャル層Ｔ７が形成される。
ただし、ここでは前記実施の形態１および前記実施の形態２と異なり、チャネル方位を０度、つまり＜１１０＞としている。また、エピタキシャル層Ｔ３、Ｔ４を形成する際のエピタキシャル成長工程において供給するガスのエッチング成分を多くし、選択比を高めることで、エピタキシャル層が除去されやすくしている。また、当該エピタキシャル成長を行う時間は、前記実施の形態１および前記実施の形態２よりも短くしている。したがって、エピタキシャル層Ｔ６、Ｔ７の横方向における幅は、下地の半導体基板ＳＢまたは下地のＳＯＩ層ＳＬの上面の同方向における幅とほぼ同等であり、エピタキシャル層Ｔ６、Ｔ７の端部は隣接する素子分離領域ＳＴＩの上面を覆っていない。
図３９に示すように、本実施の形態のＳＲＡＭのメモリセルＭＣのレイアウトは、前記実施の形態２のＳＲＡＭと同様である。前記実施の形態２と同様に、ＰＭＩＳ領域１Ｅの活性領域ＡＰ１、ＡＰ２の横方向の幅は、ＮＭＩＳ領域１Ｄの同方向の幅よりも小さい。ただし、上記のように、ここで形成するエピタキシャル層Ｔ６、Ｔ７の幅はその直下に露出している活性領域の上面の幅と同等であり、この点は前記実施の形態２と異なる。また、活性領域ＡＰ１、ＡＰ２はバルク領域に形成されているため、負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２および駆動用ＭＩＳＦＥＴＱＤ１、ＱＤ２を構成するゲート電極ＧＳは、ＳＯＩ領域およびバルク領域に跨って形成されている。これに対し、転送用ＭＩＳＦＥＴＱＴ１、ＱＴ２を構成するゲート電極ＧＳはＳＯＩ領域にのみ形成されている。
ここで、図３９のＤ−Ｄ線における断面図を図４１に示す。図４１に示す構造は図３４に示した構造と似ているが、エピタキシャル層Ｔ６の幅が小さい点、およびシェアードコンタクトプラグＳＣＰが半導体基板ＳＢに接している点が前記実施の形態２と異なる。エピタキシャル層Ｔ６は素子分離領域ＳＴＩと半導体基板ＳＢとの境界から素子分離領域ＳＴＩ側にはみ出すように形成されておらず、素子分離領域ＳＴＩの上面を覆っていない。
ゲート電極ＧＳと半導体基板ＳＢとの間で露出する素子分離領域ＳＴＩの一部はコンタクトホールＣＨを形成する際に除去され、これにより形成された孔部にシェアードコンタクトプラグＳＣＰが埋め込まれる。このとき、エピタキシャル層Ｔ６が素子分離領域ＳＴＩの上面の端部を覆っていないため、当該孔部は図３４に示した構造と異なり半導体基板ＳＢから離間して形成されず、素子分離領域ＳＴＩを埋め込む溝の側壁の半導体基板ＳＢの表面を露出するように開口される。よって、コンタクトホールＣＨ内に形成されたシェアードコンタクトプラグＳＣＰは、当該溝の側壁において半導体基板ＳＢに接続される。
しかし、前記実施の形態２において図５１を用いて説明した比較例とは異なり、本実施の形態のＰＭＩＳ領域１Ｅの負荷用ＭＩＳＦＥＴＱＰ１、ＱＰ２（図３９参照）はバルクシリコン基板上に形成されているため、シェアードコンタクトプラグＳＣＰが素子分離領域ＳＴＩの溝内の側壁の半導体基板ＳＢに接続されても、ＭＩＳＦＥＴが正常に動作しなくなるような問題は生じない。これは、ＳＯＩ−ＭＩＳＦＥＴの特性が、ＳＯＩ層の下にＢＯＸ膜を介して存在する半導体基板ＳＢの電位に大きく影響を受けるのに対し、バルク領域では、活性領域の下部に絶縁膜を介して形成された支持基板は存在しないためである。
前記実施の形態２において述べたように、ＳＲＡＭにおいてゲート電極ＧＳと負荷用ＭＩＳＦＥＴのドレイン領域とを接続するシェアードコンタクトプラグＳＣＰの直下では、素子分離領域ＳＴＩの上面がゲート電極ＧＳなどから露出している場合がある。しかし、そのような場合であっても、負荷用ＭＩＳＦＥＴをバルク−ＭＩＳＦＥＴとすることで、ＭＩＳＦＥＴが動作不良を起こすことを防ぐことができ、半導体装置の信頼性を向上させることができる。
なお、ＳＲＡＭにＳＯＩ−ＭＩＳＦＥＴを用いた場合には、ＭＩＳＦＥＴの不純物ばらつきを抑えることができるという利点がある。ただし、ＳＲＡＭの動作安定性に対し、ＰＭＩＳのばらつきが与える影響はＮＭＩＳに比べて比較的小さい。つまり、ＳＲＡＭを構成する素子のうち、ＮＭＩＳをＳＯＩ基板上に形成すれば、ＳＲＡＭの動作安定性が向上するが、当該ＰＭＩＳをＳＯＩ基板上に形成したとしても、ＳＲＡＭの動作安定性の向上にはあまり寄与しない。したがって、ＳＲＡＭを構成する素子のうち、負荷用ＭＩＳＦＥＴであるＰＭＩＳをバルク−ＭＩＳＦＥＴとしても、ＳＲＡＭの動作安定性に対する悪影響は殆ど生じない。
次に、コンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰの形成位置がずれた場合について、図４２を用いて説明する。図４２は、本実施の形態の半導体装置の断面図であり、図４０と同じ箇所の断面を示すものである。
図４２に示すように、コンタクトプラグＣＰの形成位置のずれは比較的小さいため、ＰＭＩＳ領域１Ｅよりも活性領域ＡＮ１、ＡＮ２の幅が大きいＮＭＩＳ領域１Ｄでは、コンタクトプラグＣＰは素子分離領域ＳＴＩ側にはみ出すことなく、エピタキシャル層Ｔ７の表面のシリサイド層ＳＣの直上にのみ形成されており、半導体基板ＳＢには接続されていない。これに対し、活性領域ＡＮ１、ＡＮ２よりもゲート幅方向における幅が小さい活性領域ＡＰ１、ＡＰ２では、コンタクトプラグＳＣＰおよびコンタクトプラグＣＰ（図示しない）のそれぞれの一部が素子分離領域ＳＴＩ側にはみ出して形成され、素子分離領域ＳＴＩが埋め込まれた溝の側壁において半導体基板ＳＢに接続されている。
ＰＭＩＳ領域１ＥのＭＩＳＦＥＴがＳＯＩ基板上に形成されていた場合、当該ＭＩＳＦＥＴのソース・ドレイン領域に接続されるコンタクトプラグＣＰが半導体基板ＳＢに接続されると、当該ＭＩＳＦＥＴは動作不良を起こす。しかし、上述したように、本実施の形態では、ＰＭＩＳ領域１Ｅにおいて負荷用ＭＩＳＦＥＴはバルクシリコン基板上に形成されているため、コンタクトプラグＣＰが位置ずれにより半導体基板ＳＢに接続されたとしても、負荷用ＭＩＳＦＥＴの動作に影響はない。
つまり、本実施の形態では、ＳＲＡＭを構成するＭＩＳＦＥＴを全てＳＯＩ基板上に形成するのではなく、負荷用ＭＩＳＦＥＴであるＰＭＩＳをバルク−ＭＩＳＦＥＴとすることで、コンタクトプラグＣＰの形成位置がずれた場合であっても、ＰＭＩＳが動作不良を起こすことを防ぐことができる。これにより、半導体装置の信頼性を向上させることが可能である。
なお、ここではエピタキシャル層Ｔ６、Ｔ７の幅が狭く形成されているため、その下地のＳＯＩ層ＳＬまたは半導体基板ＳＢのそれぞれの上面の端部がシリサイド化されることが考えられる。しかし、ＮＭＩＳ領域１Ｄの活性領域ＡＮ１、ＡＮ２はＰＭＩＳ領域１Ｅに比べてレイアウトの寸法が大きいため、その端部がシリサイド化されても、ＭＩＳＦＥＴの寄生抵抗はあまり増大しない。また、上記のように活性領域ＡＮ１、ＡＮ２は寸法が大きいため、ソース・ドレイン領域の上端が横方向からシリサイド化されたとしても、これにより形成されたシリサイド層ＳＣとソース・ドレイン領域との間の接触抵抗はあまり増大しない。
また、ＰＭＩＳ領域１Ｅにおいて、エピタキシャル層Ｔ６の下地の活性領域ＡＰ１、ＡＰ２はＳＯＩ層ＳＬよりも厚い半導体基板ＳＢの上面に形成されているため、これらの活性領域のソース・ドレイン領域が横方向からシリサイド化されたとしても、その抵抗は殆ど増大しない。また、活性領域ＡＰ１、ＡＰ２の上端が横方向からシリサイド化されたとしても、これにより形成されたシリサイド層ＳＣはその底面においてソース・ドレイン領域に接しているため、シリサイド層ＳＣとソース・ドレイン領域との間の接触抵抗の増大は起こらない。
上記のように、本実施の形態では、特にゲート幅方向の寸法が小さいＰＭＩＳを、ＳＯＩ−ＭＩＳＦＥＴではなくバルク−ＭＩＳＦＥＴとすることにより、シリサイド化に起因するＭＩＳＦＥＴの寄生抵抗の増大を防ぐことができる。これにより、ＰＭＩＳが正常に動作しなくなることを防ぎ、半導体装置の信頼性を向上させることができる。また、ＰＭＩＳの寄生抵抗の増大を防ぐことができるため、ＳＲＡＭをより高速動作化し、また、低消費電力化させることができるため、半導体装置の性能を向上させることができる。
なお、前記実施の形態２では、エピタキシャル層の幅を拡げることで、コンタクトプラグが半導体基板に接続されることを防ぐことについて説明したが、この構造を図３８〜図４２を用いて説明した半導体装置に適用しても構わない。ここでは変形例として、ＳＲＡＭを構成する負荷用ＭＩＳＦＥＴであるＰＭＩＳをバルク−ＭＩＳＦＥＴとし、さらに、ＳＲＡＭを構成する各ＭＩＳＦＥＴのエピタキシャル層の幅を拡げて形成した場合の構造を、図４３および図４４に示す。図４３は図４０と同じ箇所の断面図であり、図４４は図４１と同じ箇所の断面図である。
図４３に示すように、エピタキシャル層Ｔ１は活性領域ＡＰ１、ＡＰ２、ＡＮ１およびＡＮ２のそれぞれに隣接する素子分離領域ＳＴＩの上面の端部を覆うように幅を拡げて形成されているため、コンタクトプラグＣＰの位置ずれのマージンを大きくすることができる。したがって、コンタクトプラグＣＰの形成位置にずれが生じたとしても、半導体基板ＳＢにコンタクトプラグＣＰが接続されることを防ぐことができ、前記実施の形態２と同様の効果を得ることができる。
ここで、各ＭＩＳＦＥＴのソース・ドレイン領域を構成する半導体基板ＳＢまたはＳＯＩ層ＳＬのそれぞれの上のエピタキシャル層Ｔ１は、横方向において、半導体基板ＳＢまたはＳＯＩ層ＳＬのそれぞれの上面端部から５ｎｍ以上、素子分離領域ＳＴＩ側にはみ出して形成されている。
また、図４４に示すように、シェアードコンタクトプラグＳＣＰが形成される箇所では、上記のようにエピタキシャル層Ｔ１の幅を拡げて形成することで、シェアードコンタクトプラグＳＣＰが半導体基板ＳＢに接続されることを防ぐことができ、前記実施の形態２と同様の効果を得ることができる。
また、当該変形例において、仮に負荷用ＭＩＳＦＥＴが形成された領域の半導体基板ＳＢにコンタクトプラグＣＰが直接接続されたとしても、ここでは負荷用ＭＩＳＦＥＴをＳＯＩ−ＭＩＳＦＥＴではなくバルク−ＭＩＳＦＥＴとしているため、ＭＩＳＦＥＴが動作不良を起こすことを防ぐことができ、半導体装置の信頼性を向上させることができる。また、負荷用ＭＩＳＦＥＴをＳＯＩ−ＭＩＳＦＥＴではなくバルク−ＭＩＳＦＥＴとすることで、シリサイド化による負荷用ＭＩＳＦＥＴの寄生抵抗の増大を防ぐことでき、半導体装置の性能を向上させることができる。
また、コンタクトプラグおよびシェアードコンタクトプラグの形成位置がずれた場合、これらのプラグの一部が平面視においてエピタキシャル層の外側の素子分離領域に重なって形成されると、エピタキシャル層とプラグとの間で接触面積が減り、接触抵抗が増大する。しかし、図４３およびず４４に示す変形例ではエピタキシャル層Ｔ１の幅を拡げて素子分離領域ＳＴＩ上面の一部を多い、コンタクトプラグＣＰおよびシェアードコンタクトプラグＳＣＰの形成位置のずれに対するマージンを大きくしている。したがって、プラグの形成位置にずれが生じても、ＭＩＳＦＥＴのソース・ドレイン領域とプラグとの間での接触抵抗の増大を防ぐことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）（ａ１）第１領域および第２領域を有する半導体基板、前記半導体基板上の第１絶縁膜、および前記第１絶縁膜上の半導体層を有するＳＯＩ基板を用意する工程、
（ｂ１）前記半導体層および前記半導体基板を開口する溝内に埋め込まれた第２絶縁膜を含む素子分離領域を形成する工程、
（ｃ１）前記第２領域の前記半導体層を除去することでバルク領域を形成する工程、
（ｄ１）前記第１領域および前記第２領域に跨る複数の第１ゲート電極を形成し、前記第１領域に複数の第２ゲート電極とを形成する工程、
（ｅ１）前記第１領域の前記半導体基板の上面にＰ型の不純物を導入して第１ソース・ドレイン領域を形成し、前記第１ソース・ドレイン領域および前記第１ゲート電極を有する負荷用トランジスタを形成する工程、
（ｆ１）前記第２領域の前記半導体層の上面にＮ型の不純物を導入して第２ソース・ドレイン領域を形成し、
前記第２ソース・ドレイン領域および前記第１ゲート電極を有する複数の駆動用トランジスタと、
前記第２ソース・ドレイン領域および前記第２ゲート電極を有する複数の転送用トランジスタとを形成する工程、
（ｇ１）前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域、前記第１ゲート電極および前記第２ゲート電極のそれぞれにコンタクトプラグを接続する工程、
を有する、半導体装置の製造方法。
（２）（１）記載の半導体装置の製造方法において、
前記コンタクトプラグは、平面視において、前記第１ソース・ドレイン領域および前記素子分離領域に重なって形成されている、半導体装置の製造方法。
（３）（１）記載の半導体装置の製造方法において、
（ｄ２）前記（ｄ１）工程の後、前記第１ゲート電極の横の前記半導体基板の上面上と、前記第２ゲート電極の横の前記半導体層の上面上とのそれぞれにエピタキシャル層を形成する工程をさらに有し、
前記エピタキシャル層は、前記第１ソース・ドレイン領域の上面または前記第２ソース・ドレイン領域の上面と、前記素子分離領域の上面とを覆うように形成されている、半導体装置の製造方法。
１Ａ ＳＯＩ領域
１Ｂ バルク領域
１Ｃ バックゲートコンタクト領域
１Ｄ ＮＭＩＳ領域
１Ｅ ＰＭＩＳ領域
ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２ 活性領域
ＢＸ ＢＯＸ膜
ＣＳ 絶縁膜
ＣＨ コンタクトホール
ＣＰ コンタクトプラグ
Ｄ１ 酸化シリコン膜
Ｄ２ 窒化シリコン膜
ＤＬ１、ＤＬ２ データ線
Ｅ１〜Ｅ４ 電圧制御拡散領域
ＥＳ 絶縁膜
Ｆ１、Ｆ２ ゲート絶縁膜
Ｇ１ ポリシリコン膜
ＧＳ ゲート電極
ＩＬ 層間絶縁膜
ＩＮＶ１、ＩＮＶ２ ＣＭＩＳインバータ
ＭＣ メモリセル
Ｎ１、Ｎ２ ｎ型ウエル
Ｏ１ 酸化シリコン膜
ＯＸ 絶縁膜
Ｐ１、Ｐ２ ｐ型ウエル
ＰＲ１ フォトレジストパターン
ＱＤ１、ＱＤ２ 駆動用ＭＩＳＦＥＴ
ＱＰ１、ＱＰ２ 負荷用ＭＩＳＦＥＴ
ＱＴ１、ＱＴ２ 転送用ＭＩＳＦＥＴ
Ｓ１、Ｓ２ サイドウォール
ＳＢ 半導体基板
ＳＣ シリサイド層
ＳＣＰ シェアードコンタクトプラグ
ＳＤ１、ＳＤ３ ｎ型拡散層
ＳＤ２、ＳＤ４ ｐ型拡散層
ＳＬ ＳＯＩ層（シリコン層）
ＳＴＩ 素子分離領域
Ｔ１〜Ｔ７ エピタキシャル層
ＷＬ ワード線
Ｘ１〜Ｘ４ エクステンション層
Ｙ１〜Ｙ４ 半導体領域

Claims (20)

  1. 半導体基板、前記半導体基板上の絶縁膜、および前記絶縁膜上の半導体層を有するＳＯＩ基板と、
    前記半導体層上にゲート絶縁膜を介して形成された第１ゲート電極、および、前記第１ゲート電極の横の前記半導体層とその上面に接するエピタキシャル層とに形成されたソース・ドレイン領域を含む電界効果トランジスタと、
    前記半導体層および前記半導体基板を開口して前記ＳＯＩ基板の上面に形成された溝内に埋め込まれた素子分離領域と、
    前記エピタキシャル層に接続されたコンタクトプラグと、
    を有し、
    前記エピタキシャル層は、前記半導体層の上面および前記素子分離領域の上面を覆うように形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記コンタクトプラグは、平面視において前記半導体層および前記素子分離領域に重なって形成されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記コンタクトプラグの底面の端部は前記エピタキシャル層の直上で終端している、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記エピタキシャル層の表面にはシリサイド層が形成されており、
    前記コンタクトプラグは前記シリサイド層を介して前記エピタキシャル層に接続されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記素子分離領域の上面の端部に凹部が形成されており、
    前記凹部の上面の高さは前記半導体層の上面よりも低く、
    前記凹部内に前記エピタキシャル層が埋め込まれている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記半導体層の側壁は前記エピタキシャル層により覆われている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記半導体層に対する前記電界効果トランジスタのチャネル方位は４５度である、半導体装置。
  8. 請求項２記載の半導体装置において、
    前記コンタクトプラグは、前記素子分離領域の直上に形成された第２ゲート電極に接続されており、
    前記コンタクトプラグは、前記エピタキシャル層と前記第２ゲート電極との間で露出している前記素子分離領域に接している、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記電界効果トランジスタはＳＲＡＭを構成するＰ型の負荷用トランジスタであり、
    前記ＳＲＡＭは複数の前記負荷用トランジスタ、複数のＮ型の駆動用トランジスタおよび複数のＮ型の転送用トランジスタを有し、
    前記コンタクトプラグは、前記転送用トランジスタおよび前記駆動用トランジスタのそれぞれを構成する前記第２ゲート電極と、前記負荷用トランジスタのドレイン領域とに接続されている、半導体装置。
  10. バルク領域およびＳＯＩ領域を有する半導体基板と、
    前記バルク領域に形成された複数の負荷用トランジスタ、前記ＳＯＩ領域に形成された複数の駆動用トランジスタ、および、前記ＳＯＩ領域に形成された複数の転送用トランジスタを含むＳＲＡＭと、
    を有し、
    前記複数の負荷用トランジスタ、前記複数の駆動用トランジスタおよび前記複数の転送用トランジスタのそれぞれのソース・ドレイン領域は平面視において素子分離領域により囲まれており、それぞれの前記ソース・ドレイン領域の上面にはコンタクトプラグが接続されている、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記コンタクトプラグは、平面視において、前記複数の負荷用トランジスタの前記ソース・ドレイン領域と、前記ソース・ドレイン領域に隣接する前記素子分離領域とに重なって形成されている、半導体装置。
  12. 請求項１０記載の半導体装置において、
    前記ソース・ドレイン領域の上面に接するエピタキシャル層が形成されており、
    前記エピタキシャル層は、前記ソース・ドレイン領域の上面および前記素子分離領域の上面を覆うように形成されている、半導体装置。
  13. （ａ１）半導体基板、前記半導体基板上の第１絶縁膜、および前記第１絶縁膜上の半導体層を有するＳＯＩ基板を用意する工程、
    （ｂ１）前記半導体層および前記半導体基板を開口する溝内に埋め込まれた第２絶縁膜を含む素子分離領域を形成する工程、
    （ｃ１）前記（ｂ１）工程の後、前記半導体層上にゲート絶縁膜を介して第１ゲート電極を形成する工程、
    （ｄ１）前記第１ゲート電極の横の領域において、前記半導体層の上面に接するエピタキシャル層を形成する工程、
    （ｅ１）前記エピタキシャル層およびその下の前記半導体層に不純物を導入してソース・ドレイン領域を形成することで、前記第１ゲート電極および前記ソース・ドレイン領域を有する電界効果トランジスタを形成する工程、
    （ｆ１）前記エピタキシャル層にコンタクトプラグを接続する工程、
    を有し、
    前記エピタキシャル層は、前記半導体層の上面および前記素子分離領域の上面を覆うように形成されている、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記コンタクトプラグは、平面視において前記半導体層および前記素子分離領域に重なって形成されている、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    （ｅ２）前記（ｅ１）工程の後、前記エピタキシャル層の表面にシリサイド層を形成する工程をさらに有し、
    前記（ｆ１）工程では、前記コンタクトプラグを前記シリサイド層を介して前記エピタキシャル層に接続する、半導体装置の製造方法。
  16. 請求項１３記載の半導体装置の製造方法において、
    前記素子分離領域の上面の端部に凹部が形成されており、
    前記凹部の上面の高さは前記半導体層の上面よりも低く、
    前記凹部内に前記エピタキシャル層が埋め込まれている、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記半導体層の側壁は前記エピタキシャル層により覆われている、半導体装置の製造方法。
  18. 請求項１３記載の半導体装置の製造方法において、
    前記半導体層に対する前記電界効果トランジスタのチャネル方位は４５度である、半導体装置の製造方法。
  19. 請求項１４記載の半導体装置の製造方法において、
    前記（ｃ１）工程では、前記素子分離領域上に第２ゲート電極を形成し、
    前記コンタクトプラグは、前記素子分離領域の直上に形成された第２ゲート電極に接続されており、
    前記コンタクトプラグは、前記エピタキシャル層と前記第２ゲート電極との間で露出している前記素子分離領域に接している、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記電界効果トランジスタはＳＲＡＭを構成するＰ型の負荷用トランジスタであり、
    前記ＳＲＡＭは複数の前記負荷用トランジスタ、複数のＮ型の駆動用トランジスタおよび複数のＮ型の転送用トランジスタを有し、
    前記コンタクトプラグは、前記転送用トランジスタおよび前記駆動用トランジスタのそれぞれを構成する前記第２ゲート電極と、前記負荷用トランジスタのドレイン領域とに接続されている、半導体装置の製造方法。
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