KR20180077003A - 반도체 장치 및 그 제조 방법 - Google Patents

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마사루 가도시마
마사히꼬 후지사와
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시킨다. 반도체 장치에서는, 에피택셜층 EPI2의 폭은, 에피택셜층 EPI1의 폭보다도 크고, 소자 분리부 STI와 접하는 에피택셜층 EPI2의 단부의 두께는, 소자 분리부 STI와 접하는 에피택셜층 EPI1의 단부의 두께보다도 작고, 소자 분리부 STI와 플러그 PLG2 사이의 최단 거리 L2는, 소자 분리부 STI와 플러그 PLG1 사이의 최단 거리 L1보다도 크다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것이며, 예를 들어 SOI(Silicon On Insulator) 기판에 전계 효과 트랜지스터를 형성한 반도체 장치 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2014-236097호 공보(특허문헌 1)에는, 예를 들어 SOI 기판 상부의 반도체층 상에 형성하는 에피택셜층을, 반도체층에 인접하는 소자 분리부의 상면의 단부를 덮도록 넓은 폭으로 형성하는 기술이 기재되어 있다.
일본 특허 공개 제2014-236097호 공보
예를 들어, SOI 기판의 반도체층에 전계 효과 트랜지스터의 소스 영역 및 드레인 영역을 형성하고, 이 소스 영역 및 드레인 영역의 각각에 플러그를 접속하는 경우가 있다. 이 경우, 포토리소그래피 기술의 위치 정렬 정밀도에 따라서, 플러그의 형성 위치가 SOI 기판의 반도체층으로부터, 반도체층에 인접하는 소자 분리부측으로 어긋나는 경우가 있다.
이때, 층간 절연막과 소자 분리부가 동일한 재료를 포함하고 있으면, 플러그를 형성하기 위해 층간 절연막을 에칭할 때에, 소자 분리부도 에칭되어 버려, 플러그가 SOI 기판의 지지 기판에까지 도달해 버릴 우려가 있다. 그렇게 되면, SOI 기판의 반도체층에 형성한 전계 효과 트랜지스터와 SOI 기판의 지지 기판이 도통해 버려, 전계 효과 트랜지스터가 정상적으로 동작하지 않게 될 우려가 발생한다.
따라서, SOI 기판의 반도체층에 전계 효과 트랜지스터를 형성하는 기술에서는, 플러그의 형성 위치에 어긋남이 발생하는 경우라도, 플러그와 SOI 기판의 지지 기판이 도통하지 않도록 고안하는 것이 요망되고 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 있어서의 반도체 장치에서는, 제2 에피택셜층의 폭은, 제1 에피택셜층의 폭보다도 크고, 소자 분리부와 접하는 제2 에피택셜층의 단부의 두께는, 소자 분리부와 접하는 제1 에피택셜층의 단부의 두께보다도 작고, 소자 분리부와 제2 플러그 사이의 최단 거리는, 소자 분리부와 제1 플러그 사이의 최단 거리보다도 크다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 SOI 기판에 특유의 개선의 여지를 설명하는 도면.
도 2는 SOI 기판에 특유의 개선의 여지를 설명하는 도면.
도 3은 SOI 기판의 반도체층 상에 에피택셜층을 형성하는 단면도.
도 4는 도 3에 도시한 구조의 개선의 여지를 설명하는 도면.
도 5는 도 4에 도시한 개선의 여지에 대한 고안을 도시하는 도면.
도 6은 본 발명자가 새롭게 발견한 지견을 설명하는 도면.
도 7은 도 6에 도시한 구조의 개선의 여지를 설명하는 도면.
도 8의 (a)는 활성 영역의 폭(게이트 폭 방향)을 변화시킨 경우의 SOI층(반도체층+에피택셜층)의 형상의 변화를 모식적으로 도시하는 도면, (b)는 활성 영역의 폭(W)과 SOI층의 두께(반도체층+에피택셜층의 두께)의 관계를 나타내는 그래프.
도 9는 에피택셜 성장법을 사용하여, SOI 기판의 반도체층 상에 에피택셜층을 성장시킬 때의 성장면을 도시하는 도면.
도 10은 「스텝」의 형상을 모식적으로 도시하는 도면.
도 11은 「킹크」의 형상을 모식적으로 도시하는 도면.
도 12는 「스커트 구조」가 형성되는 메커니즘을 설명하는 도면.
도 13은 「패싯 구조」가 형성되는 메커니즘을 설명하는 도면.
도 14는 실시 형태 1에 있어서의 반도체 장치의 구성을 모식적으로 도시하는 평면도.
도 15는 도 14의 A-A선으로 절단한 단면도.
도 16은 도 14의 B-B선으로 절단한 단면도.
도 17은 실시 형태 1에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정의 흐름을 나타내는 플로우차트.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 21은 도 20에 계속되는 반도체 장치의 제조 공정의 흐름을 나타내는 플로우차트.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 24는 실시 형태 2에 있어서의 반도체 장치의 구성을 모식적으로 도시하는 평면도.
도 25는 플러그의 지지 기판에의 관통을 설명하는 도면.
도 26은 도 24의 A-A선으로 절단한 단면도.
도 27은 변형예에 있어서의 반도체 장치의 구성을 모식적으로 도시하는 평면도.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해 평면도여도 해칭을 행하는 경우가 있다.
(실시 형태 1)
<개선의 검토>
반도체 장치의 고집적화를 실현하기 위해, 전계 효과 트랜지스터는, 스케일링룰에 기초하여 미세화되고 있다. 그런데, 미세화된 전계 효과 트랜지스터에서는, 단채널 효과나 역치 전압의 변동이 현재화되기 때문에, 반도체 장치의 성능 저하를 초래하게 된다. 이 점에 관해, SOI 기판에 형성된 전계 효과 트랜지스터는, 반도체 기판(벌크 기판)에 형성된 전계 효과 트랜지스터에 비해, 단채널 효과나 역치 전압의 변동이 현재화되기 어렵기 때문에, 반도체 장치의 성능이 우수하다. 이것으로부터, 예를 들어 회로선폭이 90㎚ 정도인 세대 이후의 반도체 장치에서는, 전계 효과 트랜지스터를 SOI 기판 상에 형성하는 기술을 채용하는 경우도 있다.
특히, SOI 기판 상에 형성되는 전계 효과 트랜지스터로서, 완전 공핍형 트랜지스터를 채용하면, 완전 공핍형 트랜지스터는, 단채널 효과를 억제하는 관점에서 매우 우수함과 함께, 채널 영역에 불순물을 도입하지 않기 때문에, 불순물의 변동에 기인하는 역치 전압의 변동도 충분히 억제할 수 있다. 이 때문에, 완전 공핍형 트랜지스터를 채용함으로써, 우수한 성능의 반도체 장치를 제공할 수 있다.
그런데, 완전 공핍형 트랜지스터에서는, 반도체층(실리콘층)을 완전히 공핍화시킬 필요가 있기 때문에, SOI 기판의 반도체층의 두께를 매우 얇게 할 필요가 있다.
이 경우, 본 발명자가 검토한바, SOI 기판의 반도체층의 두께가 얇은 것에 기인하여, 반도체층에 접속하는 플러그가, 반도체층 및 매립 절연층을 관통하여, 지지 기판에까지 도달해 버리는 것을 발견하였다. 이하에, 이 점에 대하여 설명한다.
먼저, 도 1에 도시한 바와 같이, 지지 기판 SUB와 매립 절연층 BOX와 반도체층 SL을 포함하는 SOI 기판(1S)의 표면에는, 소자 분리부 STI가 형성되어 있다. 그리고, 지지 기판 SUB에는 웰 WL이 형성되어 있다. 또한, 소자 분리부 STI가 형성된 SOI 기판(1S) 상에는, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL이 형성되어 있다.
다음에, 도 2에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 층간 절연막 IL을 관통하여, SOI 기판(1S)의 반도체층 SL에 도달하는 콘택트 홀 CNT를 형성한다.
이때, 층간 절연막 IL이, 산화실리콘막으로 형성되고, 또한, SOI 기판(1S)의 반도체층 SL이 실리콘층으로 형성되어 있기 때문에, 반도체층 SL이 에칭 스토퍼로 되어, 층간 절연막 IL에 형성된 콘택트 홀 CNT는, 반도체층 SL이 노출된 시점에서 정지한다고 생각된다.
그런데, 본 발명자의 검토에 의하면, 예를 들어 SOI 기판(1S)에 완전 공핍형의 전계 효과 트랜지스터를 형성하는 경우, 반도체층 SL의 두께를 매우 얇게 할 필요가 있다. 이 경우, 반도체층 SL의 두께가 매우 얇으면, 반도체층 SL이 에칭 스토퍼로서의 기능을 충분히 발휘할 수 없어, 도 2에 도시한 바와 같이, 콘택트 홀 CNT가, 실리콘층 SL을 관통해 버리는 것이다. 그리고, 반도체층 SL의 하층에 형성되어 있는 매립 절연층 BOX는, 층간 절연막 IL과 동일한 재료인 산화실리콘으로 형성되어 있기 때문에, 반도체층 SL을 관통해 버린 콘택트 홀 CNT는, 매립 절연층 BOX도 관통해 버리게 된다.
특히, 게이트 전극에 인가하는 게이트 전위뿐만 아니라, SOI 기판(1S)의 웰 WL에 가하는 백 게이트 전위에 의해서도, SOI 기판(1S)의 반도체층 SL에 형성된 전계 효과 트랜지스터의 역치 전압을 조정하는 구성을 채용하는 경우에는, 매립 절연층 BOX의 두께를 얇게 할 필요가 있기 때문에, 콘택트 홀 CNT가 매립 절연층 BOX를 관통하기 쉬워진다. 이후, 콘택트 홀 CNT에 도전성 재료(예를 들어, 텅스텐막)를 매립함으로써, 플러그 PLG를 형성하게 되지만, 도 2에 도시한 바와 같이, 콘택트 홀 CNT가 지지 기판 SUB에까지 도달해 있으면, 플러그 PLG를 통해, 반도체층 SL과 지지 기판 SUB(웰 WL)이 도통해 버리게 된다. 이것은, 반도체층 SL에 형성되어 있는 전계 효과 트랜지스터와 지지 기판 SUB가 도통하는 것을 의미하고, 이에 의해, 전계 효과 트랜지스터가 정상적으로 동작하지 않게 된다.
즉, 특히 완전 공핍형의 전계 효과 트랜지스터를 SOI 기판(1S)에 형성하는 구성에서는, SOI 기판(1S)의 반도체층 SL의 두께가 얇아진다. 이 결과, 층간 절연막 IL을 관통하는 콘택트 홀 CNT가, SOI 기판(1S)의 반도체층 SL과 매립 절연층 BOX를 더 관통해 버리는 것이다. 이에 의해, 반도체층 SL과 지지 기판 SUB를 도통하는 플러그 PLG가 형성되어 버리게 되고, 이에 의해, 반도체층 SL에 형성되는 전계 효과 트랜지스터의 동작 불량이 현재화되어 버리는 것이다.
이 점에 관해, 도 3에 도시한 바와 같이, SOI 기판(1S)의 반도체층 SL 상에 실리콘층을 포함하는 에피택셜층 EPI를 적층하는 기술이 있다. 즉, 도 3은 SOI 기판(1S)의 반도체층 SL 상에 에피택셜층 EPI를 형성하는 구조를 도시하는 단면도이다. 도 3에 도시한 바와 같이, SOI 기판(1S)의 반도체층 SL 상에는, 에피택셜층 EPI가 형성되어 있기 때문에, 도 3에 도시한 구조에서는, 반도체층 SL과 에피택셜층 EPI를 합한 SOI층의 두께를 두껍게 할 수 있다. 이 결과, 도 3에 도시한 바와 같이, 실리콘을 포함하는 SOI층(반도체층 SL+에피택셜층 EPI)의 두께가 충분히 두껍기 때문에, SOI층이 에칭 스토퍼로서 충분히 기능한다. 이것으로부터, 실리콘을 포함하는 층간 절연막 IL에 콘택트 홀 CNT를 형성하기 위한 에칭은, SOI층의 표면에서 정지하게 된다. 즉, 도 3에 도시한 바와 같이, SOI 기판(1S)의 반도체층 SL 상에 실리콘층을 포함하는 에피택셜층 EPI를 적층함으로써, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수 있는 것이다.
단, 반도체층 SL 상에만 에피택셜층 EPI를 형성한 도 3에 도시한 구조에서는, 이하에 나타내는 개선의 여지가 존재한다. 예를 들어, 도 4에 도시한 바와 같이, 층간 절연막 IL에 형성되는 플러그 PLG가, 소자 분리부 STI측으로 어긋나는 경우를 생각한다.
먼저, 도 4에 도시한 바와 같이, SOI 기판(1S)의 반도체층 SL 상에 형성된 에피택셜층 EPI의 단부에는, 에피택셜 성장법에 기인하여 테이퍼 형상의 「패싯 구조」가 형성된다. 이 결과, 도 4에 도시한 바와 같이, 에피택셜층 EPI의 단부에 형성되어 있는 「패싯 구조」에서는, 소자 분리부 STI에 근접함에 따라서, 에피택셜층 EPI의 두께가 얇아진다. 따라서, 예를 들어 도 4에 도시한 바와 같이, 층간 절연막 IL에 형성되는 콘택트 홀 CNT가, 소자 분리부 STI측으로 어긋나면, 에피택셜층 EPI의 두께가 얇은 「패싯 구조」의 부위에 콘택트 홀 CNT가 형성되게 된다. 이때, 「패싯 구조」의 부위에서는, 에피택셜층 EPI의 두께가 얇아지기 때문에, 소자 분리부 STI에 가까운 에피택셜층 EPI의 단부에 있어서는, 에피택셜층 EPI와 반도체층 SL을 합한 SOI층이, 콘택트 홀 CNT를 형성할 때의 에칭에 대한 에칭 스토퍼로서 충분히 기능하지 않게 된다. 이것으로부터, 도 4에 도시한 바와 같이, 콘택트 홀 CNT가 소자 분리부 STI측으로 어긋나면, 소자 분리부 STI에 가까운 「패싯 구조」의 부위에서, 반도체층 SL과 매립 절연층 BOX에 걸치는 콘택트 홀 CNT의 관통이 발생하는 것이다.
따라서, 반도체층 SL 상에만 에피택셜층 EPI를 형성하는 도 3(도 4)에 도시한 구조에서는, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋난 경우, 반도체층 SL 및 매립 절연층 BOX에 걸치는 콘택트 홀 CNT의 관통이 발생하는 것이다. 이에 의해, 도 4에 도시한 바와 같이, 플러그 PLG를 통해, 반도체층 SL과 지지 기판 SUB가 도통해 버리게 되는 것이다.
이상과 같이, 반도체층 SL 상에만 에피택셜층 EPI를 형성하는 구조에서는, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나는 경우, 에피택셜층 EPI의 단부에 형성되는 「패싯 구조」에 기인하여, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 억제할 수 없는 것이다.
이 점에 관하여, 예를 들어 도 5에 도시한 고안이 생각된다. 도 5는 에피택셜층 EPI를 반도체층 SL 상뿐만 아니라, 소자 분리부 STI의 일부 상도 덮도록 형성하는 구조를 도시하는 단면도이다. 도 5에 도시한 구조에서는, SOI 기판(1S)의 반도체층 SL 상뿐만 아니라, 반도체층 SL과 소자 분리부 STI의 경계를 초과하여, 소자 분리부 STI의 일부 상에도 에피택셜층 EPI가 형성되어 있다. 즉, 도 5에 도시한 구조에서는, 에피택셜층 EPI의 단부에 형성되는 「패싯 구조」가, 반도체층 SL 상이 아니라, 소자 분리부 STI 상에 형성되어 있다. 이 결과, 도 5에 도시한 구조에서는, 소자 분리부 STI에 가까운 반도체층 SL의 단부에 있어서도, 반도체층 SL과 에피택셜층 EPI를 합한 SOI층의 두께를 충분히 확보할 수 있다. 이것으로부터, 도 5에 도시한 구조에서는, 설령 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나는 경우라도, 반도체층 SL의 단부에 있어서의 SOI층(반도체층 SL+에피택셜층 EPI)의 두께가 충분히 두꺼워, 반도체층 SL의 단부에 있어서도, SOI층이 콘택트 홀 CNT를 형성할 때의 에칭에 대한 에칭 스토퍼로서 충분히 기능한다.
이것으로부터, 도 5에 도시한 바와 같이, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나도, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수 있다. 즉, 도 5에 도시한 구조에서는, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나는 경우를 고려해도, 반도체층 SL 및 매립층 BOX에의 콘택트 홀 CNT의 관통을 효과적으로 방지할 수 있는 것이다. 이 때문에, 도 5에 도시한 구조에서는, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통에 기인하는 전계 효과 트랜지스터의 동작 불량을 효과적으로 억제할 수 있다.
<본 발명자가 발견한 새로운 지견>
상술한 바와 같이, 기본적으로, 에피택셜층 EPI를 반도체층 SL 상뿐만 아니라, 소자 분리부 STI의 일부 상도 덮도록 형성한다고 하는 도 5에 도시한 구조를 채용함으로써, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나는 경우도 포함하여, 플러그 PLG의 지지 기판 SUB에의 관통을 방지할 수 있다고 생각된다. 즉, 도 5에 도시한 구조에 의해, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통에 기인하는 전계 효과 트랜지스터의 동작 불량을 효과적으로 억제할 수 있다고 생각된다.
그런데, 본 발명자는, 도 5에 도시한 구조를 채용하였다고 해도, 반드시, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나는 경우에, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수는 없는 사태가 발생한다는 지견을 새롭게 발견하였다. 이하에서는, 본 발명자가 발견한 새로운 지견에 대하여 설명한다.
먼저, 본 발명자가 발견한 새로운 지견을 설명하는 전제로서, SOI 기판에는, 소자 분리 영역 STI에 의해 구획된 다양한 사이즈의 활성 영역이 존재한다. 즉, 반도체 칩에 SRAM이나 로직 회로나 I/O 회로 등이 형성되지만, 이들 회로를 형성하는 활성 영역의 사이즈는 회로의 종류에 따라서 상이하다. 따라서, 반도체 칩에는, 다양한 회로에 대응한 다양한 사이즈의 활성 영역이 존재한다. 이하에서는, 이것을 전제로 하여, 본 발명자가 새롭게 발견한 지견에 대하여 설명하기로 한다.
도 6은 본 발명자가 새롭게 발견한 지견을 설명하는 도면이다. 도 6에 도시한 바와 같이, 지지 기판 SUB와 매립 절연층 BOX와 반도체층 SL을 포함하는 SOI 기판(1S)에 소자 분리부 STI와 웰 WL이 형성되어 있다. 그리고, 반도체층 SL 상으로부터 소자 분리부 STI의 일부 상에 걸쳐 에피택셜층 EPI가 형성되어 있다. 여기까지의 도 6의 구성은, 상술한 도 5의 구성과 마찬가지이지만, 도 6에 도시한 구성에서는, 에피택셜층 EPI의 단부의 구조가 「스커트 구조」로 되어 있다. 즉, 도 5에 도시한 구조에서는, 에피택셜층 EPI의 단부의 구조가 「패싯 구조」로 되는 것에 대해, 도 6에 도시한 구조에서는, 에피택셜층 EPI의 단부의 구조가 「스커트 구조」로 되는 점에서 상이하다.
여기서, 도 5에 도시한 「패싯 구조」란, 테이퍼 형상을 의미하고, 특히 급한 기울기의 경사선을 포함하는 단부 형상을 의미한다. 한편, 도 6에 도시한 「스커트 구조」란, 급한 기울기의 경사선과 완만한 기울기의 경사선의 조합을 포함하는 단부 형상을 의미한다. 즉, 도 6에 도시한 「스커트 구조」란, 기울기가 상이한 경사선의 조합을 포함하는 단부 형상인 점에서, 일정한 기울기의 경사선을 포함하는 단부 형상인 도 5에 도시한 「패싯 구조」와는 상이하게 된다. 특히, 「스커트 구조」의 특징으로서는, 「스커트 구조」의 폭(게이트 폭 방향)이 「패싯 구조」의 폭(게이트 폭 방향)에 비해 길어지는 점을 들 수 있다.
「패싯 구조」에서는, 도 5에 도시한 구조를 채용함으로써, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나는 경우라도, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수 있다. 한편, 「스커트 구조」에서는, 상술한 「스커트 구조」의 특징에 기인하여, 도 5에 도시한 구조를 채용해도, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나면, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수 없게 되는 것이다.
이하에, 이 점에 대하여 설명한다. 상술한 바와 같이, 반도체 칩에는, 다양한 회로에 대응한 다양한 사이즈의 활성 영역이 존재하는 것을 전제로 하여, 본 발명자는, 소자 분리부 STI로 둘러싸인 활성 영역의 폭(W)에 의존하여, 활성 영역의 반도체층 SL 상에 형성되는 에피택셜층 EPI의 단부 형상이 상이한 것을 발견한 점이 신규 지견이다.
구체적으로, 본 발명자가 발견한 새로운 지견은, 이하에 나타내는 것이다. 즉, 이 지견은, 활성 영역의 폭(게이트 폭 방향의 폭)이 작은 경우, 도 5에 도시한 바와 같이, 활성 영역의 반도체층 SL 상에 형성되는 에피택셜층 EPI의 단부 형상은 「패싯 구조」로 되는 한편, 활성 영역의 폭이 큰 경우, 도 6에 도시한 바와 같이, 활성 영역의 반도체층 SL 상에 형성되는 에피택셜층 EPI의 단부 형상은 「스커트 구조」로 된다는 것이다.
그리고, 이 지견을 고려하면, 도 5에 도시한 바와 같이, 활성 영역의 폭이 작은 경우에는, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나도, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통이 방지되는 결과, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통이 회피되게 된다.
그런데, 도 6 및 도 7에 도시한 바와 같이, 활성 영역의 폭(게이트 폭 방향의 폭)이 큰 경우에는, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나면, 「스커트 구조」를 한 에피택셜층 EPI의 단부에 콘택트 홀 CNT가 형성되게 된다. 그리고, 「스커트 구조」의 장소에서는, 반도체층 SL과 에피택셜층 EPI를 합한 SOI층의 두께가 얇아지기 때문에, SOI층이, 콘택트 홀 CNT를 형성하는 에칭 시의 에칭 스토퍼로서 충분히 기능하지 않게 된다. 이에 의해, 도 7에 도시한 바와 같이, 가령 에피택셜층 EPI를 반도체층 SL 상으로부터 소자 분리부 STI의 일부 상에 걸쳐 형성해도, 「스커트 구조」의 폭이 커진다는 특징으로부터, 반도체층 SL 상에도 두께가 얇은 「스커트 구조」가 형성되게 된다. 이것으로부터, 에피택셜층 EPI의 단부에 「스커트 구조」가 형성되는 경우, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나면, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통이 발생해 버리는 것이다. 따라서, 「스커트 구조」가 형성되는 도 7에 도시한 구조에서는, 에피택셜층 EPI를 반도체층 SL 상으로부터 소자 분리부 STI의 일부 상에 걸쳐 형성해도, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통이 발생해 버리게 되는 것이다.
<지견의 상세>
본 발명자가 발견한 새로운 지견은, 소자 분리부 STI로 둘러싸인 활성 영역의 폭(W)에 의존하여, 활성 영역의 반도체층 SL 상에 형성되는 에피택셜층 EPI의 단부 형상이 상이하다는 것이다. 정성적으로, 본 발명자가 발견한 새로운 지견이라는 것은, 활성 영역의 폭이 작은 경우에는, 에피택셜층 EPI의 단부 형상은 「패싯 구조」로 되는 한편, 활성 영역의 폭이 큰 경우에는, 에피택셜층 EPI의 단부 형상은 「스커트 구조」로 된다는 것이다.
이하에, 구체적으로, 본 발명자가 발견한 새로운 지견의 상세에 대하여 설명하기로 한다. 도 8의 (a)는 활성 영역의 폭(게이트 폭 방향)을 변화시킨 경우의 SOI층(반도체층 SL+에피택셜층 EPI)의 형상의 변화를 모식적으로 도시하는 도면이며, 도 8의 (b)는 활성 영역의 폭(W)과 SOI층의 두께(반도체층 SL+에피택셜층 EPI의 두께)의 관계를 나타내는 그래프이다.
먼저, 도 8의 (a)에 있어서, 활성 영역의 폭이 0.2㎛ 이하인 경우, SOI층의 단부 형상은, 「패싯 구조」를 하고 있는 것을 알 수 있다. 그리고, 활성 영역의 폭이 0.25㎛로 되면, SOI층의 단부 형상은, 활성 영역의 폭이 0.2㎛일 때의 「패싯 구조」보다도 완만한 「패싯 구조」로 되어 있는 것을 알 수 있다. 또한, 활성 영역의 폭이 0.5㎛로 되면, SOI층의 단부 형상은, 「스커트 구조」로 되고, 활성 영역의 폭이 1.0㎛로 되면, SOI층의 단부 형상은, 한층 더한 「스커트 구조」로 되는 것을 알 수 있다. 따라서, 도 8의 (a)의 결과를 고려하면, 활성 영역의 폭이 0.25㎛ 이하인 경우에는, SOI층의 단부 형상은, 대략 「패싯 구조」로 되고, 활성 영역의 폭이 0.25㎛를 초과하는 경우에는, SOI층의 단부 형상은, 「스커트 구조」로 되는 것을 알 수 있다. 즉, 도 8의 (a)의 결과, 본 발명자가 발견한 새로운 지견을 정량적으로 평가하면, 대략 활성 영역의 폭이 0.25㎛인 경우를 경계로 하여, 「패싯 구조」로부터 「스커트 구조」로 변화된다고 할 수 있다. 따라서, 활성 영역의 폭이 0.25㎛ 이하인 경우에는, 도 5에 도시한 구조를 채용함으로써, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋났다고 해도, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통을 억제할 수 있고, 이에 의해, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수 있다.
한편, 활성 영역의 폭이 0.25㎛보다도 커지면, 설령 도 5에 도시한 구조를 채용해도, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋난 경우, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통을 효과적으로 방지하는 것이 곤란해져, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통이 발생할 우려가 있다. 이 때문에, 활성 영역의 폭이 0.25㎛보다도 커지면, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통을 방지하는 관점에서, 도 5에 도시한 구조를 대신할 고안이 필요로 되는 것을 알 수 있다.
다음에, 도 8의 (b)에 있어서, 횡축은, 활성 영역의 폭(게이트 폭 방향 : W㎛)을 나타내고 있고, 종축은, SOI층의 두께의 비율을 나타내고 있다. 또한, 여기에서 설명하는 SOI층의 두께란, 반도체층 SL의 두께와 에피택셜층 EPI의 두께를 더한 값이다. 그리고, 도 8의 (b)에 있어서, 「동그라미 표시」는, 에피택셜층 EPI의 중심에서의 SOI층의 두께를 나타내고 있고, 「사각 표시」는, 지지 기판 SUB와 소자 분리부 STI의 경계로부터 90㎚만큼 이격된 위치에 있어서의 SOI층의 두께를 나타내고 있다. 또한, 「마름모형 표시」는, 지지 기판 SUB와 소자 분리부 STI의 경계로부터 60㎚만큼 이격된 위치에 있어서의 SOI층의 두께를 나타내고 있고, 「삼각 표시」는, 지지 기판 SUB와 소자 분리부 STI의 경계로부터 30㎚만큼 이격된 위치에 있어서의 SOI층의 두께를 나타내고 있다.
도 8의 (b)로부터 알 수 있는 바와 같이, 활성 영역의 폭이 0.25㎛보다도 작은 경우, 「동그라미 표시」와 「사각 표시」와 「마름모형 표시」와 「삼각 표시」가 거의 겹쳐 있고, 이것은, SOI층의 중심의 두께와, 지지 기판 SUB와 소자 분리부 STI의 경계로부터 30㎚∼90㎚만큼 이격된 위치에 있어서의 SOI층의 두께가 대략 동일한 것을 의미하고 있다.
한편, 활성 영역의 폭이 0.25㎛로부터 커짐에 따라서, 「동그라미 표시」와 「사각 표시」와 「마름모형 표시」와 「삼각 표시」가 변동되게 된다. 이것은, 에피택셜층의 중심 위치로부터, 지지 기판 SUB와 소자 분리부 STI의 경계 위치에 근접함에 따라서, SOI층의 두께가 작아지는 것을 의미하고, 바꿔 말하면, 활성 영역의 폭이 0.25㎛를 초과하면, 「스커트 구조」가 현재화되어 가는 것을 의미하고 있다. 특히, 활성 영역의 폭이 1.0㎛에 도달하면, 지지 기판 SUB와 소자 분리부 STI의 경계로부터 30㎚만큼 이격된 위치에 있어서의 SOI층의 두께는, 에피택셜층의 중심 위치의 두께의 절반의 두께 정도까지 작아져 버리는 것을 알 수 있다. 이것으로부터, 활성 영역의 폭이 커지면 커질수록, 「스커트 구조」가 현재화되는 것을 알 수 있다. 따라서, 도 8의 (b)에 도시한 그래프는, 활성 영역의 폭이 커질수록, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋난 경우, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통이 발생하기 쉬워지는 것을 나타내고 있다고 할 수 있다.
그렇다면, 활성 영역의 폭이 커지면, 왜, 에피택셜층의 단부 형상이 「패싯 구조」로부터 「스커트 구조」로 변화되게 되는 것인지가 의문으로 된다. 이 점에 관해, 본 발명자가 예의 검토하여 해석한 결과, 이하에 나타내는 메커니즘에 의해, 「스커트 구조」가 형성된다고 추측되는 것을 알아냈기 때문에, 이 메커니즘에 대하여 설명한다.
<「스커트 구조」가 형성되는 메커니즘>
도 9는 에피택셜 성장법을 사용하여, SOI 기판(1S)의 반도체층 SL 상에 에피택셜층을 성장시킬 때의 성장면을 도시하는 도면이다. 도 9에 도시한 바와 같이, 반도체층 SL의 중앙부 근방의 상방에서는, (100)면을 따라서 에피택셜층이 성장한다. 이것은, 에피택셜층의 하지인 반도체층 SL의 표면이 (100)면이고, 이 반도체층 SL의 (100)면 상에 에피택셜층이 성장하기 때문이다.
한편, 반도체층 SL의 단부 근방의 상방에서는, 예를 들어 (111)면으로 대표되는 고지수면을 따라서 에피택셜층이 성장한다. 이것은, 예를 들어 도 9에 모식적으로 도시한 바와 같이, 반도체층 SL의 단부는, 그 막 두께가 얇아지도록 라운딩을 띠고 있거나, 또는, 경사져 있어, (100)면과는 상이한 고지수면이 경사면으로 서 노출되어 있기 때문에, 반도체층 SL의 단부 근방에 있어서는, 이 고지수면 상에 에피택셜층이 성장하기 때문이다.
또한, 반도체층 SL의 단부가 둥근 형상이나 경사진 형상으로 되는 것은, 에피택셜층을 형성하기 이전에, 반도체층 SL을 산화하는 공정이나, 그 산화막을 제거하는 공정에 있어서, 반도체층 SL의 단부의 형상이 변하기 쉽기 때문이다. 예를 들어, 소자 분리부 STI가 반도체층 SL의 표면보다도 들어간 경우에는, 반도체층 SL의 측면이 노출되기 때문에, 반도체층 SL의 단부의 형상은, 이와 같은 공정의 영향을 보다 받기 쉽다. 즉, 반도체층 SL의 단부의 형상은, 중심부와 비교하여, 이와 같은 공정(산화 공정이나 산화막 제거 공정)의 영향을 받기 쉬운 것에 기인하여, 둥근 형상이나 경사진 형상으로 되는 것이다.
이와 같이, 반도체층 SL의 중앙부 근방과 단부 근방에서는, 에피택셜 성장의 하지인 반도체층 SL의 노출면의 면방위가 상이하다. 그리고, 본 발명자는, 반도체층 SL의 중앙부 근방에 있어서의 에피택셜층의 성장면의 면방위와, 반도체층 SL의 단부 근방에 있어서의 에피택셜층의 성장면의 면방위가 상이한 것에 기인하여, 「스커트 구조」가 형성되는 것을 새롭게 발견한 것이다.
구체적으로, (100)면을 성장면으로 하는 에피택셜층에는, 「스텝」이라 불리는 부위나 「킹크」라 불리는 부위가 다수 존재한다. 이들은 주로, 실리콘의 미 결합손을 포함한다. 이에 반해, 고지수면을 성장면으로 하는 에피택셜층에는, 「스텝」이라 불리는 부위나 「킹크」라 불리는 부위가 적다. 그리고, (100)면에는, 「스텝」이라 불리는 부위나 「킹크」라 불리는 부위가 많은 한편, 고지수면에는, 「스텝」이라 불리는 부위나 「킹크」라 불리는 부위가 적은 것에 기인하여, 「스커트 구조」가 발생하는 것이다.
이하에서는, 「스텝」이라 불리는 부위나 「킹크」라 불리는 부위의 수의 상이에 의해, 「스커트 구조」가 형성되는 메커니즘에 대하여 설명한다.
도 10은 「스텝」의 형상을 모식적으로 도시하는 도면이며, 도 10에서는, 이 「스텝」에 실리콘 원소가 포획되어 있는 상태가 도시되어 있다. 또한, 도 11은 「킹크」의 형상을 모식적으로 도시하는 도면이며, 도 11에서는, 이 「킹크」에 실리콘 원소가 포획되어 있는 상태가 도시되어 있다. 즉, 도 10 및 도 11로부터 알 수 있는 바와 같이, 「스텝」이나 「킹크」에는, 에피택셜 성장의 핵이 되는 실리콘 원소가 포획되기 쉬운 것이다. 이것은, 「스텝」이나 「킹크」가 많은 (100)면에서는 실리콘 원소가 포획되기 쉽고, 이것은, 에피택셜 성장의 핵이 많이 존재하는 것을 의미한다. 이에 의해, (100)면에서의 에피택셜 성장의 속도는 빨라진다고 생각된다. 한편, 「스텝」이나 「킹크」가 적은 고지수면에서는 실리콘 원소가 포획되기 어렵고, 고지수면에서는 에피택셜 성장의 핵이 적은 것을 의미한다. 이에 의해, 고지수면에서의 에피택셜 성장의 속도는 느려진다고 생각된다.
또한, 도 12에 도시한 바와 같이, 고지수면에서는, 「스텝」이나 「킹크」가 적기 때문에, 고지수면에 부착된 실리콘 원소가 마이그레이션하기 쉽다. 한편, (100)면에서는, 고지수면으로부터 마이그레이션해 온 실리콘 원소가, (100)면에 다수 존재하는 「스텝」이나 「킹크」에 포획되기 쉽다. 이 결과, (100)면을 따라서 에피택셜층이 성장하는 중앙부 근방의 영역에서는, 에피택셜 성장의 속도가 빨라지기 때문에, 에피택셜층의 두께가 두꺼워진다. 이에 반해, 고지수면을 따라서 에피택셜층이 성장하는 단부 근방의 영역에서는, 실리콘 원소의 포획 부위인 「스텝」이나 「킹크」가 적은 결과, 단부 근방으로부터 중앙부 근방으로의 실리콘 원소의 마이그레이션이 발생하기 쉽기 때문에, 에피택셜 성장의 속도가 느려져, 에피택셜층의 두께가 얇아진다.
이상과 같은 메커니즘에 의해, 에피택셜층의 단부 근방에는 「스커트 구조」가 형성되게 된다. 특히, 활성 영역의 폭이 커지면, 고지수면에 대한 (100)면의 비율이 커지기 때문에, 필연적으로, (100)면에 존재하는 「스텝」이나 「킹크」의 수가 많아진다. 이 때문에, 고지수면으로부터 마이그레이션해 온 실리콘 원소는, (100)면에 존재하는 「스텝」이나 「킹크」에서 확실하게 포획되어 버리기 때문에, 다시, (100)면으로부터 고지수면에 실리콘 원소가 마이그레이션하여 되돌아가는 것은 적다고 생각된다. 따라서, 활성 영역의 폭이 커지면, 에피택셜층의 단부 근방에는 「스커트 구조」가 형성되기 쉬워진다고 생각된다. 한편, 활성 영역의 폭이 작아지면, 고지수면에 대한 (100)면의 비율이 작아지기 때문에, 필연적으로, (100)면에 존재하는 「스텝」이나 「킹크」의 수가 적어진다. 이 때문에, 도 13에 도시한 바와 같이, 고지수면으로부터 (100)면에 마이그레이션해 온 실리콘 원소는, (100)면에 존재하는 「스텝」이나 「킹크」에서 다 포획할 수 없어 흘러넘치게 된다고 생각된다. 그리고, 포획되지 않고 흘러넘친 실리콘 원소는, 다시, (100)면으로부터 고지수면에 마이그레이션하여 되돌아가게 된다고 생각된다. 따라서, 활성 영역의 폭이 작아지면, 고지수면에 있어서도, 성장의 핵이 되는 실리콘 원소가 다수 존재하게 되어, 에피택셜층의 단부 근방에는 「스커트 구조」가 형성되기 어려워지는 것이다. 이와 같은 메커니즘에 의해, 예를 들어 활성 영역의 폭이 작은 경우에는 「스커트 구조」가 형성되기 어려운 한편, 활성 영역의 폭이 커지면 커질수록, 「스커트 구조」가 현재화된다는 경향(도 8의 (a) 참조)을 설명할 수 있다.
이상과 같이 하여, 활성 영역의 폭이 커지면, 에피택셜층의 단부 근방의 영역에 「스커트 구조」가 형성되게 된다. 예를 들어, 활성 영역의 폭이 작아, 「스커트 구조」가 형성되지 않는 경우에는, 도 5에 도시한 구조를 채용함으로써, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나는 경우라도, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수 있다.
한편, 활성 영역의 폭이 커서, 에피택셜층의 단부 근방의 영역에 「스커트 구조」가 형성되면, 도 5에 도시한 구조를 채용해도, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나면, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수 없게 된다. 즉, 에피택셜층 EPI의 단부 근방의 영역에 「스커트 구조」가 형성되는 경우, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나면, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통이 발생해 버리는 것이다.
따라서, 본 실시 형태 1에서는, 활성 영역의 폭이 커서, 에피택셜층의 단부 근방의 영역에 「스커트 구조」가 형성되고, 또한, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋나는 경우라도, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통을 방지할 수 있는 고안을 실시하고 있다. 이하에서는, 이 고안을 실시한 본 실시 형태 1에 있어서의 기술적 사상에 대하여 도면을 참조하면서 설명한다.
<반도체 장치의 구성>
<<평면 구성>>
도 14는 본 실시 형태 1에 있어서의 반도체 장치의 구성을 모식적으로 도시하는 평면도이다. 도 14에 도시한 바와 같이, 본 실시 형태 1에 있어서의 반도체 장치는, 예를 들어 전계 효과 트랜지스터 Q1과, 전계 효과 트랜지스터 Q2를 갖고 있다. 예를 들어, 도 14에 도시한 바와 같이, 전계 효과 트랜지스터 Q1과 전계 효과 트랜지스터 Q2는, y방향으로 나란하게 배치되어 있다. 먼저, 전계 효과 트랜지스터 Q1은, y방향(게이트 폭 방향)의 폭이 작은 활성 영역 ACT1에 형성되어 있고, 이 활성 영역 ACT1에 걸쳐 y방향으로 연장되는 게이트 전극 GE1을 갖고 있다. 또한, 전계 효과 트랜지스터 Q1은, 게이트 전극 GE1을 사이에 두는 활성 영역 ACT1 상에 형성된 에피택셜층 EPI1을 갖고 있다. 그리고, 에피택셜층 EPI는, 층간 절연막(도시하지 않음)에 형성된 플러그 PLG1과 전기적으로 접속되어 있다.
다음에, 전계 효과 트랜지스터 Q2는, 게이트 폭 방향(y방향)에 있어서, 전계 효과 트랜지스터 Q1의 활성 영역 ACT1의 폭보다도 큰 폭을 갖는 활성 영역 ACT2에 형성되어 있다. 그리고, 전계 효과 트랜지스터 Q2는, 활성 영역 ACT2에 걸쳐 y방향으로 연장되는 게이트 전극 GE2를 갖고 있다. 또한, 전계 효과 트랜지스터 Q2는, 게이트 전극 GE2를 사이에 두는 활성 영역 ACT2 상에 형성된 에피택셜층 EPI2를 갖고 있고, 이 에피택셜층 EPI2는, 층간 절연막(도시하지 않음)에 형성된 플러그 PLG2와 전기적으로 접속되어 있다.
이와 같이, 본 실시 형태 1에 있어서의 반도체 장치는, 서로 게이트 폭 방향(y방향)의 폭이 상이한 복수의 활성 영역(ACT1, ACT2)을 갖고 있다. 이때, 예를 들어 도 14에 있어서, 전계 효과 트랜지스터 Q1이 형성되어 있는 활성 영역 ACT1의 y방향의 폭은 250㎚보다도 작고, 또한, 전계 효과 트랜지스터 Q2가 형성되어 있는 활성 영역 ACT2의 y방향의 폭은 250㎚보다도 크게 되어 있다. 여기서, 활성 영역 ACT1 상에는, 에피택셜층 EPI1이 형성되고, 또한, 활성 영역 ACT2 상에는, 에피택셜층 EPI2가 형성되어 있기 때문에, 활성 영역 ACT1과 활성 영역 ACT2의 게이트 폭 방향(y방향)의 폭의 대소 관계는, 에피택셜층 EPI1과 에피택셜층 EPI2의 게이트 폭 방향(y방향)의 대소 관계로서 표현할 수도 있다. 즉, 본 실시 형태 1에 있어서의 반도체 장치에 있어서, 에피택셜층 EPI1의 게이트 폭 방향(y방향)의 폭은, 에피택셜층 EPI2의 게이트 폭 방향(y방향)의 폭보다도 크게 되어 있다. 이상과 같이 하여, 전계 효과 트랜지스터 Q1과 전계 효과 트랜지스터 Q2를 포함하는 반도체 장치가 평면 구성되어 있게 된다.
<<단면 구성(게이트 길이 방향)>>
계속해서, 본 실시 형태 1에 있어서의 반도체 장치의 단면 구성에 대하여 설명한다. 특히, 본 실시 형태 1에 있어서의 반도체 장치는, 도 14에 도시한 바와 같이, 전계 효과 트랜지스터 Q1과 전계 효과 트랜지스터 Q2를 포함하고 있지만, 전계 효과 트랜지스터 Q1의 게이트 길이 방향의 단면 구성과 전계 효과 트랜지스터 Q2의 게이트 길이 방향의 단면 구성은 기본적으로 동일한 구성이므로, 여기에서는, 전계 효과 트랜지스터 Q1을 채용하여 설명하기로 한다.
도 15는 본 실시 형태 1에 포함되는 전계 효과 트랜지스터 Q1의 게이트 길이 방향의 모식적인 단면 구성을 도시하는 단면도이며, 도 14의 A-A선으로 절단한 단면도이다. 도 15에 도시한 바와 같이, 본 실시 형태 1에 있어서의 전계 효과 트랜지스터 Q1은, 지지 기판 SUB와, 지지 기판 SUB 상에 형성된 매립 절연층 BOX와, 매립 절연층 BOX 상에 형성된 반도체층 SL를 포함하고, 또한, 소자 분리부 STI와 웰 WL1을 갖는 SOI 기판(1S)에 형성되어 있다. 구체적으로, 전계 효과 트랜지스터 Q1은, 소자 분리부 STI로 둘러싸인 활성 영역의 반도체층 SL 상에 형성된 게이트 절연막 GOX와, 이 게이트 절연막 GOX 상에 형성된 게이트 전극 GE1을 갖고 있다. 그리고, 게이트 전극 GE1의 양측의 측벽에는, 사이드 월 스페이서 SW가 형성되어 있다. 또한, 활성 영역의 반도체층 SL에는, 게이트 전극 GE1에 정합하도록 익스텐션 영역 EX가 형성되고, 익스텐션 영역 EX의 외측에 사이드 월 스페이서 SW에 정합한 반도체 영역 NR이 형성되어 있다. 또한, 반도체층 SL에 형성된 반도체 영역 NR 상에는 에피택셜층 EPI1이 형성되어 있고, 이 에피택셜층 EPI1의 표면에는 실리사이드막 SF가 형성되어 있다. 이와 같이 하여, 전계 효과 트랜지스터 Q1에는, 예를 들어 익스텐션 영역 EX와, 반도체 영역 NR과, 에피택셜층 EPI1과, 실리사이드막 SF를 포함하는 소스 영역 SR이 형성되어 있다. 마찬가지로, 전계 효과 트랜지스터 Q1에는, 예를 들어 익스텐션 영역 EX와, 반도체 영역 NR과, 에피택셜층 EPI1과, 실리사이드막 SF를 포함하는 드레인 영역 DR이 형성되어 있다.
계속해서, 상술한 바와 같이 구성되어 있는 전계 효과 트랜지스터 Q1을 덮도록, 층간 절연막 IL이 형성되어 있고, 이 층간 절연막 IL에는, 층간 절연막 IL을 관통하여, 소스 영역 SR에 도달하는 플러그 PLG1이 형성되어 있다. 마찬가지로, 층간 절연막 IL에는, 층간 절연막 IL을 관통하여, 드레인 영역 DR에 도달하는 플러그 PLG1도 형성되어 있다. 특히, 플러그 PLG1은, 층간 절연막 IL을 관통하여, 에피택셜층 EPI1의 표면에 형성된 실리사이드막 SF를 노출하는 콘택트 홀 CNT1에 도전성 재료(텅스텐)를 매립함으로써 형성되어 있다. 이상과 같이 하여, 본 실시 형태 1에 있어서의 전계 효과 트랜지스터 Q1이 구성되어 있게 된다.
특히, 본 실시 형태 1에서는, SOI 기판(1S) 상에 형성되는 전계 효과 트랜지스터 Q1로서, 완전 공핍형 트랜지스터를 채용하는 것을 상정하고 있다. 이 완전 공핍형 트랜지스터는, 단채널 효과를 억제하는 관점에서 매우 우수함과 함께, 채널 영역(게이트 전극 GE1의 바로 아래의 반도체층 SL)에 불순물을 도입하지 않기 때문에, 불순물의 변동에 기인하는 역치 전압의 변동도 충분히 억제할 수 있다. 이 때문에, 완전 공핍형 트랜지스터를 채용함으로써, 우수한 성능의 반도체 장치를 제공할 수 있다. 이때, 완전 공핍형 트랜지스터에서는, 반도체층(실리콘층) SL을 완전히 공핍화시킬 필요가 있기 때문에, SOI 기판(1S)의 반도체층 SL의 두께를 매우 얇게 할 필요가 있다. 또한, 게이트 전극 GE1에 인가하는 게이트 전위뿐만 아니라, SOI 기판(1S)의 웰 WL1에 가하는 백 게이트 전위에 의해서도, SOI 기판(1S)의 반도체층 SL에 형성된 전계 효과 트랜지스터 Q1의 역치 전압을 조정하는 구성을 채용하는 경우에는, 매립 절연층 BOX의 두께를 얇게 할 필요가 있다.
이상으로부터, 예를 들어, 본 실시 형태 1에서는, 반도체층 SL의 두께를 5㎚ 이상 20㎚ 이하로 함과 함께, 매립 절연층 BOX의 두께도 5㎚ 이상 20㎚ 이하로 하고 있다. 이에 의해, 본 실시 형태 1에 의하면, 완전 공핍화 트랜지스터를 포함하는 전계 효과 트랜지스터 Q1을 실현할 수 있고, 또한, 웰 WL1에 가하는 백 게이트 전위에 의해서도, 전계 효과 트랜지스터 Q1의 역치 전압을 조정하는 것이 용이해진다.
단, 반도체층 SL의 두께를 얇게 하면, 전계 효과 트랜지스터 Q1의 소스 영역 SR 및 드레인 영역 DR의 각각의 저항이 높아진다. 따라서, 본 실시 형태 1에서는, 도 15에 도시한 바와 같이, 반도체층 SL 상에 에피택셜층 EPI1을 형성하고 있다. 이에 의해, 본 실시 형태 1에 있어서의 전계 효과 트랜지스터 Q1에 의하면, 반도체층 SL의 두께를 얇게 함으로써, 완전 공핍형 트랜지스터를 실현하는 한편, 소스 영역 SR 및 드레인 영역 DR의 각각에 적층층으로서 기능하는 에피택셜층 EPI1을 형성함으로써, 소스 영역 SR 및 드레인 영역 DR의 각각의 저항값을 낮게 할 수 있다. 이에 의해, 본 실시 형태 1에 의하면, 고성능의 전계 효과 트랜지스터 Q1을 제공할 수 있다.
<<단면 구성(게이트 폭 방향)>>
다음에, 본 실시 형태 1에 있어서의 반도체 장치의 게이트 폭 방향(y방향)의 단면 구성에 대하여 설명한다. 도 16은 도 14의 B-B선으로 절단한 단면도이다. 도 16에 있어서, 도 16의 좌측에 전계 효과 트랜지스터 Q1의 게이트 폭 방향의 단면 구성이 도시되어 있는 한편, 도 1의 우측에 전계 효과 트랜지스터 Q2의 게이트 폭 방향의 단면 구성이 도시되어 있다. 즉, 도 16에서는, 전계 효과 트랜지스터 Q1의 게이트 폭 방향의 단면 구성과, 전계 효과 트랜지스터 Q2의 게이트 폭 방향의 단면 구성이 나란히 배치되어 있게 된다.
도 16에 있어서, 좌측에 도시되어 있는 전계 효과 트랜지스터 Q1의 게이트 폭 방향의 단면 구성에 있어서는, SOI 기판(1S)에 소자 분리부 STI와 웰 WL1이 형성되어 있다. 그리고, SOI 기판(1S)의 반도체층 상으로부터 소자 분리부 STI의 일부 상에 걸쳐 에피택셜층 EPI1이 형성되어 있고, 이 에피택셜층 EPI1의 표면에 실리사이드막 SF가 형성되어 있다. 그리고, 표면에 실리사이드막 SF가 형성된 에피택셜층 EPI1을 덮도록 층간 절연막 IL이 형성되어 있고, 이 층간 절연막 IL을 관통하여, 실리사이드막 SF가 형성된 에피택셜층 EPI1에 도달하는 플러그 PLG1이 형성되어 있다. 이 플러그 PLG1은, 층간 절연막 IL에 형성된 콘택트 홀 CNT1에 도전성 재료를 매립함으로써 형성되어 있다.
특히, 본 실시 형태 1에 있어서의 전계 효과 트랜지스터 Q1에 있어서는, 반도체층 SL의 게이트 폭 방향의 폭(도 14의 활성 영역 ACT1의 y방향의 폭)이 250㎚보다도 작은 것을 상정하고 있다. 이 경우, 도 16의 좌측에 도시한 바와 같이, 에피택셜층 EPI1의 단부에 「패싯 구조」가 형성되게 된다.
계속해서, 도 16에 있어서, 우측에 도시되어 있는 전계 효과 트랜지스터 Q2의 게이트 폭 방향의 단면 구성에 있어서는, SOI 기판(1S)에 소자 분리부 STI와 웰 WL2가 형성되어 있다. 그리고, SOI 기판(1S)의 반도체층 상으로부터 소자 분리부 STI의 일부 상에 걸쳐 에피택셜층 EPI2가 형성되어 있고, 이 에피택셜층 EPI2의 표면에 실리사이드막 SF가 형성되어 있다. 그리고, 표면에 실리사이드막 SF가 형성된 에피택셜층 EPI2를 덮도록 층간 절연막 IL이 형성되어 있고, 이 층간 절연막 IL을 관통하여, 실리사이드막 SF가 형성된 에피택셜층 EPI1에 도달하는 플러그 PLG2가 형성되어 있다. 이 플러그 PLG2는, 층간 절연막 IL에 형성된 콘택트 홀 CNT2에 도전성 재료를 매립함으로써 형성되어 있다.
특히, 본 실시 형태 1에 있어서의 전계 효과 트랜지스터 Q2에 있어서는, 반도체층 SL의 게이트 폭 방향의 폭(도 14의 활성 영역 ACT2의 y방향의 폭)이 250㎚보다도 큰 것을 상정하고 있다. 이 경우, 도 16의 우측에 도시한 바와 같이, 에피택셜층 EPI2의 단부에 「스커트 구조」가 형성되게 된다.
여기서, 도 16에 도시한 바와 같이, 소자 분리부 STI와 접하는 에피택셜층 EPI1의 단부의 두께는, 소자 분리부 STI와 접하는 에피택셜층 EPI2의 단부의 두께보다도 크게 되어 있다. 바꿔 말하면, 소자 분리부 STI와 접하는 에피택셜층 EPI2의 단부의 두께는, 소자 분리부 STI와 접하는 에피택셜층 EPI1의 단부의 두께보다도 작게 되어 있다. 이것은, 에피택셜층 EPI1의 단부에 「패싯 구조」가 형성되는 것에 반해, 에피택셜층 EPI2의 단부에 「스커트 구조」가 형성되기 때문이다. 즉, 반도체층 SL의 게이트 폭 방향의 폭(도 14의 활성 영역 ACT2의 y방향의 폭)이 250㎚보다도 큰 경우에는, 「스커트 구조」가 현재화되는 결과, 소자 분리부 STI와 접하는 에피택셜층 EPI2의 단부의 두께는, 소자 분리부 STI와 접하는 에피택셜층 EPI1의 단부의 두께보다도 작아지는 것이다.
계속해서, 도 16에 도시한 바와 같이, 본 실시 형태 1에 있어서, 소자 분리부 STI와 플러그 PLG2 사이의 y방향에 있어서의 최단 거리 L2는, 소자 분리부 STI와 플러그 PLG1 사이의 y방향에 있어서의 최단 거리 L1보다도 크게 되어 있다. 바꿔 말하면, 소자 분리부 STI와 플러그 PLG1 사이의 y방향에 있어서의 최단 거리 L1은, 소자 분리부 STI와 플러그 PLG2 사이의 y방향에 있어서의 최단 거리 L2보다도 작게 되어 있다. 이때, 예를 들어 최단 거리 L2는 60㎚ 이상이다. 단, 최단 거리 L2는 90㎚ 이상인 경우도 있다. 특히, 본 실시 형태 1에서는, 평면에서 보아, 플러그 PLG2와 소자 분리부 STI 사이에 에피택셜층 EPI2가 존재한다. 이상과 같이 하여, 본 실시 형태 1에 있어서의 전계 효과 트랜지스터 Q1과 전계 효과 트랜지스터 Q2가 구성되어 있게 된다.
또한, 본 실시 형태 1에서는, 넓은 활성 영역 ACT2에 하나의 플러그 PLG2를 형성하는 경우를 예시하였지만, 플러그 PLG2의 수는 이것에 한정되는 것은 아니다. 예를 들어, 활성 영역 ACT2의 폭이 전술한 도 8의 (b)와 같이 0.50㎛ 이상인 경우, 복수의 플러그 PLG2를 형성할 수도 있다. 그 경우라도, 소자 분리부 STI와, 소자 분리부 STI에 가장 가까운 플러그 PLG2 사이의 y방향에 있어서의 최단 거리 L2는 60㎚ 이상으로 한다.
<반도체 장치의 제조 방법>
본 실시 형태 1에 있어서의 반도체 장치는, 상기와 같이 구성되어 있고, 이하에, 그 제조 방법에 대하여, 도면을 참조하면서 설명한다.
먼저, 도 17에 도시한 바와 같이, 본 실시 형태 1에 있어서의 반도체 장치의 제조 방법에서는, 지지 기판 SUB와, 지지 기판 SUB 상에 형성된 매립 절연층 BOX와, 매립 절연층 BOX 상에 형성된 반도체층 SL을 포함하는 SOI 기판(1S)을 준비한다.
다음에, SOI 기판(1S)에 소자 분리부 STI를 형성함으로써, SOI 기판(1S)에, 예를 들어 y방향에 있어서의 폭이 제1 폭인 활성 영역 ACT1과, 소자 분리부 STI에 의해 활성 영역 ACT1과 분리되며, 또한, y방향의 폭이 제1 폭보다도 큰 활성 영역 ACT2를 형성한다. 이때, 도 17에 도시한 바와 같이, 반도체층 SL의 표면의 중앙부를 포함하는 대부분에 있어서는, (100)면이 노출되어 있다. 한편, 도 17에 도시한 바와 같이, 반도체층 SL의 표면의 단부는 경사져 있어, (100)면과는 상이한 고지수면이 경사면으로서 노출된다.
계속해서, SOI 기판(1S)의 반도체층 SL 상에 게이트 절연막을 형성한다(도 18의 S1010). 그 후, 예를 들어 이온 주입법을 사용함으로써, SOI 기판(1S)의 지지 기판 SUB에 도전형 불순물을 도입함으로써, 웰을 형성한다(도 18의 S102). 그리고, 게이트 절연막 상에 폴리실리콘막을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 폴리실리콘막을 패터닝하여, 게이트 전극을 형성한다(도 18의 S103). 다음에, 게이트 전극을 덮도록 절연막을 형성한 후, 이 절연막에 대하여 이방성 에칭을 실시함으로써, 게이트 전극의 양측의 측벽에 사이드 월 스페이서를 형성한다(도 18의 S104).
전술한 바와 같이, 여기까지의 공정에서, 예를 들어 소자 분리부 STI가 반도체층 SL의 표면보다도 들어간 경우에는, 반도체층 SL의 측면이 노출되기 때문에, 반도체층 SL의 단부는 중앙부에 비해 둥근 형상으로 되거나, 경사진 형상으로 되기 쉽게 되어 있다.
다음에, 도 19에 도시한 바와 같이, 에피택셜 성장법을 사용함으로써, 활성 영역 ACT1의 반도체층 SL 상에 에피택셜층 EPI1을 형성하고, 또한, 활성 영역 ACT2의 반도체층 SL 상에 에피택셜층 EPI2를 형성한다. 이때, 본 실시 형태 1에서는, 에피택셜층 EPI1의 단부에 「패싯 구조」가 형성되는 한편, 에피택셜층 EPI2의 단부에 「스커트 구조」가 형성된다. 이 결과, 도 19에 도시한 바와 같이, 소자 분리부 STI와 접하는 에피택셜층 EPI2의 단부의 두께는, 소자 분리부 STI와 접하는 에피택셜층 EPI1의 단부의 두께보다도 작아진다. 또한, 에피택셜층 EPI1의 두께 및 에피택셜층 EPI2의 두께는, 예를 들어 10㎚ 이상 50㎚ 이하로 할 수 있다.
여기에서의 에피택셜 성장법에서는, SiH2Cl2와 HCl과 H2를 포함하는 가스를 사용하고, 또한, 압력이 10㎩ 이상 1000㎩ 이하이며, 또한, 온도가 700℃ 이상 800℃ 이하인 성막 조건이 사용된다. 단, 이것에 한하지 않고, 여기에서의 에피택셜 성장법에 있어서, SiH4와 HCl과 H2를 포함하는 가스를 사용하고, 또한, 압력이 10㎩ 이상 1000㎩ 이하이며, 또한, 온도가 500℃ 이상 700℃ 이하인 성막 조건을 사용할 수도 있다. 이때, SiH2Cl2와 SiH4는, 실리콘(Si)의 원료 가스로서 사용된다. 한편, HCl은, 에피택셜 성장법에 있어서의 선택성을 확보하기 위해 사용되고, H2는, 가스 분위기 중에 가능한 한 수분이나 산소를 포함하지 않도록 하기 위해 사용되고 있다. 또한, 에피택셜 성장의 안정화를 위해, 에피택셜층 EPI1 및 에피택셜층 EPI2를 형성하는 에피택셜 성장의 직전에, 진공 상태를 유지한 상태에서, 700℃∼900℃ 정도의 수소 어닐을 실시할 수도 있다.
또한, 여기에서의 에피택셜 성장법에서는, 복수의 SOI 기판(1S)을 동시에 처리 가능하고, 또한, 내벽에는, 실리콘이 코팅된 성막 장치(종형로)가 사용된다.
계속해서, 도 20에 도시한 바와 같이, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 활성 영역 ACT1에 형성되어 있는 반도체층 SL 및 에피택셜층 EPI1에 도전형 불순물을 도입함과 함께, 활성 영역 ACT2에 형성되어 있는 반도체층 SL 및 에피택셜층 EPI2에 도전형 불순물을 도입한다.
다음에, 사이드 월 스페이서를 제거한 후(도 21의 S105), 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 익스텐션 영역을 형성한다(도 21의 S106). 그리고, 다시, 게이트 전극의 양측의 측벽에 사이드 월 스페이서를 형성한다(도 21의 S107). 그 후, 게이트 전극의 표면과, 에피택셜층 EPI1의 표면과, 에피택셜층 EPI2의 표면에 실리사이드막을 형성한다(도 21의 S108).
계속해서, 도 22에 도시한 바와 같이, 에피택셜층 EPI1 및 에피택셜층 EPI2를 덮도록, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL을 형성한다. 그 후, 도 23에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 층간 절연막 IL에 에피택셜층 EPI1(실리사이드막 SF)에 도달하는 콘택트 홀 CNT1을 형성하고, 또한, 층간 절연막 IL에 에피택셜층 EPI2(실리사이드막 SF)에 도달하는 콘택트 홀 CNT2를 형성한다.
이때, 콘택트 홀(CNT1, CNT2)을 형성하는 공정에서는, 도 23에 도시한 바와 같이, 소자 분리부 STI와 콘택트 홀 CNT2 사이의 y방향에 있어서의 최단 거리 L2가, 소자 분리부 STI와 콘택트 홀 CNT1 사이의 y방향에 있어서의 최단 거리 L1보다도 커지도록, 층간 절연막 IL에 콘택트 홀(CNT1, CNT2)을 형성한다.
그리고, 콘택트 홀 CNT1의 내부를 도전성 재료로 매립한 플러그 PLG1을 층간 절연막 IL에 형성함과 함께, 콘택트 홀 CNT2의 내부를 도전성 재료로 매립한 플러그 PLG2를 층간 절연막 IL에 형성한다. 이에 의해, 소자 분리부 STI와 플러그 PLG2 사이의 y방향에 있어서의 최단 거리 L2가, 소자 분리부 STI와 플러그 PLG1 사이의 y방향에 있어서의 최단 거리 L1보다도 커진다.
이상과 같이 하여, 본 실시 형태 1에 있어서의 반도체 장치를 제조할 수 있다.
<실시 형태 1에 있어서의 특징>
다음에, 본 실시 형태 1에 있어서의 특징점에 대하여 설명한다. 본 실시 형태 1에 있어서의 제1 특징점은, 복수의 활성 영역 중, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역에서는, 이 활성 영역의 반도체층 상에 형성되는 에피택셜층과 접속되는 플러그의 형성 위치에 제한을 설정하는 점에 있다. 이에 의해, 에피택셜층의 단부에 「스커트 구조」가 형성되는 경우라도, 콘택트 홀의 위치 어긋남에 기인하는 플러그의 지지 기판에의 관통을 방지할 수 있다.
구체적으로, 본 실시 형태 1에 있어서의 제1 특징점은, 소자 분리부와 플러그 사이의 게이트 폭 방향에 있어서의 최단 거리가 소정 거리보다도 커지도록 한다고 하는 제한을 설정하는 점에 있다. 이에 의해, 플러그의 지지 기판에의 관통을 방지할 수 있다. 이하에, 이 이유에 대하여 설명한다. 먼저, 활성 영역의 게이트 폭 방향의 폭이 소정 폭보다도 큰 경우, 이 활성 영역의 반도체층 상에 형성되는 에피택셜층의 단부에는 「스커트 구조」가 형성된다. 그리고, 이 에피택셜층의 단부에 형성되는 「스커트 구조」에 접속하도록 플러그를 형성하는 경우, 「스커트 구조」에서는 에피택셜층의 두께가 얇아진다. 이것으로부터, 에피택셜층의 「스커트 구조」가 형성되어 있는 부위는, 콘택트 홀을 형성할 때의 에칭 스토퍼로서 충분히 기능하지 않게 된다. 이 때문에, 에피택셜층의 단부에 형성되는 「스커트 구조」에 접속하도록 콘택트 홀을 형성하면, 콘택트 홀이 지지 기판에까지 도달해 버려, 플러그의 지지 기판에의 관통이 발생해 버리는 것이다. 따라서, 본 실시 형태 1에서는, 특히 소자 분리부와 플러그 사이의 게이트 폭 방향에 있어서의 최단 거리가 소정 거리보다도 커지도록 플러그의 형성 위치에 제한을 설정하고 있는 것이다. 바꿔 말하면, 본 실시 형태 1에 있어서의 제1 특징점은, 소자 분리부와 플러그 사이의 게이트 폭 방향에 있어서의 최단 거리가 소정 거리보다도 작아지는 위치에 플러그를 형성하는 것을 금지하는 사상이다. 즉, 본 실시 형태 1에 있어서의 제1 특징점은, 소자 분리부로부터 소정 거리의 범위 내에 「스커트 구조」가 형성되는 것을 고려하여, 소자 분리부로부터 소정 거리보다도 이격된 위치에 플러그를 형성하면, 에피택셜층의 막 두께가 얇은 부위에 플러그가 접속되는 것을 방지할 수 있다는 기본 사상에 기초하고 있다. 이에 의해, 본 실시 형태 1에 있어서의 제1 특징점에 의하면, 플러그의 지지 기판에의 관통을 효과적으로 방지할 수 있는 것이다.
그리고, 본 실시 형태 1에 있어서의 제1 특징점은, 반도체 장치의 양품의 선별에도 유효하게 활용할 수 있다는 부차적인 효과도 얻을 수 있다. 즉, 플러그의 형성 위치에 제한을 설정함으로써, 이 제한에 의해 허용되는 위치에 플러그가 형성되어 있는 경우에는, 플러그의 지지 기판에의 관통이 발생하지 않은 양품의 반도체 장치로서 출하할 수 있다. 한편, 예를 들어 설계 위치는, 제한에 의해 허용되는 위치이지만, 실제의 제조 공정에 있어서의 포토리소그래피 기술의 정밀도에 의존하여, 플러그의 형성 위치가 허용되는 위치로부터 어긋나서 금지되는 위치에 형성되는 경우가 있다. 이 경우, 실제로 제조되는 반도체 장치로부터 소자 분리부와 플러그 사이의 최단 거리를 측정함으로써, 제한에 의해 금지되는 위치에 플러그가 형성되어 있다고 판정할 수 있다. 이에 의해, 설계 위치는, 제한에 의해 허용되는 위치이지만, 실제의 제조 공정에 있어서의 포토리소그래피 기술의 정밀도에 의존하여, 플러그의 형성 위치가 허용되는 위치로부터 어긋나서 금지되는 위치에 형성되어 있는 반도체 장치를, 본 실시 형태 1에 있어서의 제1 특징점을 기준으로 하는 검사에 의해, 출하되어 버리는 것을 미연에 방지할 수 있다.
이와 같이 본 실시 형태 1에 있어서의 제1 특징점은, 플러그의 지지 기판에의 관통을 방지하기 위한 설계 기준으로서 활용함으로써, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역에 형성된 전계 효과 트랜지스터를 포함하는 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 본 실시 형태 1에 있어서의 제1 특징점은, 검사 공정의 검사 기준으로서도 활용할 수 있고, 이에 의해, 불량품의 시장에의 유통을 억제할 수 있다. 이것으로부터, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역에 전계 효과 트랜지스터를 형성하는 반도체 장치에 있어서, 본 실시 형태 1에 있어서의 제1 특징점을 설계 사상으로서 사용함으로써, 플러그의 지지 기판에의 관통을 효과적으로 방지할 수 있다. 그리고, 실제로 제조된 반도체 장치가 설계 사상을 만족시키고 있는지 여부라고 하는 검사 공정에 있어서의 검사 기준으로서, 본 실시 형태 1에 있어서의 제1 특징점을 사용함으로써, 불량품의 시장에의 유통을 방지할 수 있다. 즉, 본 실시 형태 1에 있어서의 제1 특징점은, 플러그의 지지 기판에의 관통을 방지할 수 있다는 성능에 기인하는 요인(제1 요인)에 의해, 반도체 장치의 신뢰성 향상에 공헌할 수 있을 뿐만 아니라, 불량품의 출하를 미연에 방지하는 것에 기인하는 요인(제2 요인)에 의해서도, 반도체 장치의 신뢰성 향상에 공헌할 수 있다. 이것으로부터, 본 실시 형태 1에 있어서의 제1 특징점은, 상술한 제1 요인과 제2 요인의 상승 효과에 의해, 반도체 장치의 신뢰성 향상을 도모할 수 있는 점에서 유용한 기술적 사상이다.
<<제1 특징점의 구체적인 표현 1>>
계속해서, 본 실시 형태 1에 있어서의 제1 특징점을 나타내는 구체적인 표현에 대하여 설명한다. 먼저, 본 실시 형태 1에서는, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역의 반도체층 상에 에피택셜층을 형성하는 것을 전제로 한다. 즉, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역의 반도체층 상에 형성되는 에피택셜층의 단부에는, 「스커트 구조」가 형성된다. 한편, 게이트 폭 방향의 폭이 소정 폭보다도 작은 활성 영역의 반도체층 상에 형성되는 에피택셜층의 단부에는, 「스커트 구조」가 아니라, 「패싯 구조」가 형성된다. 그리고, 「패싯 구조」의 경우에는, 도 5에 도시한 구조를 채용함으로써, 콘택트 홀의 형성 위치가 소자 분리부측으로 어긋나는 경우라도, 플러그의 지지 기판에의 관통을 방지할 수 있다. 즉, 「패싯 구조」의 경우에는, 「스커트 구조」와는 달리, 소자 분리부와 플러그 사이의 게이트 폭 방향에 있어서의 최단 거리가 소정 거리보다도 커지도록 한다고 하는 제한을 설정할 필요는 없는 것이다. 이 결과, 게이트 폭 방향의 폭이 소정 폭보다도 작은 활성 영역의 반도체층 상에 형성되는 에피택셜층과 접속되는 플러그에 있어서는, 소자 분리부와 플러그 사이의 게이트 폭 방향에 있어서의 최단 거리가 소정 거리보다도 작아지는 경우가 존재해도 상관없는 것이다. 따라서, 게이트 폭 방향의 폭이 상이한 복수의 활성 영역이 존재하는 것을 전제로 하여, 이하에 나타내는 구성 요소 A∼C의 조합에 의해, 본 실시 형태 1에 있어서의 제1 특징점을 나타낼 수 있는 것으로 생각된다(도 16 참조).
구성 요소 A : 「게이트 폭 방향(y방향)에 있어서의 활성 영역 ACT2의 폭은, 게이트 폭 방향(y방향)에 있어서의 활성 영역 ACT1의 폭보다도 크다」.
구성 요소 B : 「소자 분리부 STI와 접하는 에피택셜층 EPI2의 단부의 두께는, 소자 분리부 STI와 접하는 에피택셜층 EPI1의 단부의 두께보다도 작다」.
구성 요소 C : 「소자 분리부 STI와 플러그 PLG2 사이의 게이트 폭 방향(y방향)에 있어서의 최단 거리 L2는, 소자 분리부 STI와 플러그 PLG1 사이의 게이트 폭 방향(y방향)에 있어서의 최단 거리 L1보다도 크다」.
<<제1 특징점의 구체적인 표현 2>>
또한, 본 실시 형태 1에 있어서의 제1 특징점을 나타내는 구체적인 표현에 대하여 설명한다. 여기에서는, 게이트 폭 방향의 폭이 상이한 복수의 활성 영역이 존재하는 것을 전제로 하지 않고, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역에만 주목하여, 본 실시 형태 1에 있어서의 제1 특징점을 표현하는 것을 생각한다. 즉, 도 8의 (a)에 도시한 바와 같이, 대략 활성 영역의 폭이 0.25㎛인 경우를 경계로 하여, 「패싯 구조」로부터 「스커트 구조」로 변화된다고 할 수 있다. 따라서, 활성 영역의 폭이 0.25㎛ 이하인 경우(「패싯 구조」가 형성되는 경우)에는, 도 5에 도시한 구조를 채용함으로써, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋났다고 해도, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통을 억제할 수 있다. 이에 의해, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통을 방지할 수 있다. 한편, 활성 영역의 폭이 0.25㎛보다도 커지면(「스커트 구조」가 형성되는 경우), 설령 도 5에 도시한 구조를 채용해도, 콘택트 홀 CNT의 형성 위치가 소자 분리부 STI측으로 어긋난 경우, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통을 효과적으로 방지하는 것이 곤란해진다. 이 결과, 플러그 PLG를 통한 반도체층 SL과 지지 기판 SUB의 도통이 발생할 우려가 있다. 이 때문에, 활성 영역의 폭이 0.25㎛보다도 커지면, 반도체층 SL 및 매립 절연층 BOX에의 콘택트 홀 CNT의 관통을 방지하는 관점에서, 도 5에 도시한 구조 대신에, 본 실시 형태 1에 있어서의 제1 특징점을 채용할 필요가 있다.
다음에, 도 8의 (b)에 도시한 바와 같이, 활성 영역의 폭이 0.25㎛보다도 작은 경우, 「동그라미 표시」와 「사각 표시」와 「마름모형 표시」와 「삼각 표시」가 거의 겹쳐 있고, 이것은, SOI층의 중심의 두께와, 에피택셜층 EPI와 소자 분리부 STI의 경계로부터 30㎚∼90㎚만큼 이격된 위치에 있어서의 SOI층의 두께가 대략 동일한 것을 의미하고 있다. 한편, 활성 영역의 폭이 0.25㎛로부터 커짐에 따라서, 「동그라미 표시」와 「사각 표시」와 「마름모형 표시」와 「삼각 표시」가 변동되게 된다. 이것은, 에피택셜층의 중심 위치로부터, 에피택셜층 EPI와 소자 분리부 STI의 경계 위치에 근접함에 따라서(90㎚ 이하, 특히 60㎚ 이하), SOI층의 두께가 작아지는 것을 의미하고, 바꿔 말하면, 활성 영역의 폭이 0.25㎛를 초과하면, 「스커트 구조」가 현재화되어 가는 것을 의미하고 있다. 따라서, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역에만 주목한 경우에 있어서, 이하에 나타내는 구성 요소 D∼E의 조합에 의해, 본 실시 형태 1에 있어서의 제1 특징점을 나타낼 수 있는 것으로 생각된다(도 8 및 도 16 참조).
구성 요소 D : 「활성 영역 ACT2의 게이트 폭 방향의 폭은 250㎚보다도 크다」.
구성 요소 E : 「소자 분리부 STI와 플러그 PLG2 사이의 게이트 폭 방향(y방향)에 있어서의 최단 거리 L2는 60㎚보다도 크다」.
계속해서, 본 실시 형태 1에 있어서의 제2 특징점에 대하여 설명한다. 본 실시 형태 1에 있어서의 제2 특징점은, 본 실시 형태 1에 있어서의 기술적 사상(제1 특징점)을, 완전 공핍형 트랜지스터를 포함하는 반도체 장치에 적용하는 점이다. 완전 공핍형 트랜지스터는, 단채널 효과를 억제하는 관점에서 매우 우수함과 함께, 채널 영역(게이트 전극의 바로 아래의 반도체층)에 불순물을 도입하지 않기 때문에, 불순물의 변동에 기인하는 역치 전압의 변동도 충분히 억제할 수 있다. 이 때문에, 완전 공핍형 트랜지스터를 채용함으로써, 우수한 성능의 반도체 장치를 제공할 수 있다. 이때, 완전 공핍형 트랜지스터에서는, 반도체층(실리콘층)을 완전히 공핍화시킬 필요가 있기 때문에, SOI 기판의 반도체층의 두께를 매우 얇게 할 필요가 있다. 또한, 게이트 전극에 인가하는 게이트 전위뿐만 아니라, SOI 기판의 웰에 가하는 백 게이트 전위에 의해서도, SOI 기판의 반도체층 SL에 형성된 전계 효과 트랜지스터의 역치 전압을 조정하는 구성을 채용하는 경우에는, 매립 절연층 BOX의 두께를 얇게 할 필요가 있다.
이 점에 관해, 예를 들어 본 실시 형태 1에서는, 반도체층의 두께를 10㎚ 이상 20㎚ 이하로 함과 함께, 매립 절연층 BOX의 두께도 10㎚ 이상 20㎚ 이하로 하고 있다. 이에 의해, 본 실시 형태 1에 의하면, 완전 공핍화 트랜지스터를 포함하는 전계 효과 트랜지스터를 실현할 수 있고, 또한, 웰에 가하는 백 게이트 전위에 의해서도, 전계 효과 트랜지스터의 역치 전압을 조정하는 것이 용이해진다.
단, 백 게이트 전위에 의한 역치 전압의 조정도 행하는 완전 공핍형 트랜지스터를 포함하는 반도체 장치에서는, 반도체층 및 매립 절연층의 두께를 얇게 할 필요가 있기 때문에, 플러그의 지지 기판에의 관통이 문제점으로서 현재화되기 쉽다. 따라서, 본 실시 형태 1에 있어서의 제2 특징점에서는, 본 실시 형태 1에 있어서의 기술적 사상(제1 특징점)을, 완전 공핍형 트랜지스터를 포함하는 반도체 장치에 적용하고 있다. 이에 의해, 본 실시 형태 1에 있어서의 제2 특징점에 의하면, 플러그의 지지 기판에의 관통을 방지하는 것에 의한 반도체 장치의 신뢰성 향상을 도모하면서, 고성능의 완전 공핍형 트랜지스터를 제공할 수 있다.
다음에, 본 실시 형태 1에 있어서의 제3 특징점에 대하여 설명한다. 본 실시 형태 1에 있어서의 제3 특징점은, 에피택셜층을 형성하는 에피택셜 성장법을 복수매의 반도체 웨이퍼(SOI 기판)를 동시에 처리할 수 있는 성막 장치에서 실시하는 것을 전제로 하여, 이 성막 장치의 내벽을 구성하는 석영의 표면에 실리콘을 코팅하는 점에 있다. 예를 들어, 실리콘을 퇴적하는 본 실시 형태 1에 있어서의 에피택셜 성장법에서는, 원료 가스 외에, 선택 에피택셜 성장을 실현하기 위해, HCl을 공급한다. 따라서, 본래, 성막 장치의 내벽은, 석영(산화실리콘)을 포함하고 있기 때문에, 성막 장치의 내벽에는 실리콘이 성장하지 않는다고 생각된다. 그런데, 실제의 성막 장치에서는, 적잖이, 석영의 표면에도 실리콘이 퇴적된다. 여기서, 다수매의 반도체 웨이퍼를 동시에 처리하는 성막 장치에서는, 성막되는 에피택셜층의 막 두께에 변동이 적은 것이 요구된다. 그리고, 성막 장치에 있어서의 에피택셜 성장은, 노출되는 실리콘의 표면적의 크기에 따라서, 퇴적되는 실리콘의 막 두께가 변화된다. 따라서, 성막 장치의 내벽에 석영이 노출되어 있는 경우, 처음에는, 대부분의 석영이 노출되어 있기 때문에, 실리콘으로 덮이는 표면적은 적지만, 성막 처리가 진행됨에 따라서, 석영의 표면에도 실리콘이 퇴적되게 된다. 이 경우, 성막 장치의 내벽에도 실리콘이 존재하기 때문에, 실리콘으로 덮이는 표면적이 변화되게 된다. 이와 같이, 실리콘으로 덮이는 표면적이 변화되면, 반도체 웨이퍼 상에 형성되는 에피택셜층의 막 두께도 변화되게 된다. 이것은, 에피택셜층의 막 두께에 변동이 발생하는 것을 의미한다. 그리고, 에피택셜층의 막 두께가 변동되면, 특정한 반도체 웨이퍼에 있어서는, 에피택셜층의 막 두께가 다른 반도체 웨이퍼에 형성되는 에피택셜층의 막 두께보다도 얇아지는 경우가 있다고 생각된다. 그런데, 에피택셜층의 막 두께가 얇아지면, 에피택셜층의 단부에 형성되는 「스커트 구조」의 사이즈(길이)가 커진다고 생각된다. 그렇게 되면, 상술한 본 실시 형태 1에 있어서의 제1 특징점에서 규정한 제한에 의해 허용되는 위치에 플러그를 형성하는 경우에도, 에피택셜층의 막 두께의 변동에 기인하여, 특히, 막 두께가 얇은 에피택셜층에서는, 플러그의 지지 기판에의 관통이 발생해 버릴 우려가 있다.
따라서, 본 실시 형태 1에 있어서의 제3 특징점에서는, 미리, 에피택셜층을 형성하기 위한 에피택셜 성장법을 실시하기 전에, 성막 장치의 내벽을 구성하는 석영의 표면에 실리콘을 코팅하고 있다. 이 경우, 이미, 성막 장치의 내벽에는, 실리콘이 코팅되어 있기 때문에, 그 후에, 에피택셜 성장법을 실시해도, 실리콘이 노출되는 표면적이 변화되는 일은 없다. 이에 의해, 본 실시 형태 1에 있어서의 제3 특징점에 의하면, 복수매의 반도체 웨이퍼를 동시에 처리하는 성막 장치에 있어서, 에피택셜층의 막 두께의 변동을 억제할 수 있다. 이것은, 복수매의 반도체 웨이퍼에 있어서, 에피택셜층의 단부에 형성되는 「스커트 구조」가 거의 균일하게 형성되는 것을 의미하고, 이에 의해, 상술한 본 실시 형태 1에 있어서의 제1 특징점에서 규정한 제한에 의해 허용되는 위치에 플러그를 형성함으로써, 복수매의 반도체 웨이퍼 각각에 있어서, 플러그의 지지 기판에의 관통을 방지할 수 있다. 바꿔 말하면, 성막 장치에서 처리되는 복수매의 반도체 웨이퍼 모두에 있어서, 상술한 본 실시 형태 1에 있어서의 제1 특징점에서 규정한 제한에 의해, 확실하게, 플러그의 지지 기판에의 관통을 억제할 수 있다는 현저한 효과를 얻을 수 있다.
(실시 형태 2)
<실시 형태 2에 있어서의 기본 사상>
계속해서, 본 실시 형태 2에 있어서의 기본 사상에 대하여 설명한다. 본 실시 형태 2에 있어서의 기본 사상은, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역의 반도체층 상에 형성되는 에피택셜층에 있어서, 플러그와 접속하는 에피택셜층의 부위를 빗살 형상으로 하여, 빗살 형상의 개개의 부위의 게이트 폭 방향의 폭을 작게 하는 사상이다. 이 경우, 게이트 폭 방향의 폭이 작은 빗살 형상의 개개의 부위의 단부는, 「스커트 구조」가 아니라, 「패싯 구조」로 된다. 이에 의해, 플러그와 접속하는 에피택셜층의 부위는, 「스커트 구조」로 되지 않기 때문에, 플러그의 지지 기판에의 관통을 방지할 수 있다. 즉, 상기 실시 형태 1에 있어서의 기본 사상은, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역의 반도체층 상에 형성되는 에피택셜층에 있어서는, 에피택셜층의 단부에 「스커트 구조」가 형성되는 것을 고려하여, 플러그의 형성 위치에 제한을 설정하여, 「스커트 구조」의 부위에 플러그를 형성하지 않도록 하는 사상이다. 이에 반해, 본 실시 형태 2에 있어서의 기본 사상은, 게이트 폭 방향의 폭이 소정 폭보다도 큰 활성 영역의 반도체층 상에 형성되는 에피택셜층의 단부에 「스커트 구조」 자체가 형성되는 것을 방지하기 위해, 에피택셜층의 단부를 빗살 형상으로 하는 사상이다.
<구체적 구성>
이하에서는, 이 본 실시 형태 2에 있어서의 기본 사상을 구현화하는 구체적 구성에 대하여 설명한다. 도 24는 본 실시 형태 2에 있어서의 반도체 장치의 모식적인 평면 구성을 도시하는 도면이다. 도 24에 도시한 바와 같이, 본 실시 형태 2에 있어서의 반도체 장치는, 예를 들어 게이트 폭 방향(y방향)의 폭이 소정 폭보다도 작은 활성 영역에 형성된 전계 효과 트랜지스터 Q1과, 게이트 폭 방향(y방향)의 폭이 소정 폭보다도 큰 활성 영역에 형성된 전계 효과 트랜지스터 Q2를 갖고 있다.
이때, 본 실시 형태 2에 있어서의 특징점은, 게이트 폭 방향(y방향)의 폭이 소정 폭보다도 큰 활성 영역에 형성된 전계 효과 트랜지스터 Q2가 존재하는 것을 전제로 한다. 그리고, 본 실시 형태 2에 있어서의 특징점은, 활성 영역의 반도체층 상에 형성된 에피택셜층 EPI2가, 평면에서 보아, y방향의 폭이 제1 폭인 광폭부와, 평면에서 보아, 각각 y방향의 폭이 제1 폭보다도 작은 제2 폭이며, 또한, 광폭부와 일체적으로 형성되고, 또한, y방향으로 나란히 배치된 복수의 협폭부를 갖는 점에 있다. 그리고, 본 실시 형태 2에 있어서, 플러그는, 적어도, 복수의 협폭부의 1개와 접속되어 있다. 바꿔 말하면, 본 실시 형태 2에 있어서의 특징점은, 예를 들어 도 24에 도시한 바와 같이, 활성 영역의 반도체층 상에 형성된 에피택셜층 EPI2의 단부가, 병렬 다수개의 부위(EPI2A, EPI2B, EPI2C)로 나누어져, 빗살 형상으로 되어 있는 점에 있다라고도 할 수 있다. 그리고, 본 실시 형태 2에 있어서, 플러그는, 적어도, 에피택셜층 EPI2의 단부에 형성되어 있는 빗살 형상의 부위와 접속되어 있다. 이에 의해, 본 실시 형태 2에 의하면, 플러그의 지지 기판에의 관통을 방지할 수 있다. 이하에, 이 점에 대하여 설명한다.
먼저, 도 25는, 게이트 폭 방향(y방향)의 폭이 소정 폭보다도 큰 활성 영역에 형성된 전계 효과 트랜지스터 Q2에 있어서, 활성 영역의 반도체층 상에 형성된 에피택셜층 EPI2의 단부가 빗살 형상을 하고 있지 않은 경우의 단면 구성을 모식적으로 도시하는 도면이다. 도 25에 도시한 바와 같이, 이 경우, 에피택셜층 EPI2의 단부에 「스커트 구조」가 형성되는 결과, 에피택셜층 EPI2의 막 두께가 얇아지는 에피택셜층 EPI2의 단부에 있어서, 플러그 PLG2의 지지 기판 SUB(웰 WL2)에의 관통이 발생해 버리는 것을 알 수 있다.
이에 대해, 도 26은 도 24의 A-A선으로 절단한 단면도이다. 도 26에 도시한 바와 같이, 본 실시 형태 2에서는, 폭이 작은 병렬 다수개의 부위(EPI2A, EPI2B, EPI2C)를 포함하는 빗살 형상이 형성되어 있다. 이 결과, 빗살 형상을 구성하는 병렬 다수개의 개개의 부위(EPI2A, EPI2B, EPI2C)의 게이트 폭 방향에 있어서의 폭이 작아지기 때문에, 병렬 다수개의 개개의 부위(EPI2A, EPI2B, EPI2C)의 단부에는, 「스커트 구조」는 형성되지 않고, 「패싯 구조」가 형성된다. 그리고, 도 26에 도시한 바와 같이, 플러그 PLG2가, 빗살 형상을 구성하는 병렬 다수개의 서로 이격하는 복수의 부위에 걸쳐 형성되는 경우라도, 병렬 다수개의 복수의 부위의 사이에는, 막 두께가 큰 소자 분리부 STI가 형성되어 있는 결과, 플러그 PLG2의 지지 기판 SUB(웰 WL2)에의 관통은 방지되는 것이다. 이상과 같이 하여, 본 실시 형태 2에 의하면, 게이트 폭 방향(y방향)의 폭이 소정 폭보다도 큰 활성 영역에 형성된 전계 효과 트랜지스터 Q2를 포함하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
<변형예>
다음에, 본 실시 형태 2의 변형예에 대하여 설명한다. 도 27은 본 변형예에 있어서의 에피택셜층의 협폭부를 모식적으로 도시하는 도면이다. 도 27에 도시한 바와 같이, 본 변형예에 있어서는, 폭이 작은 병렬 다수개의 부위(EPI2A, EPI2B, EPI2C)가 형성되어 있다. 이 결과, 병렬 다수개의 개개의 부위(EPI2A, EPI2B, EPI2C)의 게이트 폭 방향(y방향)에 있어서의 폭이 작아지기 때문에, 병렬 다수개의 개개의 부위(EPI2A, EPI2B, EPI2C)의 단부에는, 「스커트 구조」는 형성되지 않고, 「패싯 구조」가 형성된다. 그리고, 도 27에 도시한 바와 같이, 병렬 다수개의 부위(EPI2A, EPI2B, EPI2C)는 서로 연결되어 있다. 따라서, 플러그 PLG2가, 병렬 다수개의 복수의 부위에 걸쳐 형성되는 경우라도, 플러그 PLG2의 지지 기판 SUB(웰 WL2)에의 관통은 방지된다. 그리고, 특히 본 변형예에서는, 병렬 다수개의 부위(EPI2A, EPI2B, EPI2C)가 서로 연결되어 있는 결과, 플러그 PLG2와 에피택셜층의 접속 저항을 저감할 수 있는 이점이 얻어진다. 이상과 같이 하여, 본 변형예에 의하면, 폭이 큰 에피택셜층의 단부를 폭이 작은 병렬 다수개의 부위(EPI2A, EPI2B, EPI2C)로 분할하고, 또한, 병렬 다수개의 부위(EPI2A, EPI2B, EPI2C)를 서로 연결함으로써, 플러그 PLG2와 에피택셜층의 접속 저항을 저감하면서, 플러그 PLG2의 지지 기판 SUB에의 관통을 방지할 수 있다. 이 결과, 본 변형예에 의하면, 게이트 폭 방향(y방향)의 폭이 소정 폭보다도 큰 활성 영역에 형성된 전계 효과 트랜지스터 Q2를 포함하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
상기 실시 형태는 이하의 형태를 포함한다.
(부기 1)
지지 기판과, 지지 기판 상에 형성된 매립 절연층과, 상기 매립 절연층 상에 형성된 반도체층을 포함하고, 또한, 소자 분리부가 형성되고, 또한, 평면에서 보아, 상기 소자 분리부로 둘러싸인 활성 영역을 갖는 SOI 기판과,
상기 활성 영역의 상기 반도체층 상에 형성된 에피택셜층과,
상기 에피택셜층과 접속된 플러그를 구비하는 반도체 장치로서,
상기 활성 영역의 제1 방향의 폭은 250㎚보다도 크고,
상기 소자 분리부와 상기 플러그 사이의 상기 제1 방향에 있어서의 최단 거리는 60㎚보다도 큰 반도체 장치.
1S : SOI 기판
ACT1 : 활성 영역
ACT2 : 활성 영역
BOX : 매립 절연층
EPI1 : 에피택셜층
EPI2 : 에피택셜층
GE1 : 게이트 전극
GE2 : 게이트 전극
L1 : 최단 거리
L2 : 최단 거리
PLG1 : 플러그
PLG2 : 플러그
Q1 : 전계 효과 트랜지스터
Q2 : 전계 효과 트랜지스터
SL : 반도체층
STI : 소자 분리부
SUB : 지지 기판

Claims (15)

  1. 지지 기판과, 상기 지지 기판 상에 형성된 매립 절연층과, 상기 매립 절연층 상에 형성된 반도체층을 포함하고, 또한, 소자 분리부가 형성되고, 또한, 제1 활성 영역과, 상기 소자 분리부에 의해 상기 제1 활성 영역과 분리된 제2 활성 영역을 갖는 SOI 기판과,
    상기 제1 활성 영역의 상기 반도체층 상에 형성된 제1 에피택셜층과,
    상기 제2 활성 영역의 상기 반도체층 상에 형성된 제2 에피택셜층과,
    상기 제1 에피택셜층과 접속된 제1 플러그와,
    상기 제2 에피택셜층과 접속된 제2 플러그를 구비하는 반도체 장치로서,
    제1 방향에 있어서의 상기 제2 활성 영역의 폭은, 상기 제1 방향에 있어서의 상기 제1 활성 영역의 폭보다도 크고,
    상기 소자 분리부와 접하는 상기 제2 에피택셜층의 단부의 두께는, 상기 소자 분리부와 접하는 상기 제1 에피택셜층의 단부의 두께보다도 작고,
    상기 소자 분리부와 상기 제2 플러그 사이의 상기 제1 방향에 있어서의 제2 최단 거리는, 상기 소자 분리부와 상기 제1 플러그 사이의 상기 제1 방향에 있어서의 제1 최단 거리보다도 큰 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 활성 영역의 상기 폭은 250㎚보다도 큰 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 최단 거리는 60㎚ 이상인 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 최단 거리는 90㎚ 이상인 반도체 장치.
  5. 제1항에 있어서,
    평면에서 보아, 상기 제2 플러그와 상기 소자 분리부 사이에는, 상기 제2 에피택셜층이 존재하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 활성 영역에는, 게이트 전극을 포함하는 제1 전계 효과 트랜지스터가 형성되고,
    상기 제1 방향은 게이트 폭 방향인 반도체 장치.
  7. 제6항에 있어서,
    제1 전계 효과 트랜지스터는, 완전 공핍형 트랜지스터인 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체층의 두께는 5㎚ 이상 20㎚ 이하이고,
    상기 매립 절연층의 두께는 5㎚ 이상 20㎚ 이하인 반도체 장치.
  9. 지지 기판과, 상기 지지 기판 상에 형성된 매립 절연층과, 상기 매립 절연층 상에 형성된 반도체층을 포함하고, 또한, 소자 분리부가 형성되고, 또한, 평면에서 보아, 상기 소자 분리부로 둘러싸인 활성 영역을 갖는 SOI 기판과,
    상기 활성 영역의 상기 반도체층 상에 형성된 에피택셜층과,
    상기 에피택셜층과 접속된 플러그를 구비하는 반도체 장치로서,
    상기 에피택셜층은,
    평면에서 보아, 제1 방향의 폭이 제1 폭인 광폭부와,
    평면에서 보아, 각각 상기 제1 방향의 폭이 상기 제1 폭보다도 작은 제2 폭이며, 또한, 상기 광폭부와 일체적으로 형성되고, 또한, 상기 제1 방향으로 나란히 배치된 복수의 협폭부를 갖고,
    상기 플러그는, 적어도, 상기 복수의 협폭부의 1개와 접속되어 있는 반도체 장치.
  10. 제9항에 있어서,
    상기 복수의 협폭부는, 상기 제1 방향으로 이격하면서 배치되어 있는 반도체 장치.
  11. 제9항에 있어서,
    상기 복수의 협폭부는, 서로 연결되어 있는 반도체 장치.
  12. (a) 지지 기판과, 상기 지지 기판 상에 형성된 매립 절연층과, 상기 매립 절연층 상에 형성된 반도체층을 포함하는 SOI 기판을 준비하는 공정,
    (b) 상기 SOI 기판에 소자 분리부를 형성함으로써, 상기 SOI 기판에, 제1 방향에 있어서의 폭이 제1 폭인 제1 활성 영역과, 상기 소자 분리부에 의해 상기 제1 활성 영역과 분리되며, 또한, 상기 제1 방향의 폭이 상기 제1 폭보다도 큰 제2 활성 영역을 형성하는 공정,
    (c) 에피택셜 성장법을 사용함으로써, 상기 제1 활성 영역의 상기 반도체층 상에 제1 에피택셜층을 형성하고, 또한, 상기 제2 활성 영역의 상기 반도체층 상에 제2 에피택셜층을 형성하는 공정,
    (d) 상기 제1 에피택셜층 및 상기 제2 에피택셜층을 덮는 층간 절연막을 형성하는 공정,
    (e) 상기 층간 절연막을 관통하여 상기 제1 에피택셜층에 도달하는 제1 플러그를 형성하고, 또한, 상기 층간 절연막을 관통하여 상기 제2 에피택셜층에 도달하는 제2 플러그를 형성하는 공정을 구비하는 반도체 장치의 제조 방법으로서,
    상기 (c) 공정에서는, 상기 소자 분리부와 접하는 상기 제2 에피택셜층의 단부의 두께는, 상기 소자 분리부와 접하는 상기 제1 에피택셜층의 단부의 두께보다도 작아지고,
    상기 (e) 공정에서는, 상기 소자 분리부와 상기 제2 플러그 사이의 상기 제1 방향에 있어서의 제2 최단 거리가, 상기 소자 분리부와 상기 제1 플러그 사이의 상기 제1 방향에 있어서의 제1 최단 거리보다도 커지도록, 상기 층간 절연막에 상기 제1 플러그와 상기 제2 플러그를 형성하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (c) 공정에서는, SiH2Cl2와 HCl과 H2를 포함하는 가스를 사용하고, 또한, 압력이 10㎩ 이상 1000㎩ 이하이며, 또한, 온도가 700℃ 이상 800℃ 이하인 성막 조건이 사용되는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 (c) 공정에서는, SiH4와 HCl과 H2를 포함하는 가스를 사용하고, 또한, 압력이 10㎩ 이상 1000㎩ 이하이며, 또한, 온도가 500℃ 이상 700℃ 이하인 성막 조건이 사용되는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 (c) 공정에서는, 복수의 상기 SOI 기판을 동시에 처리 가능한 성막 장치를 사용하고,
    상기 성막 장치의 내벽에는, 실리콘이 코팅되어 있는 반도체 장치의 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI753297B (zh) * 2018-09-03 2022-01-21 美商應用材料股份有限公司 形成含矽層的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094369A (ja) * 2007-10-11 2009-04-30 Renesas Technology Corp 半導体装置およびその製造方法
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2014236097A (ja) 2013-05-31 2014-12-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015103555A (ja) * 2013-11-21 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3070660B2 (ja) * 1996-06-03 2000-07-31 日本電気株式会社 気体不純物の捕獲方法及び半導体製造装置
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5915181B2 (ja) * 2011-04-05 2016-05-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP6174991B2 (ja) * 2013-12-20 2017-08-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6275559B2 (ja) * 2014-06-13 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6355460B2 (ja) * 2014-07-08 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6316725B2 (ja) * 2014-10-03 2018-04-25 ルネサスエレクトロニクス株式会社 半導体装置
KR102326090B1 (ko) * 2015-10-16 2021-11-12 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094369A (ja) * 2007-10-11 2009-04-30 Renesas Technology Corp 半導体装置およびその製造方法
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2014236097A (ja) 2013-05-31 2014-12-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015103555A (ja) * 2013-11-21 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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