JP2005159131A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】 メモリセルアレイチップ面積を増加させることなく、ラッチアップ耐性を向上させる。
【解決手段】 開示される半導体記憶装置１０は、Ｐ型ウエル領域４に形成されたＮ⁺型ソース／ドレイン領域１３にはこのＮ⁺型ソース／ドレイン領域１３を貫通して、Ｐ型ウエル領域４に接するようにＰ⁺型接地電位供給用領域６が形成されるとともに、Ｎ型ウエル領域５に形成されたＰ⁺型ソース／ドレイン領域１４にはこのＰ⁺型ソース／ドレイン領域１４を貫通して、Ｎ型ウエル領域５に接するようにＮ⁺型電源電位供給用領域７が形成されている。
【選択図】図２

Description

この発明は、半導体記憶装置及びその製造方法に係り、詳しくは、フルＣＭＯＳ(Complementary Metal Oxide Semiconductor)型ＳＲＡＭ（Static Random Access Memory）から構成される半導体記憶装置及びその製造方法に関する。

半導体記憶装置（半導体メモリ）は、大別して、記憶された情報が電源オフで消滅してしまう揮発性メモリと、記憶された情報が電源オフでも消滅しない不揮発性メモリに分類され、揮発性メモリとしてはＲＡＭが、また不揮発性メモリとしてはＲＯＭ(Read Only Memory)が代表的なものとして知られている。このうち、ＲＡＭはさらにＳ(Static)ＲＡＭとＤ(Dynamic)ＲＡＭとに分類されるが、これら半導体メモリのほとんどが、集積度の点で優れているＭＯＳ型トランジスタによって構成されている。

また、揮発性メモリの中で特にＳＲＡＭは高速動作に優れるだけでなく、ＤＲＡＭで必須としている周期的に記憶情報を更新するための煩雑なレフレッシュ動作が不要である等の利点を有しているので、メモリの分野で広範囲に使用されている。上述のＳＲＡＭは、基本的にインバータを２段組み合わせたフリップフロップにより１ビットの情報を記憶する１つのメモリセルを構成しているが、そのフリップフロップの具体的な組み合わせ内容によりいくつかのタイプがある。

現在、最も一般的に用いられているＳＲＡＭは、１つのメモリセルが上述のようなＭＯＳ型トランジスタを６個組み合わせて構成されたフルＣＭＯＳ型ＳＲＡＭ（以下、単にＣＭＯＳ型ＳＲＡＭとも称する）である。同ＳＲＡＭは、図１４の等価回路図に示すように、１つのメモリセルＭＣが、一対のＮＭＯＳ型トランジスタから構成される一対のアクセストランジスタ(転送トランジスタ)Ｑ１、Ｑ２と、一対のＮＭＯＳ型トランジスタから構成される一対のドライバトランジスタ(駆動トランジスタ)Ｑ３、Ｑ４と、一対のＰＭＯＳ型トランジスタから構成される一対の負荷トランジスタＱ５、Ｑ６との６トランジスタから構成されている。ここで、ＮＭＯＳ型トランジスタから構成されるドライバトランジスタＱ３及びＰＭＯＳ型トランジスタから構成される負荷トランジスタＱ５と、ＮＭＯＳ型トランジスタから構成されるドライバトランジスタＱ４及びＰＭＯＳ型トランジスタから構成される負荷トランジスタＱ６とは、それぞれＣＭＯＳ型インバータを構成している。そして、各インバータの入力と出力とは交差接続されてフリップフロップを構成している。

一対のアクセストランジスタＱ１、Ｑ２のゲートはともにワード線ＷＬに接続され、また、各トランジスタＱ１、Ｑ２のソースはそれぞれビット線ＢＬ、反転ビット線ＢＬに接続される。また、一対の負荷トランジスタＱ５、Ｑ６のソースはともに電源ＶDDに接続される一方、一対のドライバトランジスタＱ３、Ｑ４のソースはともにＶSS(GND)に接続される。以上のようなメモリセルＭＣが複数個マトリクス状に配置されることにより、メモリセルアレイが構成されて前述のＣＭＯＳ型ＳＲＡＭが製造される。このように、ＣＭＯＳ型インバータを２段組み合わせたフリップフロップを有するメモリセルにより構成したＣＭＯＳ型ＳＲＡＭによれば、前述した利点に加えて、ＣＭＯＳ型インバータの特長を生かして特に低消費電力で動作するＳＲＡＭを得ることができるので、メモリの分野で広範囲に使用されている。

ところで、ＣＭＯＳ型ＳＲＡＭにおいては、周知のように、デバイス製造時に同一半導体基板内に隣接してＮＭＯＳ型トランジスタ及びＰＭＯＳ型トランジスタを形成すると、ＮＭＯＳ型及びＰＭＯＳ型トランジスタ側にそれぞれＮＰＮ型及びＰＮＰ型トランジスタが寄生的に存在することに伴い、動作時にＶDDからＶSSに到る異常電流の発生する現象、いわゆる、ラッチアップが生ずる。そして、同ＳＲＡＭの記憶容量の増加による各トランジスタのサイズの微細化に伴って、ラッチアップ耐性も悪化する方向に向かっている。

このようなラッチアップの防止策の一つとして、従来から、ＮＭＯＳ型トランジスタを形成するＰ型ウエル領域、及びＰＭＯＳ型トランジスタを形成するＮ型ウエル領域の電位を固定する手段が採用されている。具体的には、Ｎ型ウエル領域にＶDD（電源電位）に接続するＮ型ウエルコンタクト領域を形成する一方、Ｐ型ウエル領域にＶSS（接地電位）に接続するＰ型ウエルコンタクト領域を形成する。この場合、メモリセルの数に対してＮ及びＰ型ウエルコンタクト領域の配置頻度を上げるほど、ラッチアップ防止の効果が大きくなるので、ラッチアップ耐性を向上させることができるようになる。

上述のようなラッチアップを防止するために各ウエルコンタクト領域を形成するようにした半導体記憶装置が、例えば特許文献１に開示されている。同半導体記憶装置は、図１５に示すように、メモリセルアレイＭＣＡは、複数のメモリセルＭＣがｘ方向及びｙ方向にマトリクス状に配置されて、ｎ⁺（以下、高濃度ｎと称する）ウエルコンタクト領域１５ａがｘ方向に配置された３２個のメモリセルＭＣ毎に一つ設けられるとともに、ｐ⁺（以下、高濃度ｐと称する）ウエルコンタクト領域１７ａがｙ方向に配置された２個のメモリセルＭＣ毎に一つ設けられている。この例では、ｘ方向に配置される高濃度ｎウエルコンタクト領域１５ａの配置頻度は、３２個のメモリセルＭＣに対して１となり、一方ｙ方向に配置される高濃度ｐエルコンタクト領域１７ａの配置頻度は、２個のメモリセルＭＣに対して１となっている。なお、ｘ方向には複数のワード線２３が配置され、各ワード線２３間にはワード線間領域９１、９３が交互に配置されている。符号Ａは、１つのメモリセルＭＣの領域を示している。

高濃度ｎウエルコンタクト領域１５ａは、特許文献１の図１０〜図１３に示されるように、プラグ６１を介して第２層である分岐部３３ａ、３３ｂに接続され、またプラグ７５を介して第３層であるＶDDコンタクトパッド層４９に接続され、さらにプラグ８１を介して第４層であるＶDD配線５７に接続されている。一方、高濃度ｐウエルコンタクト領域１７ａは、プラグ６１を介して第２層であるＶSS局所配線３７に接続され、またプラグ７５を介して第３層であるＶSSコンタクトパッド層４７に接続され、さらにプラグ８１を介して第４層であるＶSS配線５５に接続されている。このような構成により、高濃度ｎウエルコンタクト領域１５ａはＶDD電位に固定される一方、高濃度ｐウエルコンタクト領域１７ａはＶSS電位に固定されるので、前述したようにラッチアップを防止することができる。
特開２００１−３５８２３２号公報

ところで、特許文献１記載の従来の半導体記憶装置では、メモリセルアレイチップ内に本来のメモリセルを形成する領域に追加してラッチアップ防止用の各ウエルコンタクト領域を設ける必要があるので、各ウエルコンタクト領域を形成する面積分だけメモリセルアレイチップの面積が増加するようになるため、コストアップが避けられなくなる、という問題がある。
すなわち、特許文献１に記載されているラッチアップ防止用の高濃度ｎウエルコンタクト領域１５ａ及び高濃度ｐウエルコンタクト領域１７ａは、本来のメモリセルの動作には直接関係のない領域なので、もともと不要な領域となるべきものである。にもかかわらず、チップ内に各ウエルコンタクト領域１５ａ、１７ａを設けることは、メモリセルアレイ領域の一部が各ウエルコンタクト領域１５ａ、１７ａによって占有されてしまうことになるので、その分メモリセルアレイチップの面積が増加するようになる。

例えば、特許文献１の図１１に示されるように、高濃度ｐウエルコンタクト領域１７ａが高濃度ｎ型ソース／ドレイン領域１１ａ２と１１ａ３との間のｘ方向に配置されているが、同コンタクト領域１７ａをＶSS電位に固定するためには、前述したように、プラグ６１を介して第２層であるＶSS局所配線３７に接続し、またプラグ７５を介して第３層であるＶSSコンタクトパッド層４７に接続し、さらにプラグ８１を介して第４層であるＶSS配線５５に接続しなければならない。このように、同コンタクト領域１７ａをＶSS電位に固定するためには、多数のプラグ及び配線等が必要になるが、これらのプラグ及び配線等は、本来のメモリセルには不必要な構成要素であり、上述したようにメモリセルアレイチップの面積を増加させる原因となる。そして、ラッチアップ防止の効果を大きくするために、すなわち、ラッチアップ耐性を向上させるために、各ウエルコンタクト領域１５ａ、１７ａの配置頻度を上げるほど、その傾向は大きくなる。

この発明は、上述の事情に鑑みてなされたもので、メモリセルアレイチップ面積を増加させることなく、ラッチアップ耐性を向上させることができるようにした半導体記憶装置及びその製造方法を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、第１導電型のウエル領域に一対の第２導電型ＭＩＳ型トランジスタが形成されるとともに、第２導電型のウエル領域に一対の第１導電型ＭＩＳ型トランジスタが形成され、上記第１導電型のウエル領域に電源電位が接続される一方、上記第２導電型のウエル領域に接地電位が接続されて成る半導体記憶装置に係り、上記第１導電型のウエル領域に形成された上記一対の第２導電型ＭＩＳ型トランジスタを構成する第２導電型のソース／ドレイン領域と、上記第２導電型のウエル領域に形成された上記一対の第１導電型ＭＩＳ型トランジスタを構成する第１導電型のソース／ドレイン領域と、上記第２導電型のソース／ドレイン領域を貫通し、上記上記第１導電型のウエル領域に接するように形成された第１導電型の電源電位供給用半導体領域と、上記第１導電型のソース／ドレイン領域を貫通し、上記第２導電型のウエル領域に接するように形成された第２導電型の接地電位供給用半導体領域と、上記第２導電型のソース／ドレイン領域と上記第１導電型の電源電位供給用半導体領域の表面に共通に形成された第１のサリサイド層と、上記第１導電型のソース／ドレイン領域と上記第２導電型の接地電位供給用半導体領域の表面に共通に形成された第２のサリサイド層とを有することを特徴としている。

また、請求項２記載の発明は、第１導電型のウエル領域に一対の第２導電型ＭＩＳ型トランジスタが形成されるとともに、第２導電型のウエル領域に二対の第１導電型ＭＩＳ型トランジスタが形成され、上記第１導電型のウエル領域に電源電位が接続される一方、上記第２導電型のウエル領域に接地電位が接続されて成る半導体記憶装置に係り、上記第１導電型のウエル領域に形成された上記一対の第２導電型ＭＩＳ型トランジスタを構成する第２導電型のソース／ドレイン領域と、上記第２導電型のウエル領域に形成された上記二対の第１導電型ＭＩＳ型トランジスタを構成する第１導電型のソース／ドレイン領域と、上記第２導電型のソース／ドレイン領域を貫通し、上記第１導電型のウエル領域に接するように形成された第１導電型の電源電位供給用半導体領域と、上記二対の第１導電型ＭＩＳ型トランジスタのうちいずれか一対のＭＩＳ型トランジスタの上記第１導電型のソース／ドレイン領域を貫通し、上記第２導電型のウエル領域に接するように形成された第２導電型の接地電位供給用半導体領域と、上記第２導電型のソース／ドレイン領域と上記第１導電型の電源電位供給用半導体領域の表面に共通に形成された第１のサリサイド層と、上記第１導電型のソース／ドレイン領域と上記第２導電型の接地電位供給用半導体領域の表面に共通に形成された第２のサリサイド層とを有することを特徴としている。

また、請求項３記載の発明は、請求項１又は２記載の半導体記憶装置に係り、上記第１のサリサイド層に上記電源電位が接続される一方、上記第２のサリサイド層に上記接地電位が接続されることを特徴としている。

また、請求項４記載の発明は、請求項１、２又は３記載の半導体記憶装置に係り、上記サリサイド層が、シリコンとコバルトあるいはチタンとの化合物から成ることを特徴としている。

また、請求項５記載の発明は、請求項１乃至４のいずれか一に記載の半導体記憶装置に係り、上記第１導電型がＮ導電型であり、上記第２導電型がＰ導電型であることを特徴としている。

また、請求項６記載の発明は、電源電位が接続される第１導電型のウエル領域に一対の第２導電型ＭＩＳ型トランジスタを形成するとともに、接地電位が接続される第２導電型のウエル領域に一対の第１導電型ＭＩＳ型トランジスタを形成する半導体記憶装置の製造方法に係り、半導体基板の素子分離領域により絶縁分離された活性領域に上記第１導電型のウエル領域及び上記第２導電型のウエル領域を形成するウエル領域形成工程と、上記第１導電型のウエル領域に第１導電型の電源電位供給用半導体領域、及び上記第２導電型のウエル領域に第２導電型の接地電位供給用半導体領域を形成する所望の電位供給用半導体領域形成工程と、上記素子分離領域上を含む所望の領域上にゲート配線を形成するゲート配線形成工程と、上記第１導電型のウエル領域に上記第１導電型の上記電源電位供給用半導体領域よりも浅く第２導電型ソース／ドレイン領域、及び上記第２導電型のウエル領域に上記第２導電型の上記接地電位供給用半導体領域よりも浅く第１導電型ソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、上記第１導電型の上記電源電位供給用半導体領域、上記第２導電型の上記接地電位供給用半導体領域、上記ゲート配線、上記第２導電型ソース／ドレイン領域及び上記第１導電型ソース／ドレイン領域表面にサリサイド層を形成するサリサイド層形成工程とを有することを特徴としている。

また、請求項７記載の発明は、請求項６記載の半導体記憶装置の製造方法に係り、上記半導体基板の全面に層間絶縁膜を形成した後、該層間絶縁膜に上記サリサイド層の一部を露出するコンタクトホールを形成するコンタクトホール形成工程とを有することを特徴としている。

また、請求項８記載の発明は、請求項７記載の半導体記憶装置の製造方法に係り、上記コンタクトホール形成工程の後に、上記所望の電位供給用半導体領域形成工程を行うことを特徴としている。

この発明の半導体記憶装置によれば、第１導電型のウエル領域に一対の第２導電型ＭＩＳ型トランジスタが形成されるとともに、第２導電型のウエル領域に一対の第１導電型ＭＩＳ型トランジスタが形成され、前記第１導電型のウエル領域に電源電位が接続される一方、前記第２導電型のウエル領域に接地電位が接続されて成る構成において、メモリセルアレイチップ面積を増加させることなく、ラッチアップ耐性を向上させることができる。また、この発明の半導体記憶装置の製造方法によれば、周知のプロセス工程を組み合わせることにより、コストアップを伴うことなく上述のような半導体記憶装置を製造することができる。

第１導電型のウエル領域に形成された一対の第２導電型ＭＩＳ型トランジスタを構成する第２導電型のソース／ドレイン領域と、第２導電型のウエル領域に形成された一対の第１導電型ＭＩＳ型トランジスタを構成する第１導電型のソース／ドレイン領域と、第２導電型のソース／ドレイン領域を貫通し、第１導電型のウエル領域に接するように形成された第１導電型の電源電位供給用半導体領域と、第１導電型のソース／ドレイン領域を貫通し、第２導電型のウエル領域に接するように形成された第２導電型の接地電位供給用半導体領域と、第２導電型のソース／ドレイン領域と第１導電型の電源電位供給用半導体領域の表面に共通に形成された第１のサリサイド層と、第１導電型のソース／ドレイン領域と第２導電型の接地電位供給用半導体領域の表面に共通に形成された第２のサリサイド層とを有する。

図１は、この発明の実施例である半導体記憶装置としてのＣＭＯＳ型ＳＲＡＭの構成を示す平面図、図２は図１のＡ−Ａ矢視断面図、図３〜図１１は同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図、また図１２及び図１３は、同半導体記憶装置の第２の製造方法の主要な工程を示す断面図である。
この例の半導体記憶装置１０は、図１及び図２に示すように、１つのメモリセルＭＣが、Ｎ型（第１導電型）のウエル領域５に形成された一対のＰＭＯＳ型トランジスタから構成される一対の負荷トランジスタＱ５、Ｑ６と、Ｐ型（第２導電型）のウエル領域４に形成された一対のＮＭＯＳ型トランジスタから構成される一対のアクセストランジスタ(転送トランジスタ)Ｑ１、Ｑ２と、同様にＰ型のウエル領域４に形成された一対のＮＭＯＳ型トランジスタから構成される一対のドライバトランジスタＱ３、Ｑ４との６トランジスタから構成されている。

Ｎ型又はＰ型のシリコンから成る半導体基板１には、周知のＳＴＩ（Shallow Trench Isolation）法で形成された素子分離領域２により囲まれた活性領域３が形成されて、この活性領域３にはＰ型ウエル領域４及びＮ型ウエル領域５が隣接して形成されている。Ｐ型ウエル領域４には一対のアクセストランジスタＱ１、Ｑ２及び一対のドライバトランジスタＱ３、Ｑ４を構成するＮＭＯＳ型トランジスタのＮ⁺型（以下、高濃度Ｎ型と称する）ソース／ドレイン領域１３が形成されるとともに、Ｎ型ウエル領域５には一対の負荷トランジスタＱ５、Ｑ６を構成するＰＭＯＳ型トランジスタのＰ⁺型（以下、高濃度Ｐ型と称する）ソース／ドレイン領域１４が形成されている。

また、高濃度Ｎ型ソース／ドレイン領域１３にはこのソース／ドレイン領域１３を貫通して、Ｐ型ウエル領域４に接するように高濃度Ｐ型接地電位供給用領域６が形成されるとともに、高濃度Ｐ型ソース／ドレイン領域１４にはこのソース／ドレイン領域１４を貫通して、Ｎ型ウエル領域５に接するように高濃度Ｎ型電源電位供給用領域７が形成されている。すなわち、高濃度Ｎ型ソース／ドレイン領域１３及び高濃度Ｐ型ソース／ドレイン領域１４はそれぞれ、高濃度Ｐ型接地電位供給用領域６及び高濃度Ｎ型電源電位供給用領域７よりも浅くなるように形成されている。高濃度Ｐ型接地電位供給用領域６はＰ型ウエル領域４にＶSSを接続する経路の一部となり、同様にして、高濃度Ｎ型電源電位供給用領域７はＮ型ウエル領域５にＶDDを接続する経路の一部となる。

素子分離領域２上を含む所望の領域上にポリシリコンから成るゲート配線１２が形成され、このゲート配線１２、高濃度Ｎ型ソース／ドレイン領域１３、高濃度Ｐ型接地電位供給用領域６、高濃度Ｐ型ソース／ドレイン領域１４及び高濃度Ｎ型電源電位供給用領域７の表面には共通にＣｏ（コバルト）サリサイド層１６が形成されている。このように所望の領域にＣｏサリサイド層１６を形成することによって、ゲート配線１２の低抵抗化を図ることができるとともに、高濃度Ｐ型接地電位供給用領域６、高濃度Ｎ型電源電位供給用領域７、高濃度Ｎ型ソース／ドレイン領域１３及び高濃度Ｐ型ソース／ドレイン領域１４にそれぞれ電極を形成する際に各電極の低抵抗化も図ることができるようになる。

Ｃｏサリサイド層１６を含む全面を覆うように、二酸化シリコン（ＳｉＯ₂）等から成る層間絶縁膜１８が形成され、この層間絶縁膜１８にはそれぞれＰ型ウエル領域４及びＮ型ウエル領域５上のＣｏサリサイド層１６の一部を露出するコンタクトホール１９Ａ、１９Ｂが形成されて、これらのコンタクトホール１９Ａ、１９Ｂ内にはそれぞれＷ（タングステン）が埋め込まれてコンタクト２０Ａ、２０Ｂが形成されている。さらに、層間絶縁膜１８上に他の層間絶縁膜２１が形成されて、この層間絶縁膜２１にはそれぞれＰ型ウエル領域４及びＮ型ウエル領域５上のコンタクト２０Ａ、２０Ｂを露出するコンタクトホール２２Ａ、２２Ｂが形成されて、これらのコンタクトホール２２Ａ、２２Ｂ内にはそれぞれＷが埋め込まれてＶSS用埋込み配線２４Ａ、ＶDD用埋込み配線２４Ｂが形成されている。これらの埋込み配線２４Ａ、２４Ｂ上にはビア（Via）配線２５が形成され、このビア配線２５上にはビット線２６、２７が形成されて、ＣＭＯＳ型ＳＲＡＭが構成されている。

このような構成の半導体記憶装置１０によれば、Ｐ型ウエル領域４に形成された高濃度Ｎ型ソース／ドレイン領域１３にはこのソース／ドレイン領域１３を貫通して、Ｐ型ウエル領域４に接するように高濃度Ｐ型接地電位供給用領域６が形成されるとともに、Ｎ型ウエル領域５に形成された高濃度Ｐ型ソース／ドレイン領域１４にはこのソース／ドレイン領域１４を貫通して、Ｎ型ウエル領域５に接するように高濃度Ｎ型電源電位供給用領域７が形成されている。そして、高濃度Ｐ型接地電位供給用領域６にはＣｏサリサイド層１６、コンタクト２０Ａ及びＶSS用埋込み配線２４Ａを介してＶSSが接続される一方、高濃度Ｎ型電源電位供給用領域７にはＣｏサリサイド層１６、コンタクト２０Ｂ、ＶDD用埋込み配線２４Ｂを介してＶDDが接続されている。したがって、この例の半導体記憶装置１０の構成によれば、メモリセルＭＣの１ビット毎にＶDDに接続するＮ型ウエルコンタクト領域（すなわち、高濃度Ｎ型電源電位供給用領域７）及びＶSSに接続するＰ型ウエルコンタクト領域（すなわち、高濃度Ｐ型接地電位供給用領域６）を形成することができ、しかも従来例のように多数のプラグ及び配線等の構成要素を形成する必要はなくなる。

すなわち、特許文献１に記載された従来例では、図１６に示すように、Ｐ型ウエル領域２０３及びＮ型ウエル領域２０４にそれぞれ形成された高濃度Ｎ型ソース／ドレイン領域２０１及び高濃度Ｐ型ソース／ドレイン領域２０２には、この実施例に示されたような高濃度Ｐ型接地電位供給用領域６及び高濃度Ｎ型電源電位給用領域７に相当した領域は形成されていない。したがって、Ｐ型ウエル領域２０３と高濃度Ｎ型ソース／ドレイン領域２０１との間、Ｎ型ウエル領域２０４と高濃度Ｐ型ソース／ドレイン領域２０２との間には、それぞれＰＮ接合が存在するので、Ｎ型ウエル領域２０４にＶDDが、Ｐ型ウエル領域２０３にＶSSが与えられることがない。また、この例では上層配線はビット線２６、２７のみであり、ＶSS配線は存在していない。なお、符号２０５はサリサイド層、符号２０６Ａ、２０６Ｂ、符号２０７Ａ、２０７Ｂはそれぞれ、この例のＣｏサリサイド層１６、コンタクト２０Ａ、２０Ｂ、ＶSS用埋込み配線２４Ａ、ＶDD用埋込み配線２４Ｂに対応した構成要素を示している。

次に、図３（ａ）、（ｂ）〜図１１（ａ）、（ｂ）を参照して、この例の半導体記憶装置の第１の製造方法を工程順に説明する。
まず、図３（ａ）、（ｂ）に示すように、Ｎ型（第１導電型）又はＰ型（第２導電型）のシリコンから成る半導体基板１を用いて、周知のＳＴＩ法により、選択的に素子分離領域２を形成する。この素子分離領域２により囲まれた領域がＭＯＳ型トランジスタを形成すべき活性領域３となる。次に、イオン注入法により、Ｂ（硼素）等のＰ型不純物及びＰ（燐）、Ａｓ（砒素）等のＮ型不純物を活性領域３に交互に選択的に導入して、それぞれＰ型ウエル領域４及びＮ型ウエル領域５を形成する。

次に、図４（ａ）、（ｂ）に示すように、イオン注入法により、Ｐ型ウエル領域４にＢ等のＰ型不純物を、Ｎ型ウエル領域５にＰ、Ａｓ等のＮ型不純物をそれぞれ選択的に導入して、高濃度Ｐ型接地電位供給用領域６及び高濃度Ｎ型電源電位供給用領域７を形成する。それらのＰ型不純物及びＮ型不純物を選択的に導入するにあたっては、図１に示すような、例えばレジストから成るＰ型不純物導入用選択マスク８及びＮ型不純物導入用選択マスク９を用いて各不純物をイオン注入する。これらの選択マスク８、９は、各電位供給用領域６、７の形成後に除去する。前述したように、高濃度Ｐ型接地電位供給用領域６はＰ型ウエル領域４にＶSSを接続する経路の一部となり、同様にして、高濃度Ｎ型電源電位供給用領域７はＮ型ウエル領域５にＶDDを接続する経路の一部となる。

次に、図５（ａ）、（ｂ）に示すように、素子分離領域２上を含む所望の領域上にポリシリコンから成るゲート配線１２を形成する。このゲート配線１２は、ＣＶＤ（Chemical Vapor Deposition）法等により、予め基板１の全面にポリシリコン薄膜を形成した後、周知のフォトリソグラフィ法によりポリシリコン薄膜を所望の形状にパターングして形成する。

次に、図６（ａ）、（ｂ）に示すように、イオン注入法により、Ｐ型ウエル領域４にＰ、Ａｓ等のＮ型不純物を、Ｎ型ウエル領域５にＢ等のＰ型不純物をそれぞれ選択的に導入して、高濃度Ｐ型接地電位供給用領域６及び高濃度Ｎ型電源電位供給用領域７よりも浅くそれぞれ高濃度Ｎ型ソース／ドレイン領域１３及び高濃度Ｐ型ソース／ドレイン領域１４を形成する。この際、これら高濃度Ｎ型ソース／ドレイン領域１３及び高濃度Ｐ型ソース／ドレイン領域１４によって、予め形成されている高濃度Ｐ型接地電位供給用領域６及び高濃度Ｎ型電源電位供給用領域７が打ち消されないように、それぞれのイオン注入量を制御する。

次に、図７（ａ）、（ｂ）に示すように、高濃度Ｐ型接地電位供給用領域６、高濃度Ｎ型電源電位供給用領域７、ゲート配線１２、高濃度Ｎ型ソース／ドレイン領域１３及び高濃度Ｐ型ソース／ドレイン領域１４表面にＣｏサリサイド層１６を形成する。このＣｏサリサイド層１６は、スパッタ法等により、予め基板１の全面にＣｏ薄膜を形成した後、熱処理を施して、高濃度Ｐ型接地電位位供給用領域６、高濃度Ｎ型電源電位供給用領域７、ゲート配線１２、高濃度Ｎ型ソース／ドレイン領域１３及び高濃度Ｐ型ソース／ドレイン領域１４表面にＣｏを反応させることにより、自己整合（Self-align）的に形成する。未反応のＣｏ薄膜はウエットエッチング等により選択的に除去する。

次に、図８（ａ）、（ｂ）に示すように、ＣＶＤ法等により、全面にＳｉＯ₂等から成る層間絶縁膜１８を形成した後、フォトリソグラフィ法により、層間絶縁膜１８にそれぞれＰ型ウエル領域４及びＮ型ウエル領域５上のＣｏサリサイド層１６の一部を露出するコンタクトホール１９Ａ、１９Ｂを形成する。次に、ＣＶＤ法等によりコンタクトホール１９Ａ、１９Ｂ内にそれぞれＷを埋め込んでコンタクト２０Ａ、２０Ｂを形成する。

次に、図９（ａ）、（ｂ）に示すように、ＣＶＤ法により、全面にＳｉＯ₂等から成る層間絶縁膜２１を形成した後、フォトリソグラフィ法により、層間絶縁膜２１にそれぞれＰ型ウエル領域４及びＮ型ウエル領域５上のコンタクト２０Ａ、２０Ｂを露出するコンタクトホール２２Ａ、２２Ｂを形成する。次に、ＣＶＤ法等によりコンタクトホール２２Ａ、２２Ｂ内にそれぞれＷを埋め込んでＶSS用埋込み配線２４Ａ、ＶDD用埋込み配線２４Ｂを形成する。

次に、図１０（ａ）、（ｂ）に示すように、各埋込み配線２４Ａ、２４Ｂ上にビア配線２５を形成する。次に、図１１（ａ）、（ｂ）に示すように、ビア配線２５上にビット線２６、２７を形成する。なお、必要に応じて、さらに層間絶縁膜を積層し、それぞれにビア配線を形成することにより、任意の層数の多層配線を形成することができる。このように多層配線を形成した場合は、ビット線２６、２７は最上層に形成される。以上の工程を経ることにより、図１及び図２に示したようなこの例の半導体記憶装置１０を完成させる。

このように、この例の半導体記憶装置１０によれば、Ｐ型ウエル領域４に形成された高濃度Ｎ型ソース／ドレイン領域１３にはこのソース／ドレイン領域１３を貫通して、Ｐ型ウエル領域４に接するように高濃度Ｐ型接地電位供給用領域６が形成されるとともに、Ｎ型ウエル領域５に形成された高濃度Ｐ型ソース／ドレイン領域１４にはこのソース／ドレイン領域１４を貫通して、Ｎ型ウエル領域５に接するように高濃度Ｎ型電源電位供給用領域７が形成され、高濃度Ｐ型接地電位供給用領域６にはＣｏサリサイド層１６、コンタクト２０Ａ及びＶSS用埋込み配線２４Ａを介してＶSSが接続される一方、高濃度Ｎ型電源電位供給用領域７にはＣｏサリサイド層１６、コンタクト２０Ｂ、ＶDD用埋込み配線２４Ｂを介してＶDDが接続されているので、従来例のように多数のプラグ及び配線等の構成要素を不要にして、メモリセルＭＣの１ビット毎にＶDDに接続するＮ型ウエルコンタクト領域（すなわち、高濃度Ｎ型電源電位供給用領域７）及びＶSSに接続するＰ型ウエルコンタクト領域（すなわち、高濃度Ｐ型接地電位供給用領域６）を形成することができる。
また、この例の半導体記憶装置の製造方法によれば、周知のプロセス工程を組み合わせることにより、コストアップを伴うことなく上述のような半導体記憶装置を製造することができる。
したがって、メモリセルアレイチップ面積を増加させることなく、ラッチアップ耐性を向上させることができる。

次に、図１２及び図１３を参照して、この例の半導体記憶装置の第２の製造方法を説明する。
第１の製造方法における図５（ａ）、（ｂ）の工程を省略して、図６（ａ）、（ｂ）の工程後に、図１２に示すように、ＣＶＤ法等により、全面にＳｉＯ₂等から成る層間絶縁膜１８を形成した後、フォトリソグラフィ法により、層間絶縁膜１８にそれぞれＰ型ウエル領域４及びＮ型ウエル領域５上のＣｏサリサイド層１６の一部を露出するコンタクトホール１９Ａ、１９Ｂを形成する。

次に、図１３に示すように、コンタクトホール１９Ａを通じてＰ型ウエル領域４にＢ等のＰ型不純物を、コンタクトホール１９Ｂを通じてＮ型ウエル領域５にＰ、Ａｓ等のＮ型不純物をそれぞれ選択的に導入して、既に形成されているそれぞれ高濃度Ｎ型ソース／ドレイン領域１３及び高濃度Ｐ型ソース／ドレイン領域１４よりも深く、高濃度Ｐ型接地電位供給用領域６及び高濃度Ｎ型電源電位供給用領域７を形成する。次に、ＣＶＤ法等によりコンタクトホール１９Ａ、１９Ｂ内にそれぞれＷを埋め込んでコンタクト２０Ａ、２０Ｂを形成する。以下は、第１の製造方法の図９（ａ）、（ｂ）以降の工程を繰り返して、第１の製造方法と同様に半導体記憶装置１０を完成させる。

この第２の製造方法によれば、各コンタクトホール１９Ａ、１９Ｂの形成後に、層間絶縁膜１８を不純物導入用選択マスクとして用いて高濃度Ｐ型接地電位供給用領域６及び高濃度Ｎ型電源電位供給用領域７を形成する際、不純物導入用選択マスクと活性領域あるいはゲート配線１２が目合わせずれを起こしても、各コンタクトホール１９Ａ、１９Ｂの形成後に不純物を導入するので、各コンタクトホール１９Ａ、１９Ｂの底部に対する高濃度Ｐ型接地電位供給用領域６及び高濃度Ｎ型電源電位供給用領域７のずれは生じないので、各領域６、７を高い位置決め精度で形成することができる。

このように、この半導体記憶装置の第２の製造方法によっても、第１の製造方法と略同様に半導体記憶装置を製造することができる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例ではＣＭＯＳ型ＳＲＡＭをＭＯＳ型トランジスタで構成する例で示したが、ＭＯＳ型トランジスタに限ることはない。すなわち、ゲート絶縁膜としては酸化膜（Oxide）に限ることなく窒化膜（Nitride Film）でも良く、あるいは酸化膜と窒化膜との２重膜構成でも良い。つまり、ＭＩＳ型トランジスタである限り、ＭＯＳ型トランジスタに限らずに、ＭＮＳ(Metal Nitride Semiconductor)型トランジスタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型トランジスタでも良い。また、実施例ではＣｏサリサイド層を形成する例で示したが、Ｃｏに限ることなくＴｉ（チタン）を用いたＴｉサリサイド層を形成しても、Ｃｏサリサイド層と略同等な優れた効果を得ることができる。また、実施例の半導体記憶装置の製造方法では、高濃度Ｐ型接地電位供給用半導体領域及び高濃度Ｎ型電源電位供給用半導体領域を形成した後に、それぞれ高濃度Ｐ型ソース／ドレイン領域及び高濃度Ｎ型ソース／ドレイン領域を形成した例で説明したが、各電位供給用半導体領域が各ソース／ドレイン領域によって打ち消されない関係になっていれば、高濃度Ｐ型ソース／ドレイン領域及び高濃度Ｎ型ソース／ドレイン領域を先に形成するようにしてもよい。

この発明の実施例である半導体記憶装置としてのＣＭＯＳ型ＳＲＡＭの構成を示す平面図である。 図１のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第１の製造方法を工程順に示す工程図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 同半導体記憶装置の第２の製造方法の主要な工程を示す断面図である。 同半導体記憶装置の第２の製造方法の主要な工程を示す断面図である。 この発明の半導体記憶装置であるフルＣＭＯＳ型ＳＲＡＭの等価回路図である。 従来の半導体記憶装置のメモリセルアレイの構成を概略的に示す平面図である。 従来の半導体記憶装置の欠点を説明する断面図である。

符号の説明

１ 半導体基板
２ 素子分離領域
３ 活性領域
４ Ｐ型ウエル領域
５ Ｎ型ウエル領域
６ Ｐ⁺型（高濃度Ｐ型）接地電位供給用領域
７ Ｎ⁺型（高濃度Ｎ型）電源電位供給用領域
８ Ｐ型不純物導入用選択マスク
９ Ｎ型不純物導入用選択マスク
１０ 半導体記憶装置
１２ ゲート配線
１３ Ｎ⁺型（高濃度Ｎ型）ソース／ドレイン領域
１４ Ｐ⁺型（高濃度Ｐ型）ソース／ドレイン領域
１６ Ｃｏサリサイド層
１８、２１ 層間絶縁膜
１９Ａ、１９Ｂ、２２Ａ、２２Ｂ コンタクトホール
２０Ａ、２０Ｂ コンタクト
２４Ａ ＶSS用埋込み配線
２４Ｂ ＶDD用埋込み配線
２５ ビア配線
２６、２７ ビット線
ＭＣ メモリセル
Ｑ１、Ｑ２ アクセストランジスタ（転送トランジスタ）
Ｑ３、Ｑ４ ドライバトランジスタ(駆動トランジスタ)
Ｑ５、Ｑ６ 負荷トランジスタ
ＶDD 電源電位
ＶSS 接地電位

Claims (8)

1. 第１導電型のウエル領域に一対の第２導電型ＭＩＳ型トランジスタが形成されるとともに、第２導電型のウエル領域に一対の第１導電型ＭＩＳ型トランジスタが形成され、前記第１導電型のウエル領域に電源電位が接続される一方、前記第２導電型のウエル領域に接地電位が接続されて成る半導体記憶装置であって、
   前記第１導電型のウエル領域に形成された前記一対の第２導電型ＭＩＳ型トランジスタを構成する第２導電型のソース／ドレイン領域と、
   前記第２導電型のウエル領域に形成された前記一対の第１導電型ＭＩＳ型トランジスタを構成する第１導電型のソース／ドレイン領域と、
   前記第２導電型のソース／ドレイン領域を貫通し、前記前記第１導電型のウエル領域に接するように形成された第１導電型の電源電位供給用半導体領域と、
   前記第１導電型のソース／ドレイン領域を貫通し、前記第２導電型のウエル領域に接するように形成された第２導電型の接地電位供給用半導体領域と、
   前記第２導電型のソース／ドレイン領域と前記第１導電型の電源電位供給用半導体領域の表面に共通に形成された第１のサリサイド層と、
   前記第１導電型のソース／ドレイン領域と前記第２導電型の接地電位供給用半導体領域の表面に共通に形成された第２のサリサイド層と、
   を有することを特徴とする半導体記憶装置。
2. 第１導電型のウエル領域に一対の第２導電型ＭＩＳ型トランジスタが形成されるとともに、第２導電型のウエル領域に二対の第１導電型ＭＩＳ型トランジスタが形成され、前記第１導電型のウエル領域に電源電位が接続される一方、前記第２導電型のウエル領域に接地電位が接続されて成る半導体記憶装置であって、
   前記第１導電型のウエル領域に形成された前記一対の第２導電型ＭＩＳ型トランジスタを構成する第２導電型のソース／ドレイン領域と、
   前記第２導電型のウエル領域に形成された前記二対の第１導電型ＭＩＳ型トランジスタを構成する第１導電型のソース／ドレイン領域と、
   前記第２導電型のソース／ドレイン領域を貫通し、前記第１導電型のウエル領域に接するように形成された第１導電型の電源電位供給用半導体領域と、
   前記二対の第１導電型ＭＩＳ型トランジスタのうちいずれか一対のＭＩＳ型トランジスタの前記第１導電型のソース／ドレイン領域を貫通し、前記第２導電型のウエル領域に接するように形成された第２導電型の接地電位供給用半導体領域と、
   前記第２導電型のソース／ドレイン領域と前記第１導電型の電源電位供給用半導体領域の表面に共通に形成された第１のサリサイド層と、
   前記第１導電型のソース／ドレイン領域と前記第２導電型の接地電位供給用半導体領域の表面に共通に形成された第２のサリサイド層と、
   を有することを特徴とする半導体記憶装置。
3. 前記第１のサリサイド層に前記電源電位が接続される一方、前記第２のサリサイド層に前記接地電位が接続されることを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記サリサイド層が、シリコンとコバルトあるいはチタンとの化合物から成ることを特徴とする請求項１、２または３記載の半導体記憶装置。
5. 前記第１導電型がＮ導電型であり、前記第２導電型がＰ導電型であることを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置。
6. 電源電位が接続される第１導電型のウエル領域に一対の第２導電型ＭＩＳ型トランジスタを形成するとともに、接地電位が接続される第２導電型のウエル領域に一対の第１導電型ＭＩＳ型トランジスタを形成する半導体記憶装置の製造方法であって、
   半導体基板の素子分離領域により絶縁分離された活性領域に前記第１導電型のウエル領域及び前記第２導電型のウエル領域を形成するウエル領域形成工程と、
   前記第１導電型のウエル領域に第１導電型の電源電位供給用半導体領域、及び前記第２導電型のウエル領域に第２導電型の接地電位供給用半導体領域を形成する所望の電位供給用半導体領域形成工程と、
   前記素子分離領域上を含む所望の領域上にゲート配線を形成するゲート配線形成工程と、
   前記第１導電型のウエル領域に前記第１導電型の前記電源電位供給用半導体領域よりも浅く第２導電型ソース／ドレイン領域、及び前記第２導電型のウエル領域に前記第２導電型の前記接地電位供給用半導体領域よりも浅く第１導電型ソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、
   前記第１導電型の前記電源電位供給用半導体領域、前記第２導電型の前記接地電位供給用半導体領域、前記ゲート配線、前記第２導電型ソース／ドレイン領域及び前記第１導電型ソース／ドレイン領域表面にサリサイド層を形成するサリサイド層形成工程と、
   を有することを特徴とする半導体記憶装置の製造方法。
7. 前記半導体基板の全面に層間絶縁膜を形成した後、該層間絶縁膜に前記サリサイド層の一部を露出するコンタクトホールを形成するコンタクトホール形成工程と、
   を有することを特徴とする請求項６記載の半導体記憶装置の製造方法。
8. 前記コンタクトホール形成工程の後に、前記所望の電位供給用半導体領域形成工程を行うことを特徴とする請求項７記載の半導体記憶装置の製造方法。
   

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