JP2003060088A - 半導体記憶装置 - Google Patents
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- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 Ｎウエルコンタクト領域３は、拡散領域１と
反対の導電型になる。同様に、Ｐウエルコンタクト領域
４は、拡散領域２と反対の導電型になる。そのためＮウ
エルコンタクト領域３とＰウエルコンタクト領域４は、
孤立した小さな島状になるので、当該領域を形成する上
で高度な微細化技術を必要とし、当該領域が正常に形成
されないことがある課題があった。 【解決手段】 Ｎウエル及びＰウエルの上部に第２の拡
散領域１２と一体的にＮウエルコンタクト領域１３を形
成し、Ｐウエル及びＮウエルの上部に第１の拡散領域１
１と一体的にＰウエルコンタクト領域１４を形成する。
反対の導電型になる。同様に、Ｐウエルコンタクト領域
４は、拡散領域２と反対の導電型になる。そのためＮウ
エルコンタクト領域３とＰウエルコンタクト領域４は、
孤立した小さな島状になるので、当該領域を形成する上
で高度な微細化技術を必要とし、当該領域が正常に形成
されないことがある課題があった。 【解決手段】 Ｎウエル及びＰウエルの上部に第２の拡
散領域１２と一体的にＮウエルコンタクト領域１３を形
成し、Ｐウエル及びＮウエルの上部に第１の拡散領域１
１と一体的にＰウエルコンタクト領域１４を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳスタテ
ィックＲＡＭのメモリセルが形成されている半導体記憶
装置に関するものである。
ィックＲＡＭのメモリセルが形成されている半導体記憶
装置に関するものである。
【０００２】
【従来の技術】図４は従来の半導体記憶装置を示す要部
上面図であり、図において、１は短冊状のＮウエルの上
部に形成され、Ｐ型不純物が注入されている拡散領域、
２はＮウエルに隣接している短冊状のＰウエルの上部に
形成され、Ｎ型不純物が注入されている拡散領域、３は
Ｎウエルの上部に形成され、Ｎ型不純物が注入されてい
るＮウエルコンタクト領域、４はＰウエルの上部に形成
され、Ｐ型不純物が注入されているＰウエルコンタクト
領域である。
上面図であり、図において、１は短冊状のＮウエルの上
部に形成され、Ｐ型不純物が注入されている拡散領域、
２はＮウエルに隣接している短冊状のＰウエルの上部に
形成され、Ｎ型不純物が注入されている拡散領域、３は
Ｎウエルの上部に形成され、Ｎ型不純物が注入されてい
るＮウエルコンタクト領域、４はＰウエルの上部に形成
され、Ｐ型不純物が注入されているＰウエルコンタクト
領域である。
【０００３】次に動作について説明する。半導体記憶装
置には、複数のメモリセルがマトリックス状に形成され
ている。１ビットのメモリセルが、例えば、６個のトラ
ンジスタで構成されたＦｕｌｌ−ＣＭＯＳタイプのＳＲ
ＡＭメモリセルの場合、少なくとも１つのＮウエルとＰ
ウエルに跨って形成される。
置には、複数のメモリセルがマトリックス状に形成され
ている。１ビットのメモリセルが、例えば、６個のトラ
ンジスタで構成されたＦｕｌｌ−ＣＭＯＳタイプのＳＲ
ＡＭメモリセルの場合、少なくとも１つのＮウエルとＰ
ウエルに跨って形成される。
【０００４】図４においては、ＮウエルとＰウエルが列
をなして交互に形成されている例を示している。各ウエ
ルは、不純物を注入した活性層領域とゲート電極を形成
してトランジスタを形成するものである。不純物を注入
した活性層領域はトランジスタのソース端子とドレイン
端子に値する。
をなして交互に形成されている例を示している。各ウエ
ルは、不純物を注入した活性層領域とゲート電極を形成
してトランジスタを形成するものである。不純物を注入
した活性層領域はトランジスタのソース端子とドレイン
端子に値する。
【０００５】トランジスタのソース端子とドレイン端子
を形成する領域には、ウエルの導電型と逆の導電型の不
純物を注入する。例えば、Ｎウエル内であれば、Ｐ型不
純物を注入してＰＭＯＳトランジスタを形成する（拡散
領域１にＰＭＯＳトランジスタを形成する）。逆に、Ｐ
ウエル内であれば、Ｎ型不純物を注入してＮＭＯＳトラ
ンジスタを形成する（拡散領域２にＮＭＯＳトランジス
タを形成する）。一方で、ウエルと同じ導電型の不純物
を注入した領域の活性層はウエルと電気的に接続状態に
なるため、ウエルの電位を固定するためのウエルコンタ
クト領域（Ｎウエルコンタクト領域３、Ｐウエルコンタ
クト領域４）を形成する。
を形成する領域には、ウエルの導電型と逆の導電型の不
純物を注入する。例えば、Ｎウエル内であれば、Ｐ型不
純物を注入してＰＭＯＳトランジスタを形成する（拡散
領域１にＰＭＯＳトランジスタを形成する）。逆に、Ｐ
ウエル内であれば、Ｎ型不純物を注入してＮＭＯＳトラ
ンジスタを形成する（拡散領域２にＮＭＯＳトランジス
タを形成する）。一方で、ウエルと同じ導電型の不純物
を注入した領域の活性層はウエルと電気的に接続状態に
なるため、ウエルの電位を固定するためのウエルコンタ
クト領域（Ｎウエルコンタクト領域３、Ｐウエルコンタ
クト領域４）を形成する。
【０００６】ウエルコンタクト領域は、各ウエルに所定
の固定電位を与えるために、複数のメモリセル行毎に設
けている。即ち、セルサイズの縮小を図るため、１ビッ
トのメモリセル内にはウエル電位を与えるためのウエル
コンタクトを設けないようにしている。ただし、各ウエ
ル内の電位を均等に与えるためには、ウエルの抵抗成分
による電圧降下が十分無視できる程度の間隔でウエルコ
ンタクトを配置する必要がある。例えば、メモリセルを
３２行毎、もしくは、６４行毎にウエルコンタクト領域
を配置する。
の固定電位を与えるために、複数のメモリセル行毎に設
けている。即ち、セルサイズの縮小を図るため、１ビッ
トのメモリセル内にはウエル電位を与えるためのウエル
コンタクトを設けないようにしている。ただし、各ウエ
ル内の電位を均等に与えるためには、ウエルの抵抗成分
による電圧降下が十分無視できる程度の間隔でウエルコ
ンタクトを配置する必要がある。例えば、メモリセルを
３２行毎、もしくは、６４行毎にウエルコンタクト領域
を配置する。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、Ｎウエルの上部に
形成されるＮウエルコンタクト領域３は、Ｎウエルと同
じ導電型の不純物が注入され、メモリセル行を構成する
拡散領域１と反対の導電型になる。同様に、Ｐウエルの
上部に形成されるＰウエルコンタクト領域４は、Ｐウエ
ルと同じ導電型の不純物が注入され、メモリセル行を構
成する拡散領域２と反対の導電型になる。そのためＮウ
エルコンタクト領域３とＰウエルコンタクト領域４は、
孤立した小さな島状になるので、当該領域を形成する上
で高度な微細化技術を必要とし、当該領域が正常に形成
されないことがある課題があった。例えば、Ｎウエルコ
ンタクト領域３とＰウエルコンタクト領域４を製造する
過程において、写真製版時に島状に残ったレジストの消
失や倒れが発生して、正常に不純物が注入されないこと
がある。
は以上のように構成されているので、Ｎウエルの上部に
形成されるＮウエルコンタクト領域３は、Ｎウエルと同
じ導電型の不純物が注入され、メモリセル行を構成する
拡散領域１と反対の導電型になる。同様に、Ｐウエルの
上部に形成されるＰウエルコンタクト領域４は、Ｐウエ
ルと同じ導電型の不純物が注入され、メモリセル行を構
成する拡散領域２と反対の導電型になる。そのためＮウ
エルコンタクト領域３とＰウエルコンタクト領域４は、
孤立した小さな島状になるので、当該領域を形成する上
で高度な微細化技術を必要とし、当該領域が正常に形成
されないことがある課題があった。例えば、Ｎウエルコ
ンタクト領域３とＰウエルコンタクト領域４を製造する
過程において、写真製版時に島状に残ったレジストの消
失や倒れが発生して、正常に不純物が注入されないこと
がある。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、レジストの消失や倒れの発生を抑
制して、製造工程における不良の発生を抑制することが
できる半導体記憶装置を得ることを目的とする。
めになされたもので、レジストの消失や倒れの発生を抑
制して、製造工程における不良の発生を抑制することが
できる半導体記憶装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、Ｎウエル及びＰウエルの上部に第２の拡散領
域と一体的にＮウエルコンタクト領域を形成し、Ｐウエ
ル及びＮウエルの上部に第１の拡散領域と一体的にＰウ
エルコンタクト領域を形成するようにしたものである。
憶装置は、Ｎウエル及びＰウエルの上部に第２の拡散領
域と一体的にＮウエルコンタクト領域を形成し、Ｐウエ
ル及びＮウエルの上部に第１の拡散領域と一体的にＰウ
エルコンタクト領域を形成するようにしたものである。
【００１０】この発明に係る半導体記憶装置は、Ｎウエ
ルコンタクト領域とＰウエルコンタクト領域を行方向に
交互に形成するようにしたものである。
ルコンタクト領域とＰウエルコンタクト領域を行方向に
交互に形成するようにしたものである。
【００１１】この発明に係る半導体記憶装置は、Ｎウエ
ルに電力を供給するための電源線をＮウエルコンタクト
領域に配線し、Ｐウエルを接地するための接地線をＰウ
エルコンタクト領域に配線するようにしたものである。
ルに電力を供給するための電源線をＮウエルコンタクト
領域に配線し、Ｐウエルを接地するための接地線をＰウ
エルコンタクト領域に配線するようにしたものである。
【００１２】この発明に係る半導体記憶装置は、Ｎウエ
ルコンタクト領域とＰウエルコンタクト領域の間に、少
なくとも１以上のメモリセル行を形成するようにしたも
のである。
ルコンタクト領域とＰウエルコンタクト領域の間に、少
なくとも１以上のメモリセル行を形成するようにしたも
のである。
【００１３】この発明に係る半導体記憶装置は、タイミ
ング調整用の信号線をＮウエルコンタクト領域に配線す
るようにしたものである。
ング調整用の信号線をＮウエルコンタクト領域に配線す
るようにしたものである。
【００１４】この発明に係る半導体記憶装置は、タイミ
ング調整用の信号線をＰウエルコンタクト領域に配線す
るようにしたものである。
ング調整用の信号線をＰウエルコンタクト領域に配線す
るようにしたものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置を示す要部上面図であり、図において、１
１は短冊状のＮウエルの上部に形成され、Ｐ型不純物が
注入されている第１の拡散領域、１２は短冊状のＰウエ
ルの上部に形成され、Ｎ型不純物が注入されている第２
の拡散領域、１３はＮウエル及びＰウエルの上部に第２
の拡散領域１２と一体的に形成されたＮウエルコンタク
ト領域、１４はＰウエル及びＮウエルの上部に第１の拡
散領域１１と一体的に形成されたＰウエルコンタクト領
域である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置を示す要部上面図であり、図において、１
１は短冊状のＮウエルの上部に形成され、Ｐ型不純物が
注入されている第１の拡散領域、１２は短冊状のＰウエ
ルの上部に形成され、Ｎ型不純物が注入されている第２
の拡散領域、１３はＮウエル及びＰウエルの上部に第２
の拡散領域１２と一体的に形成されたＮウエルコンタク
ト領域、１４はＰウエル及びＮウエルの上部に第１の拡
散領域１１と一体的に形成されたＰウエルコンタクト領
域である。
【００１６】次に動作について説明する。図１の半導体
記憶装置では、複数のメモリセルをマトリックス状に形
成するに際して、短冊状のＮウエルの上部には、Ｎウエ
ルと反対の導電型であるＰ型不純物を注入して第１の拡
散領域１１を形成し、短冊状のＰウエルの上部には、Ｐ
ウエルと反対の導電型であるＮ型不純物を注入して第２
の拡散領域１２を形成している。
記憶装置では、複数のメモリセルをマトリックス状に形
成するに際して、短冊状のＮウエルの上部には、Ｎウエ
ルと反対の導電型であるＰ型不純物を注入して第１の拡
散領域１１を形成し、短冊状のＰウエルの上部には、Ｐ
ウエルと反対の導電型であるＮ型不純物を注入して第２
の拡散領域１２を形成している。
【００１７】そして、Ｎウエルに電力を供給するための
電源線を配線する領域として、Ｎウエルコンタクト領域
１３を形成し、Ｐウエルを接地するための接地線を配線
する領域として、Ｐウエルコンタクト領域１４を形成す
る。ここで、Ｎウエルコンタクト領域１３は、Ｎウエル
と同じ導電型のＮ型不純物が注入された領域であるの
で、第１の拡散領域１１とは非接触の状態を保つ必要が
あるが、第２の拡散領域１２とは接触していても不都合
がない。したがって、Ｎウエルコンタクト領域１３を形
成する際には、第２の拡散領域１２と一体的に形成する
ことができる。
電源線を配線する領域として、Ｎウエルコンタクト領域
１３を形成し、Ｐウエルを接地するための接地線を配線
する領域として、Ｐウエルコンタクト領域１４を形成す
る。ここで、Ｎウエルコンタクト領域１３は、Ｎウエル
と同じ導電型のＮ型不純物が注入された領域であるの
で、第１の拡散領域１１とは非接触の状態を保つ必要が
あるが、第２の拡散領域１２とは接触していても不都合
がない。したがって、Ｎウエルコンタクト領域１３を形
成する際には、第２の拡散領域１２と一体的に形成する
ことができる。
【００１８】同様に、Ｐウエルコンタクト領域１４は、
Ｐウエルと同じ導電型のＰ型不純物が注入された領域で
あるので、第２の拡散領域１２とは非接触の状態を保つ
必要があるが、第１の拡散領域１１とは接触していても
不都合がない。したがって、Ｐウエルコンタクト領域１
４を形成する際には、第１の拡散領域１１と一体的に形
成することができる。
Ｐウエルと同じ導電型のＰ型不純物が注入された領域で
あるので、第２の拡散領域１２とは非接触の状態を保つ
必要があるが、第１の拡散領域１１とは接触していても
不都合がない。したがって、Ｐウエルコンタクト領域１
４を形成する際には、第１の拡散領域１１と一体的に形
成することができる。
【００１９】なお、電源線と接地線を隣接して配線する
場合、異物の混入などが原因でＶＤＤ−ＧＮＤ間にショ
ートが発生する可能性がある。この実施の形態１では、
ＶＤＤ−ＧＮＤ間のショートの発生を防止するため、電
源線を配線するためのＮウエルコンタクト領域１３と接
地線を配線するためのＰウエルコンタクト領域１４を独
立して形成している。また、Ｎウエルに電源電位ＶＤ
Ｄ、Ｐウエルに接地電位ＧＮＤを均等に与えるために、
複数のメモリセル行毎に、Ｎウエルコンタクト領域１３
とＰウエルコンタクト領域１４を交互に配置している。
場合、異物の混入などが原因でＶＤＤ−ＧＮＤ間にショ
ートが発生する可能性がある。この実施の形態１では、
ＶＤＤ−ＧＮＤ間のショートの発生を防止するため、電
源線を配線するためのＮウエルコンタクト領域１３と接
地線を配線するためのＰウエルコンタクト領域１４を独
立して形成している。また、Ｎウエルに電源電位ＶＤ
Ｄ、Ｐウエルに接地電位ＧＮＤを均等に与えるために、
複数のメモリセル行毎に、Ｎウエルコンタクト領域１３
とＰウエルコンタクト領域１４を交互に配置している。
【００２０】ここで、図２は半導体記憶装置に対する金
属配線の配線模式図であり、図において、２１はＮウエ
ルコンタクト領域１３に配線された金属配線である電源
線（以下、ＶＤＤ配線という）、２２はＰウエルコンタ
クト領域１４に配線された金属配線である接地線（以
下、ＧＮＤ配線という）、２３はＮウエルに電源電位Ｖ
ＤＤを与えるためのコンタクトホール、２４はＰウエル
に接地電位ＧＮＤを与えるためのコンタクトホールであ
る。
属配線の配線模式図であり、図において、２１はＮウエ
ルコンタクト領域１３に配線された金属配線である電源
線（以下、ＶＤＤ配線という）、２２はＰウエルコンタ
クト領域１４に配線された金属配線である接地線（以
下、ＧＮＤ配線という）、２３はＮウエルに電源電位Ｖ
ＤＤを与えるためのコンタクトホール、２４はＰウエル
に接地電位ＧＮＤを与えるためのコンタクトホールであ
る。
【００２１】以上で明らかなように、この実施の形態１
では、Ｎウエル及びＰウエルの上部に第２の拡散領域１
２と一体的にＮウエルコンタクト領域１３を形成し、Ｐ
ウエル及びＮウエルの上部に第１の拡散領域１１と一体
的にＰウエルコンタクト領域１４を形成するように構成
したので、Ｎウエルコンタクト領域１３及びＰウエルコ
ンタクト領域１４が独立した小さな島状にならない。し
たがって、レジストの消失や倒れの発生を抑制して、製
造工程における不良の発生を抑制することができる効果
を奏する。
では、Ｎウエル及びＰウエルの上部に第２の拡散領域１
２と一体的にＮウエルコンタクト領域１３を形成し、Ｐ
ウエル及びＮウエルの上部に第１の拡散領域１１と一体
的にＰウエルコンタクト領域１４を形成するように構成
したので、Ｎウエルコンタクト領域１３及びＰウエルコ
ンタクト領域１４が独立した小さな島状にならない。し
たがって、レジストの消失や倒れの発生を抑制して、製
造工程における不良の発生を抑制することができる効果
を奏する。
【００２２】実施の形態２．上記実施の形態１では、特
に言及していないが、図３に示すように、メモリセルの
各行毎にワード線３１が配線される。ところで、製造ば
らつきによる微妙なタイミングのずれを吸収するため
に、ダミーのセルやワード線、あるいは、ビット線を用
いたタイミングコントロール手法が一般的になってきて
いる。
に言及していないが、図３に示すように、メモリセルの
各行毎にワード線３１が配線される。ところで、製造ば
らつきによる微妙なタイミングのずれを吸収するため
に、ダミーのセルやワード線、あるいは、ビット線を用
いたタイミングコントロール手法が一般的になってきて
いる。
【００２３】この実施の形態２では、Ｎウエルコンタク
ト領域１３にダミーワード線（タイミング調整用の信号
線）３２を配線するとともに（Ｐウエルコンタクト領域
１４にダミーワード線３２を配線してもよい）、第１の
拡散領域１１にダミーのＮＭＯＳアクセストランジスタ
を設けてダミーワード線３２にそれぞれ接続する。これ
により、ダミーワード線３２の配線負荷は、通常のワー
ド線３１と同等な負荷となる。したがって、仮に、製造
上のばらつきで通常のワード線３１の負荷が大きくなっ
たとしても、同じようにダミーワード線３２の負荷も大
きくなるため、タイミングが同一の傾向でシフトする。
よって、タイミングマージンの減少を抑えることができ
るので、誤動作を防止することができる。
ト領域１３にダミーワード線（タイミング調整用の信号
線）３２を配線するとともに（Ｐウエルコンタクト領域
１４にダミーワード線３２を配線してもよい）、第１の
拡散領域１１にダミーのＮＭＯＳアクセストランジスタ
を設けてダミーワード線３２にそれぞれ接続する。これ
により、ダミーワード線３２の配線負荷は、通常のワー
ド線３１と同等な負荷となる。したがって、仮に、製造
上のばらつきで通常のワード線３１の負荷が大きくなっ
たとしても、同じようにダミーワード線３２の負荷も大
きくなるため、タイミングが同一の傾向でシフトする。
よって、タイミングマージンの減少を抑えることができ
るので、誤動作を防止することができる。
【００２４】この実施の形態２によれば、メモリセルが
存在しないために、配線する余裕のあるＮウエルコンタ
クト領域１３又はＰウエルコンタクト領域１４にダミー
ワード線３２を配線するので、ダミーワード線３２を配
線するための特別な領域を形成することなく、誤動作を
防止することができる効果を奏する。即ち、半導体記憶
装置の面積を拡大することなく、誤動作を防止すること
ができる効果を奏する。
存在しないために、配線する余裕のあるＮウエルコンタ
クト領域１３又はＰウエルコンタクト領域１４にダミー
ワード線３２を配線するので、ダミーワード線３２を配
線するための特別な領域を形成することなく、誤動作を
防止することができる効果を奏する。即ち、半導体記憶
装置の面積を拡大することなく、誤動作を防止すること
ができる効果を奏する。
【００２５】
【発明の効果】以上のように、この発明によれば、Ｎウ
エル及びＰウエルの上部に第２の拡散領域と一体的にＮ
ウエルコンタクト領域を形成し、Ｐウエル及びＮウエル
の上部に第１の拡散領域と一体的にＰウエルコンタクト
領域を形成するように構成したので、レジストの消失や
倒れの発生を抑制して、製造工程における不良の発生を
抑制することができる効果がある。
エル及びＰウエルの上部に第２の拡散領域と一体的にＮ
ウエルコンタクト領域を形成し、Ｐウエル及びＮウエル
の上部に第１の拡散領域と一体的にＰウエルコンタクト
領域を形成するように構成したので、レジストの消失や
倒れの発生を抑制して、製造工程における不良の発生を
抑制することができる効果がある。
【００２６】この発明によれば、Ｎウエルコンタクト領
域とＰウエルコンタクト領域を行方向に交互に形成する
ように構成したので、Ｎウエルに電源電位ＶＤＤ、Ｐウ
エルに接地電位ＧＮＤを均等に与えることができる効果
がある。
域とＰウエルコンタクト領域を行方向に交互に形成する
ように構成したので、Ｎウエルに電源電位ＶＤＤ、Ｐウ
エルに接地電位ＧＮＤを均等に与えることができる効果
がある。
【００２７】この発明によれば、Ｎウエルに電力を供給
するための電源線をＮウエルコンタクト領域に配線し、
Ｐウエルを接地するための接地線をＰウエルコンタクト
領域に配線するように構成したので、ＶＤＤ−ＧＮＤ間
のショートの発生を招くことなく、Ｎウエルに対する電
力の供給や、Ｐウエルの接地を行うことができる効果が
ある。
するための電源線をＮウエルコンタクト領域に配線し、
Ｐウエルを接地するための接地線をＰウエルコンタクト
領域に配線するように構成したので、ＶＤＤ−ＧＮＤ間
のショートの発生を招くことなく、Ｎウエルに対する電
力の供給や、Ｐウエルの接地を行うことができる効果が
ある。
【００２８】この発明によれば、Ｎウエルコンタクト領
域とＰウエルコンタクト領域の間に、少なくとも１以上
のメモリセル行を形成するように構成したので、メモリ
セルの実装密度を高めることができる効果がある。
域とＰウエルコンタクト領域の間に、少なくとも１以上
のメモリセル行を形成するように構成したので、メモリ
セルの実装密度を高めることができる効果がある。
【００２９】この発明によれば、タイミング調整用の信
号線をＮウエルコンタクト領域に配線するように構成し
たので、半導体記憶装置の面積を拡大することなく、誤
動作を防止することができる効果がある。
号線をＮウエルコンタクト領域に配線するように構成し
たので、半導体記憶装置の面積を拡大することなく、誤
動作を防止することができる効果がある。
【００３０】この発明によれば、タイミング調整用の信
号線をＰウエルコンタクト領域に配線するように構成し
たので、半導体記憶装置の面積を拡大することなく、誤
動作を防止することができる効果がある。
号線をＰウエルコンタクト領域に配線するように構成し
たので、半導体記憶装置の面積を拡大することなく、誤
動作を防止することができる効果がある。
【図１】 この発明の実施の形態１による半導体記憶装
置を示す要部上面図である。
置を示す要部上面図である。
【図２】 半導体記憶装置に対する金属配線の配線模式
図である。
図である。
【図３】 半導体記憶装置に対するワード線の配線模式
図である。
図である。
【図４】 従来の半導体記憶装置を示す要部上面図であ
る。
る。
１１ 第１の拡散領域、１２ 第２の拡散領域、１３
Ｎウエルコンタクト領域、１４ Ｐウエルコンタクト領
域、２１ ＶＤＤ配線（電源線）、２２ ＧＮＤ配線
（接地線）、２３ コンタクトホール、２４ コンタク
トホール、３１ワード線、３２ ダミーワード線。
Ｎウエルコンタクト領域、１４ Ｐウエルコンタクト領
域、２１ ＶＤＤ配線（電源線）、２２ ＧＮＤ配線
（接地線）、２３ コンタクトホール、２４ コンタク
トホール、３１ワード線、３２ ダミーワード線。
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(72)発明者 松本 尚
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F083 BS00 LA16 LA17 LA18 LA21
ZA28
Claims (6)
- 【請求項１】 短冊状のＮウエルの上部に形成され、Ｐ
型不純物が注入されている第１の拡散領域と、上記Ｎウ
エルに隣接している短冊状のＰウエルの上部に形成さ
れ、Ｎ型不純物が注入されている第２の拡散領域と、上
記Ｎウエル及びＰウエルの上部に上記第２の拡散領域と
一体的に形成されたＮウエルコンタクト領域と、上記Ｐ
ウエル及びＮウエルの上部に上記第１の拡散領域と一体
的に形成されたＰウエルコンタクト領域とを備えた半導
体記憶装置。 - 【請求項２】 Ｎウエルコンタクト領域とＰウエルコン
タクト領域を行方向に交互に形成することを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 Ｎウエルに電力を供給するための電源線
をＮウエルコンタクト領域に配線し、Ｐウエルを接地す
るための接地線をＰウエルコンタクト領域に配線するこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 Ｎウエルコンタクト領域とＰウエルコン
タクト領域の間に、少なくとも１以上のメモリセル行を
形成することを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項５】 タイミング調整用の信号線をＮウエルコ
ンタクト領域に配線することを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項６】 タイミング調整用の信号線をＰウエルコ
ンタクト領域に配線することを特徴とする請求項２記載
の半導体記憶装置。
Priority Applications (6)
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|---|---|---|---|
| JP2001246109A JP2003060088A (ja) | 2001-08-14 | 2001-08-14 | 半導体記憶装置 |
| TW091117364A TW552700B (en) | 2001-08-14 | 2002-08-01 | Semiconductor memory device |
| US10/211,376 US6717223B2 (en) | 2001-08-14 | 2002-08-05 | Semiconductor device with integrally formed well contact areas |
| KR10-2002-0047667A KR100445494B1 (ko) | 2001-08-14 | 2002-08-13 | 반도체 기억 장치 |
| DE10237100A DE10237100A1 (de) | 2001-08-14 | 2002-08-13 | Halbleiterspeichervorrichtung |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246109A JP2003060088A (ja) | 2001-08-14 | 2001-08-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003060088A true JP2003060088A (ja) | 2003-02-28 |
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ID=19075735
Family Applications (1)
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|---|---|---|---|
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|---|---|
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| JP (1) | JP2003060088A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250661B2 (en) | 2003-11-27 | 2007-07-31 | Nec Electronics Corporation | Semiconductor memory device with plural source/drain regions |
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-
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- 2001-08-14 JP JP2001246109A patent/JP2003060088A/ja active Pending
-
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- 2002-08-05 US US10/211,376 patent/US6717223B2/en not_active Expired - Fee Related
- 2002-08-13 DE DE10237100A patent/DE10237100A1/de not_active Ceased
- 2002-08-13 KR KR10-2002-0047667A patent/KR100445494B1/ko not_active IP Right Cessation
- 2002-08-14 CN CNB021278776A patent/CN1180481C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250661B2 (en) | 2003-11-27 | 2007-07-31 | Nec Electronics Corporation | Semiconductor memory device with plural source/drain regions |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR100445494B1 (ko) | 2004-08-21 |
| US6717223B2 (en) | 2004-04-06 |
| KR20030015145A (ko) | 2003-02-20 |
| TW552700B (en) | 2003-09-11 |
| DE10237100A1 (de) | 2003-04-10 |
| CN1180481C (zh) | 2004-12-15 |
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