KR100268786B1

KR100268786B1 - 반도체소자의 정전기방지회로 제조방법

Info

Publication number: KR100268786B1
Application number: KR1019970075698A
Authority: KR
Inventors: 이창혁
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-27
Filing date: 1997-12-27
Publication date: 2000-11-01
Also published as: KR19990055743A

Abstract

본 발명은 반도체소자의 정전기방지회로 제조방법에 관한 것으로, 정전기(ElectroStatic Discharge, 이하 ESD 라 함) 방지용 바이폴라 트랜지스터 형성시 바이폴라 트랜지스터의 베이스쪽의 n⁺확산층에 인접한 부분에 p^-를 임플란트하여 p^-확산층을 형성함으로써 접합의 항복전압을 낮추어 바이폴라 트랜지스터의 구동을 빠르게 하고, 그에 따른 ESD 의 내성을 향상시키는 기술에 관한 것이다.

Description

반도체소자의 정전기방지회로 제조방법

본 발명은 반도체소자의 ESD 방지용 회로 제조방법에 관한 것으로, 특히 엘.디.디.(lightly doped drain, 이하 LDD 라 함)구조를 갖는 PMOS 를 사용하는 소자에 있어서 ESD 방지용 바이폴라 트랜지스터의 베이스(Base)쪽으로 n+ 확산영역 옆에 P-임플란트(implant) 하여 n⁺, p^-웰 접합의 항복전압(breakdown voltage)을 낮춤으로써 상기 바이폴라 트랜지스터의 구동을 빠르게 하는 기술에 관한 것이다.

일반적으로 반도체소자는 사용시 외부 핀, 사람 또는 기계를 통하여 원하지 않는 정전기가 유기될 수 있다. 상기 정전기는 포지티브 또는 네가티브 값이 될 수 있으며, 이러한 외부 정전기로부터 칩 내부를 보호하기 위하여 일반적으로 DRAM 내부에서는 외부신호가 입력되는 패드(PAD) 마다 정전기 보호 회로가 내장되어 있다.

상기 정전기 보호 회로는 보통 바이폴라 트랜지스터나 필드 게이트 트랜지스터로 구성되어 입력에 야기된 고전압을 갖는 정전기를 효과적으로 막아 주어 내부 회로가 손상되는 것을 막아준다.

상기와 같은 방법은 입력 패드에 인가된 고전압이 내부 회로에 도달하기 전에 바이폴라 트랜지스터나 필드 트랜지스터를 통해서 파워라인(Vcc 나 Vss)으로의 전류경로를 만들어줌으로써 내부 회로를 정전기로 부터 보호하게 된다.

그런데, 입력패드에 인가된 고전압이 입력 보호 회로를 통하여 파워라인에 전달되고, 상기 파워라인을 통해서 효과적으로 정전기 전하가 빠져나가려면 파워라인의 저항에 의해 시간이 걸리게 되며, 이 경우 입력 패드에 인가된 고전압은 다른 경로를 통해서 칩 내부로 인가되게 된다.

이하, 첨부된 도면을 참고로 하여 종래의 문제점에 대해 살펴보기로 한다.

도 1 은 종래기술에 따른 ESD 방지용 바이폴라 트랜지스터를 도시한 단면도이고, 도 2 는 일반적인 ESD 방지용 회로도이다.

상기 도 1 을 참조하면 종래기술에 따른 ESD 방지용 바이폴라 트랜지스터를 도시한 단면도로서, 실리콘기판에 데이타 입출력 패드(19)와 접지전위(Vss, 21)가 불순물 n⁺확산층(13)에 위치하여 있다.

먼저, 패드(19)에 역전압을 인가하는 경우에 접지전위인 Vss(21) 에서 불순물 영역 n⁺확산층(13)과 p^-실리콘기판(11)으로 구성된 다이오드를 통하여 전하가 p^-실리콘기판(11)으로 주입되며, 이 주입된 전하는 p^-실리콘기판(11)과 불순물 영역 n⁺확산층(13)으로 구성된 다이오드를 거쳐서 상기 패드(21)를 통하여 전하가 빠지게 된다.

상기와 같은 경로에서, 역전압이 인가된 불순물 영역인 n⁺확산층과 p^-기판으로 구성된 지역은 강한 역전압으로 인하여 콘택 지역 및 접합 지역이 주울열에 의한 손상을 받기 쉽다.

한편, 상기 도 2 는 일반적인 정전기 방지용 회로도로서, 하기와 같은 작동을 한다.

먼저, 패드에 고전압이 인가되면 A 노드의 필드 트랜지스터가 온(on) 상태가 되어 접지전위(Vss)로 전류통로를 만들어 주고, B 노드에서는 전압 강하 및 접합 항복(junction breakdown)을 일으켜 역시 전류를 기판으로 빠지게 하며, C 노드의 NMOS가 펀치쓰루(punch-thru)를 일으켜 접지전위(Vss)쪽으로 전류가 빠져 최종적으로 입력단위 게이트에는 고전압이 인가 되지 않도록 막아주는 역할을 한다.

상기와 같이 종래기술에 따른 정전기 방지용 바이폴라 트랜지스터는 패드쪽에 역전압을 인가하면 패드의 n⁺, p^-웰 접합 항복이 일어나는 시점에서 NPN 바이폴라 트렌지스터를 구동시켜 전류를 대부분 바이폴라 트렌지스터로 흐르게 하여 내부회로를 보호하는데, 이때 대부분의 전류는 n⁺전체영역중 필드 산화막에 가까운 ⓐ 부분에 집중되며, 상기 n⁺, p^-웰 접합의 항복전압이 높을수록 바이폴라의 구동이 느려서 ESD내성이 약해지는 문제점이 있다.

본 발명은 PMOS에 LDD용으로 p^-임플란트를 적용하는 소자의 ESD 방지용 바이폴라 트랜지스터 형성시, 상기 바이폴라 트랜지스터 베이스쪽의 n⁺옆에 p^-확산층을 형성하여 접합의 항복전압을 낮춤으로써 상기 바이폴라 트랜지스터의 구동을 빠르게 하는 반도체소자의 ESD 보호회로 제조방법을 제공하는데 목적이 있다.

도 1 은 종래기술에 따른 ESD 방지용 바이폴라 트랜지스터를 도시한 단면도.

도 2 는 종래기술에 따른 ESD 방지용 회로도.

도 3 은 본 발명의 제1실시예에 따라 CMOS 의 제조공정에 의해 형성된 반도체소자의 ESD 방지용 바이폴라 트랜지스터를 도시한 단면도.

도 4 는 CMOS 제조공정을 도시한 단면도.

＜도면의 주요부분에 대한 부호의 설명＞

11, 12, 24 : 실리콘기판 13, 16, 42 : n⁺확산층

14, 30 : p^-확산층 17, 18, 38 : 소자분리 산화막

19, 20 : 패드 21, 22 : 접지전위(Vss)

26 : n-well 28 : p-well

32 : p⁺확산층 34a, 34b : 게이트전극

36 : 산화막 스페이서 40 : n^-확산층

이상의 목적을 달성하기 위해 본 발명의 실시예에 따른 반도체소자의 ESD 보호회로 제조방법은,

LDD 구조를 가지는 제1도전형 MOS 필드 트렌지스터를 바이폴라 트렌지스터로 사용하는 ESD 방지회로 제조공정에 있어서,

상기 제1도전형 MOS 의 제1도전형 확산층과 제2도전형 MOS의 제2도전형 확산층을 인접하게 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명에 대해 상세히 설명하기로 한다.

도 3 은 본 발명의 제1실시예에 따라 CMOS 의 제조공정에 의해 형성된 반도체소자의 ESD 방지용 바이폴라 트랜지스터를 도시한 단면도이고, 도 4 는 CMOS 제조공정을 도시한 단면도이다. 특히, 상기 도 3 은 p^-임플란트를 이용한 공정의 단면도이고, 상기 도 4 는 N-LDD와 P-LDD를 갖는 일반적인 트랜지스터의 단면도로서 더이상의 공정을 추가없이 상기 도 3 과 같은 ESD 구조를 만들어 ESD 내성을 강화시키는 구조를 나타낸다.

먼저, p 형 실리콘기판(24)에 n-well(26)을 형성한 다음, 소자분리 영역으로 예정되는 부분에 소자분리 산화막(38)을 형성한다.

다음, 활성영역에 게이트 산화막(도시안됨)과 게이트 전극의 적층구조로 형성된 워드라인(34)을 형성한다.

그 다음, 상기 구조 상부에 n^-임플란트 마스크(도시안됨)를 형성한 후, 상기 n^-임플란트 마스크를 사용한 임플란트 공정으로 상기 워드라인(34a)의 양측에 n^-확산층(40)을 형성한다. 이때, 상기 임플란트 공정은 P(phosphorus)와 같은 n 형 불순물을 사용하여 실시한다.

그리고, 상기 구조 상부에 p^-임플란트 마스크(도시안됨)을 형성하고, B(boron) 또는 BF₂와 같은 p^-확산층 불순물을 임플란트시켜 상기 워드라인(34b)의 양측과 ESD 방지용 회로의 ⓑ 부분에 별도의 추가공정없이 p^-확산층(14)을 형성하게 된다. 이때, 상기 p^-임플란트 마스크는 상기 워드라인(34b)의 양측 뿐만 아니라 ESD 방지용 회로의 패드(20)쪽의 필드 산화막(18)에 인접한 부분을 노출시킨다.

그 후, 상기 워드라인(34a, 34b)의 양측벽에 절연막 스페이서(36)을 형성한다.

다음, 상기 구조 상부에 n⁺임플란트 마스크(도시안됨)를 형성한 후, 그를 이용한 n⁺확산층 불순물 임플란트 공정으로 n⁺확산층(42)을 형성한다.

이때, 상기 n⁺임플란트 마스크는 상기 p^-임플란트 마스크와 오버랩(overlap)되지 않게 형성하여, 도 3 에 도시된 바와 같이 상기 n⁺확산층(16)과 p^-확산층(14)을 인접하게 형성하여 접합 항복전압을 낮춤으로써 상기 p^-확산층이 없을 때보다 바이폴라 트렌지스터의 구동이 빨라지게 하고 ESD 내성을 강화시킨다. 한편, 상기와 같이 패드쪽 노드의 소자분리 산화막에 인접한 부분이 아닌 접지전위(Vss)쪽의 n⁺확산층과 p^-확산층을 인접하게 형성할 수도 있다.

다음, 상기 구조 상부에 p⁺임플란트 마스크(도시안됨)를 형성한 후, 그를 이용한 p⁺확산층 불순물 임플란트 공정으로 p⁺확산층(32)을 형성한다.

한편, 본 발명에 따른 제2실시예는 다음과 같다.

상기와 같이 NMOS를 사용하지 않고 PMOS 필드 트랜지스터를 ESD 방지용 바이폴라 트랜지스터로 사용하는 경우에는, n^-확산층을 형성하기 위한 마스크 공정시 ESD 방지회로의 패드와 인접한 소자분리 산화막쪽도 노출시켜 CMOS의 p웰에 n^-확산층을 형성하는 동시에 상기 ESD 방지회로에도 n^-확산층을 형성시킨다.

또한, 상기와 같이 패드쪽 노드의 소자분리 산화막에 인접한 부분이 아닌 접지전위(Vcc)쪽의 p⁺확산층과 n^-확산층을 인접하게 형성할 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 ESD 보호회로 제조방법은, ESD 방지용 바이폴라 트랜지스터 형성시 바이폴라 트랜지스터의 베이스쪽의 n⁺확산층에 인접한 부분에 p^-를 임플란트 공정으로 p^-확산층을 형성하여 접합의 항복전압을 낮춤으로써 바이폴라 트랜지스터의 구동이 빨라져서 ESD 의 내성을 향상시키는 이점이 있다.

Claims

NMOS와 PMOS를 LDD구조로 사용하는 반도체소자에 있어서, NMOS필드 트랜지스터를 바이폴라 트랜지스터로 사용하는 ESD 방지회로 제조공정에 있어서,

상기 PMOS의 LDD구조를 구성하는 p- 확산층의 형성시 ESD 방지회로의 핀쪽 노드의 필드산화막에 인접한 부분을 노출시키고 p-불순물을 임플란트하여 p-확산층을 형성한 다음, 상기 p-확산층에 인접하되 상기 p-확산층과 중첩되지 않도록 상기 NMOS 필드 트랜지스터의 소오스/드레인으로 사용되는 n+ 확산층을 형성하는 공정을 포함하는 반도체소자의 ESD 방지회로 제조방법.
제 1 항에 있어서,

상기 NMOS 의 접지전위(Vss)쪽의 n+ 확산층에 인접하게 p- 확산층을 형성하는 것을 특징으로 하는 반도체소자의 ESD 방지회로 제조방법.
NMOS와 PMOS를 LDD구조로 사용하는 반도체소자에 있어서, PMOS필드 트랜지스터를 바이폴라 트랜지스터로 사용하는 ESD 방지회로 제조공정에 있어서,

상기 NMOS의 LDD구조를 형성하는 n- 확산층의 형성시 ESD 방지회로의 핀쪽 노드의 필드산화막에 인접한 부분을 노출시키고 n-불순물을 임플란트하여 n-확산층을 형성한 다음, 상기 n-확산층에 인접하되 상기 n-확산층과 중첩되지 않도록 상기 PMOS 필드 트랜지스터의 소오스/드레인으로 사용되는 p+ 확산층을 형성하는 공정을 포함하는 반도체소자의 ESD 방지회로 제조방법.
제 3 항에 있어서,

상기 PMOS 의 접지전위(Vcc)쪽의 p+ 확산층에 인접하게 n- 확산층을 형성하는 것을 특징으로 하는 반도체소자의 ESD 보호회로 제조방법.