JPH0621370A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0621370A JPH0621370A JP4175379A JP17537992A JPH0621370A JP H0621370 A JPH0621370 A JP H0621370A JP 4175379 A JP4175379 A JP 4175379A JP 17537992 A JP17537992 A JP 17537992A JP H0621370 A JPH0621370 A JP H0621370A
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- JP
- Japan
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- well
- region
- wells
- chip
- well region
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体装置に対して印加される静電気ノイズに
よるストレスから半導体装置を保護する。 【構成】第１の導電型の半導体基板に対して形成される
第２の導電型のウエルを持つ半導体装置に於て、素子の
形成される基板表面で第１の導電型の領域が島状に点在
することを特徴とする。また半導体チップ切断用空き領
域のみ第１の導電型の領域で囲んであることを特徴とす
る。 【効果】基板に対して反対の導電型のウエル領域が従来
よりも広い面積で存在するために、静電気ノイズが基板
若しくはウエル領域に印加されても、流れ込む電荷に対
してウエル領域の電位の上昇が抑えられ、ゲート酸化膜
破壊は、人体に蓄積された静電気で、４０００Ｖ以上ま
で破壊を起こさない。従って接合の静電破壊を防いだ
り、ゲート絶縁膜破壊を防ぐことができる。
よるストレスから半導体装置を保護する。 【構成】第１の導電型の半導体基板に対して形成される
第２の導電型のウエルを持つ半導体装置に於て、素子の
形成される基板表面で第１の導電型の領域が島状に点在
することを特徴とする。また半導体チップ切断用空き領
域のみ第１の導電型の領域で囲んであることを特徴とす
る。 【効果】基板に対して反対の導電型のウエル領域が従来
よりも広い面積で存在するために、静電気ノイズが基板
若しくはウエル領域に印加されても、流れ込む電荷に対
してウエル領域の電位の上昇が抑えられ、ゲート酸化膜
破壊は、人体に蓄積された静電気で、４０００Ｖ以上ま
で破壊を起こさない。従って接合の静電破壊を防いだ
り、ゲート絶縁膜破壊を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の半導体素子を持
つ半導体装置における静電気ストレスの緩和方法に関す
る。
つ半導体装置における静電気ストレスの緩和方法に関す
る。
【０００２】
【従来の技術】基板上に２種類の導電型のウエル領域を
形成しそれぞれの領域に半導体素子を作り込んだ半導体
装置は、従来半導体チップ切断面で生じる表面準位を介
して流れる電流のリークを防ぐためチップ切断面にＰ−
Ｎ接合が生じないように形成する必要があった。また、
マスクデータ作製を容易にするために、Ｐ形ウエル領域
若しくはＮ形ウエル領域のデータを作成した後に、残り
を反転データを用いる方法が広く行なわれている。
形成しそれぞれの領域に半導体素子を作り込んだ半導体
装置は、従来半導体チップ切断面で生じる表面準位を介
して流れる電流のリークを防ぐためチップ切断面にＰ−
Ｎ接合が生じないように形成する必要があった。また、
マスクデータ作製を容易にするために、Ｐ形ウエル領域
若しくはＮ形ウエル領域のデータを作成した後に、残り
を反転データを用いる方法が広く行なわれている。
【０００３】この場合効率的にウエルデータを作成する
ために、Ｎ形基板に対してはＰウエルを、Ｐ形基板に対
してはＮウエルを島状にデータ作製した後、その反転デ
ータで基板と同じ導電型の領域のデータを作製するとい
う手段を取っていた。
ために、Ｎ形基板に対してはＰウエルを、Ｐ形基板に対
してはＮウエルを島状にデータ作製した後、その反転デ
ータで基板と同じ導電型の領域のデータを作製するとい
う手段を取っていた。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来技
術では以下なる問題点を有する。
術では以下なる問題点を有する。
【０００５】半導体装置、特に半導体集積回路に対して
は年々と更なる微細化・高速化が要求されている。それ
にともない半導体素子を形成するためのウェル領域はサ
イズが増々小さくなってきている。
は年々と更なる微細化・高速化が要求されている。それ
にともない半導体素子を形成するためのウェル領域はサ
イズが増々小さくなってきている。
【０００６】ところが、基板に対して反対の導電型のウ
エルに静電気ストレスが印加された場合、ウエルのサイ
ズが小さくなっていくに従って同じ量の電荷の注入に対
するウエルの電位上昇が大きくなってしまうため、半導
体装置は微細化に伴い急激に静電気ストレスに対して弱
くなっていく。これは、ＭＯＳ形デバイスに対して特に
顕著であり、微細化・高速化に伴いゲート絶縁膜厚が薄
くなってくると、ゲート絶縁膜の破壊に通じることにな
る。
エルに静電気ストレスが印加された場合、ウエルのサイ
ズが小さくなっていくに従って同じ量の電荷の注入に対
するウエルの電位上昇が大きくなってしまうため、半導
体装置は微細化に伴い急激に静電気ストレスに対して弱
くなっていく。これは、ＭＯＳ形デバイスに対して特に
顕著であり、微細化・高速化に伴いゲート絶縁膜厚が薄
くなってくると、ゲート絶縁膜の破壊に通じることにな
る。
【０００７】
【課題を解決するための手段】以上の課題を解決するた
めに本発明の半導体装置は、第１の導電型の半導体基板
に対して形成される第２の導電型のウエルを持つ半導体
装置に於て、素子の形成される基板表面で第１の導電型
の領域が島状に点在することを特徴とする。
めに本発明の半導体装置は、第１の導電型の半導体基板
に対して形成される第２の導電型のウエルを持つ半導体
装置に於て、素子の形成される基板表面で第１の導電型
の領域が島状に点在することを特徴とする。
【０００８】
【実施例】本発明の１実施例として図１にＮ型基板上に
Ｐ・Ｎウエルの両方を形成したツインウエル構造のチッ
プの一部断面を割った鳥瞰図を示す。図１に示している
のはチップ上のチップ切断用空き領域及びウエルについ
てのみ示している。図中１００で示すのはＮ形基板であ
り、１０１で示すのはＮウエル領域、１０２で示すのは
Ｐウエル領域、１０３で示すのはＮウエルで構成された
チップ切断用空き領域である。本実施例に於いては、Ｐ
ウエル領域はＰウエル領域同士継がっており、Ｎウエル
領域はＮ形基板を介してＮウエル領域同士互いに継がっ
ている。チップ表面から見ると、このウエルの構造は図
から判るように、Ｎウエル領域がＰウエル領域の中に島
状に点在している。また、Ｎウエルのサイズは本実施例
では２０μｍ□とした。
Ｐ・Ｎウエルの両方を形成したツインウエル構造のチッ
プの一部断面を割った鳥瞰図を示す。図１に示している
のはチップ上のチップ切断用空き領域及びウエルについ
てのみ示している。図中１００で示すのはＮ形基板であ
り、１０１で示すのはＮウエル領域、１０２で示すのは
Ｐウエル領域、１０３で示すのはＮウエルで構成された
チップ切断用空き領域である。本実施例に於いては、Ｐ
ウエル領域はＰウエル領域同士継がっており、Ｎウエル
領域はＮ形基板を介してＮウエル領域同士互いに継がっ
ている。チップ表面から見ると、このウエルの構造は図
から判るように、Ｎウエル領域がＰウエル領域の中に島
状に点在している。また、Ｎウエルのサイズは本実施例
では２０μｍ□とした。
【０００９】図１中のＡ−Ｂ間を結ぶ一点鎖線に沿った
断面図を図２に示す。図中２００で示すのはＮ形基板で
あり、２０１で示すのはＮウエル、２０２で示すのはＰ
ウエル、２０３で示すのはＮウエルである。２０３のＮ
ウエル領域は、チップ周辺部での電流のリークを防ぐた
めに設けられた、チップ切断用空き領域２０７の為のＮ
ウエルである。そして、各ウエル中にＮチャネルＭＯＳ
トランジスタ２０４、ＰチャネルＭＯＳトランジスタ２
０５を形成し、パッシベーション膜２０６でカバーして
ある。尚、これらのトランジスタに於いてはゲート酸化
膜厚が１５ｎｍ、ポリシリコン寸法を１μｍ、チャネル
幅を１５μｍに形成している。これからわかるように、
素子の形成される断面から見ると、断面構造は従来と同
等の構造になっている。
断面図を図２に示す。図中２００で示すのはＮ形基板で
あり、２０１で示すのはＮウエル、２０２で示すのはＰ
ウエル、２０３で示すのはＮウエルである。２０３のＮ
ウエル領域は、チップ周辺部での電流のリークを防ぐた
めに設けられた、チップ切断用空き領域２０７の為のＮ
ウエルである。そして、各ウエル中にＮチャネルＭＯＳ
トランジスタ２０４、ＰチャネルＭＯＳトランジスタ２
０５を形成し、パッシベーション膜２０６でカバーして
ある。尚、これらのトランジスタに於いてはゲート酸化
膜厚が１５ｎｍ、ポリシリコン寸法を１μｍ、チャネル
幅を１５μｍに形成している。これからわかるように、
素子の形成される断面から見ると、断面構造は従来と同
等の構造になっている。
【００１０】尚、本実施例に於いては、比抵抗が１０Ω
・チップサイズが５ｍｍ□のＮ形シリコン基板を用い
て、Ｎウエル・Ｐウエル領域の表面近傍の不純物濃度は
それぞれ、不純物濃度が３ｘ１０16ｃｍ-3程度で深さは
５μｍ程度に調整してある。（燐・ボロンのイオン注入
をドーズ量１ｘ１０13ｃｍ-2の条件でした後アニールを
１２００℃ １０時間で行なった。）本実施例に於い
て、ＰウエルのサイズはＮチャネルＭＯＳトランジスタ
・ＰチャネルＭＯＳトランジスタの数がほぼ同数と考え
ると、チップの半分、つまり２．５ｍｍ ｘ ５ｍｍの面
積となり、従来の半導体装置での１つのＰウエルあたり
２０μｍ□（トランジスタサイズに合わせると本実施例
のＮウエルのサイズと同程度と考えられる。）と比較し
て、約３００００倍の面積となる。従って、静電気ノイ
ズがＰウエルに印加された場合、電荷の許容量が面積比
で増加するために静電気ノイズに対して面積比分の耐性
が得られることになる。
・チップサイズが５ｍｍ□のＮ形シリコン基板を用い
て、Ｎウエル・Ｐウエル領域の表面近傍の不純物濃度は
それぞれ、不純物濃度が３ｘ１０16ｃｍ-3程度で深さは
５μｍ程度に調整してある。（燐・ボロンのイオン注入
をドーズ量１ｘ１０13ｃｍ-2の条件でした後アニールを
１２００℃ １０時間で行なった。）本実施例に於い
て、ＰウエルのサイズはＮチャネルＭＯＳトランジスタ
・ＰチャネルＭＯＳトランジスタの数がほぼ同数と考え
ると、チップの半分、つまり２．５ｍｍ ｘ ５ｍｍの面
積となり、従来の半導体装置での１つのＰウエルあたり
２０μｍ□（トランジスタサイズに合わせると本実施例
のＮウエルのサイズと同程度と考えられる。）と比較し
て、約３００００倍の面積となる。従って、静電気ノイ
ズがＰウエルに印加された場合、電荷の許容量が面積比
で増加するために静電気ノイズに対して面積比分の耐性
が得られることになる。
【００１１】つぎに図３に示すように、このウエル形成
用フォトレジストマスク作製時のデータ作製方法につい
て示す。先に示した半導体装置の実施例の構造を得るた
めのウエル形成マスクについてはＮ形基板を用いる場
合、Ｐウエルが広く広がらなくてはならないために、ウ
エルがＮ形であることが必要なところに最小限度のＮウ
エルのデータ３０１を形成する。また、半導体チップ切
断用空き領域となる領域についてもデータ３００を形成
し、そのデータの和３０２を形成する。そしてそれを反
転し、Ｐウエルデータ３０３とする。そして、そのデー
タにより形成されたマスクを用いて通常のセルフアライ
ンのツインウエル形成工程にてウエル形成を行なう。
用フォトレジストマスク作製時のデータ作製方法につい
て示す。先に示した半導体装置の実施例の構造を得るた
めのウエル形成マスクについてはＮ形基板を用いる場
合、Ｐウエルが広く広がらなくてはならないために、ウ
エルがＮ形であることが必要なところに最小限度のＮウ
エルのデータ３０１を形成する。また、半導体チップ切
断用空き領域となる領域についてもデータ３００を形成
し、そのデータの和３０２を形成する。そしてそれを反
転し、Ｐウエルデータ３０３とする。そして、そのデー
タにより形成されたマスクを用いて通常のセルフアライ
ンのツインウエル形成工程にてウエル形成を行なう。
【００１２】尚、Ｐ形基板を用いた場合は、Ｐウエルの
和でデータによりマスクを形成し、通常のツインウエル
工程でウエル形成を行なう。
和でデータによりマスクを形成し、通常のツインウエル
工程でウエル形成を行なう。
【００１３】
【発明の効果】以上述べたように、従来の構造のウエル
を用いた場合ゲート酸化膜の厚みが１５ｎｍ程度の時に
は人体に蓄積された１００Ｖ弱の静電気でゲート酸化膜
の破壊を起こしていたが、本発明によれば、基板に対し
て反対の導電型のウエル領域が従来よりも広い面積で存
在するために、静電気ノイズが基板若しくはウエル領域
に印加されても、流れ込む電荷に対してウエル領域の電
位の上昇が抑えられ、ゲート酸化膜破壊は、人体に蓄積
された静電気で、４０００Ｖ以上まで破壊を起こさな
い。従って本発明により接合の静電破壊を防いだり、ゲ
ート絶縁膜破壊を防ぐことができるという効果を有す
る。
を用いた場合ゲート酸化膜の厚みが１５ｎｍ程度の時に
は人体に蓄積された１００Ｖ弱の静電気でゲート酸化膜
の破壊を起こしていたが、本発明によれば、基板に対し
て反対の導電型のウエル領域が従来よりも広い面積で存
在するために、静電気ノイズが基板若しくはウエル領域
に印加されても、流れ込む電荷に対してウエル領域の電
位の上昇が抑えられ、ゲート酸化膜破壊は、人体に蓄積
された静電気で、４０００Ｖ以上まで破壊を起こさな
い。従って本発明により接合の静電破壊を防いだり、ゲ
ート絶縁膜破壊を防ぐことができるという効果を有す
る。
【００１４】尚、本実施例に於いてはＮ形基板状に形成
したツインウエルの構造についての説明を行なったが、
シングルウエルの構造でも同様の効果が得られることは
言うまでもなく、逆にＰ形基板上に形成したＮウエル領
域の面積を広く取ることで同様の効果が得られることは
言うまでもない。
したツインウエルの構造についての説明を行なったが、
シングルウエルの構造でも同様の効果が得られることは
言うまでもなく、逆にＰ形基板上に形成したＮウエル領
域の面積を広く取ることで同様の効果が得られることは
言うまでもない。
【図１】本発明の１実施例のチップの一部断面を割った
鳥瞰図。
鳥瞰図。
【図２】本発明の断面図。
【図３】本発明のウエルデータ作成方法を表した図。
１００．．．Ｎ形シリコン基板 １０１．．．Ｎウエル １０２．．．Ｐウエル １０３．．．ＬＯＣＯＳ素子分離膜 １０４．．．ＮチャネルＭＯＳトランジスタ １０５．．．ＰチャネルＭＯＳトランジスタ １０６．．．チップ周辺部Ｎウエル領域 ２００．．．Ｎウエルデータ ２０１．．．チップ切断用空き領域データ ２０２．．．Ｎウエル和データ ２０２．．．Ｐウエルデータ ３００．．．チップ切断用空き領域データ ３０１．．．Ｎウエル領域データ ３０２．．．Ｎウエル形成領域和データ ３０３．．．Ｐウエル領域データ
Claims (2)
- 【請求項１】 第１の導電型の半導体基板に対して形成
される第２の導電型のウエルを持つ半導体装置に於て、
素子の形成される基板表面で第１の導電型の領域が島状
に点在することを特徴とする半導体装置。 - 【請求項２】 半導体チップ切断用空き領域のみ第１の
導電型の領域で囲んであることを特徴とする請求１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175379A JPH0621370A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175379A JPH0621370A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621370A true JPH0621370A (ja) | 1994-01-28 |
Family
ID=15995082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175379A Pending JPH0621370A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621370A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115971A (ja) * | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
1992
- 1992-07-02 JP JP4175379A patent/JPH0621370A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115971A (ja) * | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | 半導体装置とその製造方法 |
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