JP2007115971A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】従来よりも簡単な構造でウェルに基板バイアス電圧を印加することができる半導体装置とその製造方法を提供すること
【解決手段】p型シリコン基板10と、シリコン基板10に形成され、穴が開いていない平面形状のpウェル20と、pウェル20を反転した平面形状で一体的にシリコン基板10に形成されたnウェル22と、ウェル20、22の上に形成された第1、第2ゲート電極27、28と、第1ゲート電極27の横のpウェル20に形成されたn型ソース/ドレイン領域34と、pウェルに形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用p型不純物拡散領域39と、第2ゲート電極28の横のnウェル22に形成されたp型ソース/ドレイン領域35と、nウェル22に形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用n型不純物拡散領域38とを有する半導体装置による。
【選択図】図14
【解決手段】p型シリコン基板10と、シリコン基板10に形成され、穴が開いていない平面形状のpウェル20と、pウェル20を反転した平面形状で一体的にシリコン基板10に形成されたnウェル22と、ウェル20、22の上に形成された第1、第2ゲート電極27、28と、第1ゲート電極27の横のpウェル20に形成されたn型ソース/ドレイン領域34と、pウェルに形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用p型不純物拡散領域39と、第2ゲート電極28の横のnウェル22に形成されたp型ソース/ドレイン領域35と、nウェル22に形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用n型不純物拡散領域38とを有する半導体装置による。
【選択図】図14
Description
本発明は、半導体装置とその製造方法に関する。
近年、LSI等の半導体装置は微細化の一途をたどっており、その半導体装置に形成されるMOSトランジスタのゲート長はますます短くなっている。このような微細化は、電子機器の小型化に有利な反面、パターニング誤差に起因するゲート長の変動により、動作速度の変動といったMOSトランジスタの特性変動を増幅してしまう。例えば、目標とするゲート長が0.1μmであるにも関わらず、最終的に得られたゲート長がそれよりも長い1.2μmであると、ソース−ドレイン電流が減少し、最悪の場合にはMOSトランジスタが誤動作するようになる。
このような特性変動を防止するために、通常は、MOSトランジスタのウェルに基板バイアス電圧を印加することで、例えば実使用化におけるソース−ドレイン電流が設計値になるようにする。ゲート長の変動は、MOSトランジスタ毎にランダムに発生せず、全てのMOSトランジスタにおいて同じ傾向で発生し、例えば全てのMOSトランジスタにおいて設計値よりも長くなる。従って、上記の基板バイアスをMOSトランジスタに個別に印加しなくても、同じ導電型のMOSトランジスタのウェルに共通に基板バイアスを印加することで、これらのMOSトランジスタの特性を設計値にすることが可能となる。
半導体基板としてp型シリコン基板を使用する場合、複数のpウェルは、p型シリコン基板を通じて互いに電気的に接続されるので、各pウェルに共通の基板バイアス電圧を印加するための特別な構造は不要である。
しかし、p型シリコン基板に形成された複数の島状のnウェルは、それらの周りがp型シリコン基板で囲まれた構造となっているので、各nウェルに共通の基板バイアス電圧を印加するには、各nウェル同士を電気的に接続する構造が必要となる。
そのような構造として一般に用いられているものに、各nウェルの下にそれらに共通の深いnウェル(deep n well)を形成し、この深いnウェルでシリコン基板の表層の複数のnウェルを互いに電気的に接続する構造がある。この深いnウェルについては、例えば特許文献1及び特許文献2に開示されている。
この深いnウェルは、シリコン基板の表層の通常のnウェルよりも深く形成されるため、そのイオン注入時の加速エネルギが通常(数100KeV)よりもかなり高い約1MeVに設定される。ところが、イオン注入装置では、大きな加速エネルギで大きなビーム電流を発生させることができないので、深いnウェルの形成時にはビーム電流を小さくする必要がある。
しかしながら、このようにビーム電流を小さくすると、深いnウェルを低抵抗化すべくそのドーズ量(不純物濃度)を高めようとする場合に、イオン注入の時間が膨大となり、半導体装置の製造工程のスループットが大幅に低下する。よって、基板の表層に形成される通常のnウェルと比較して、深いnウェルのドーズ量は低くせざるを得ず、深いnウェルは高抵抗となってしまう。その結果、深いnウェルにおける電圧降下が顕著となり、深いnウェルに繋がる複数のnウェルに均一に基板バイアス電圧を印加するのが難しくなる。
また、上記の深いnウェルをイオン注入で形成する際には、シリコン基板のpウェル形成領域をレジストパターン(不図示)で覆いながら、レジスト開口を通じてシリコン基板にイオン(n型不純物)を導入する。このとき、イオンのチャネリングを防止するために、シリコン基板の法線方向からずれた方向からイオンが注入される。
しかしながら、高い加速エネルギで加速されたイオンを斜めから注入すると、上記のレジスト開口の側壁にイオンが衝突し、側壁から反射して運動エネルギが減衰したイオンがMOSトランジスタのチャネル領域の表層に導入され、MOSトランジスタの特性が大きく変動してしまう。このような効果は、Well-Proximity Effectと呼ばれ、非特許文献1においてその対策が検討されている。
図1は、このWell-Proximity Effectによってp型MOSトランジスタとn型MOSトランジスタの閾値電圧Vthがどのように変動するのかを示すグラフであり、同図内の平面図に示されるサンプル用いて得られたものである。そのサンプルは、シリコン基板1にソース/ドレイン領域3とゲート電極2とを形成し、ウェル形成領域が露出するレジスト開口4aを備えたレジストパターン4をシリコン基板1に形成してなる。
図1の横軸は、ソース/ドレイン領域3とレジスト開口4aとの距離Dを示す。そして、図1の縦軸は、上記の距離Dを無限大のときを基準にした場合における、MOSトランジスタの閾値電圧Vthの変化量ΔVthを示す。
図1から明らかなように、上記の距離Dが小さくなるほど変動量ΔVthが大きくなる。
このようなWell-Proximity Effectを回避するには、深いnウェルの平面サイズを大きくすることで上記の距離Dを長くする必要があるが、これでは素子の微細化が阻まれてしまい、好ましくない。
また、本発明に関連する技術が特許文献3にも開示されている。
特許文献3によれば、SOI (Silicon on Insulator)基板に二重ゲートMOS (XMOS)トランジスタを形成し、ポリシリコンよりなるチャネル領域シールド用低抵抗領域(以下バックゲートと言う)を配線として用いている。この構造によれば、バックゲートに基板バイアス電圧に類似の電圧が印加され、それによりトランジスタの特性が制御される。
しかしながら、この構造では、バックゲートを微細に加工しなければならないうえに、多数の工程が必要であり、プロセスの煩雑さと製造コストの上昇とをもたらしてしまう。
特開平10−199993号公報
特開2002−198439号公報
特開昭62−277747号公報
Taiwan Semiconductor Manufacturing Company、"Well-Proximity Model"、[online]、インターネット<http://www.eigroup.org/CMC/minutes/121604 presentations/tsmc proposal well prox cmc 1129.ppt>
本発明の目的は、従来よりも簡単な構造でウェルに基板バイアス電圧を印加することができる半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、第1導電型の半導体基板と、前記半導体基板に形成され、輪郭の内側が一体的な平面形状を有する第1導電型ウェルと、前記第1導電型ウェルを反転した一体的な平面形状で前記半導体基板に形成された第2導電型ウェルと、前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上にゲート絶縁膜を介して形成された第1、第2ゲート電極と、前記第1ゲート電極の横の前記第1導電型ウェルに形成された第2導電型ソース/ドレイン領域と、前記第2導電型ソース/ドレイン領域から間隔がおかれた部分の前記第1導電型ウェルに形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用第1導電型不純物拡散領域と、前記第2ゲート電極の横の前記第2導電型ウェルに形成された第1導電型ソース/ドレイン領域と、前記第1導電型ソース/ドレイン領域から間隔がおかれた部分の前記第2導電型ウェルに形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用第2導電型不純物拡散領域と、を有する半導体装置が提供される。
本発明によれば、第1導電型ウェルの平面形状を穴の開いていない形、すなわち輪郭の内側が一体的な平面形状にすると共に、この第1導電型ウェルを反転した平面形状に第2導電型ウェルを形成する。これにより、第2導電型ウェルが第1導電型ウェルにより分離されること無く一体的に形成される。従って、分離された第2導電型ウェル同士を電気的に接続するための深いウェルが不要となり、深いウェルを形成する際に顕著に発生するWell-Proximity Effectを低減することができる。その結果、Well-Proximity Effectに起因してMOSトランジスタの閾値電圧が設計値から変動するのを抑えることができ、信頼性の高い半導体装置を提供することができる。
また、本発明の別の観点によれば、第1導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI(Silicon on Insulator)基板と、前記支持基材に形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用第1導電型不純物拡散領域と、前記ウェルコンタクト用第1導電型不純物拡散領域から離れた部分の前記支持基材に一体的な平面形状で形成された第2導電型ウェルと、前記第2導電型ウェルに形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用第2導電型不純物拡散領域と、前記第2導電型ウェルが形成されていない領域の前記シリコン層上にゲート絶縁膜を介して形成された第1ゲート電極と、前記第2導電型ウェルの上の前記シリコン層上にゲート絶縁膜を介して形成された第2ゲート電極と、前記第1ゲート電極の横の前記シリコン層に形成された第2導電型ソース/ドレイン領域と、前記第2ゲート電極の横の前記シリコン層に形成された第1導電型ソース/ドレイン領域と、を有する半導体装置が提供される。
本発明によれば、支持基材に第1導電型ウェルを形成せずに、第2導電型ウェルのみを支持基材に形成する。その第2導電型ウェルは一体的に形成され、互いに分離されないので、分離された第2導電型ウェル同士を電気的に接続するための深いウェルは不要である。更に、第1導電型ウェルを形成しないので、第1導電型ウェルの分だけ半導体装置の製造工程が短くなり、半導体装置の製造コストを安価にすることができる。
但し、製造コストに執着せずに、第2導電型ウェルが形成されていない領域の支持基板に第1導電型ウェルを形成してもよい。その場合、第1導電型ウェルの平面形状は、第2導電型ウェルの反転パターンで穴が開いていない形となる。
しかも、上記した第1導電型ウェルや第2導電型ウェルは、基板側からチャネル領域に基板バイアス電圧を印加するバックゲートと類似の機能を有するので、加工が困難な微細なバックゲートを形成する必要が無く、特許文献3と比較して半導体装置の製造工程を単純化することができる。
更に、本発明の別の観点によれば、第1導電型の半導体基板の一部領域に第1導電型不純物を導入することにより、輪郭の内側が一体的な平面形状の第1導電型ウェルを形成する工程と、前記半導体基板に第2導電型不純物を導入することにより、前記第1導電型ウェルを反転した一体的な平面形状の第2導電型ウェルを形成する工程と、前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上にゲート絶縁膜を介して第1、第2ゲート電極を形成する工程と、前記第1ゲート電極の横の前記第1導電型ウェルに第2導電型ソース/ドレイン領域を形成する工程と、前記第2導電型ソース/ドレイン領域から間隔がおかれた部分の前記第1導電型ウェルにウェルコンタクト用第1導電型不純物拡散領域を形成する工程と、前記第2ゲート電極の横の前記第2導電型ウェルに第1導電型ソース/ドレイン領域を形成する工程と、前記第1導電型ソース/ドレイン領域から間隔がおかれた部分の前記第2導電型ウェルにウェルコンタクト用第2導電型不純物拡散領域を形成する工程と、を有する半導体装置の製造方法が提供される。
そして、本発明の更に別の観点によれば、第1導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI基板の前記支持基材の一部領域に第2導電型不純物を導入することにより、一体的な平面形状を有する第2導電型ウェルを形成する工程と、前記第2導電型ウェルが形成されていない領域の前記シリコン層上と、該第2導電型ウェルの上の前記シリコン層上とに、ゲート絶縁膜を介してそれぞれ第1、第2ゲート電極を形成する工程と、前記第1ゲート電極の横の前記シリコン層に第2導電型ソース/ドレイン領域を形成する工程と、前記第2導電型ウェルにウェルコンタクト用第2導電型不純物拡散領域を形成する工程と、前記第2ゲート電極の横の前記シリコン層に第1導電型ソース/ドレイン領域を形成する工程と、前記第2導電型ウェルから離れた部分の前記支持基材にウェルコンタクト用第1導電型不純物拡散領域を形成する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、輪郭の内側が一体的な平面形状になるように第1導電型ウェルを形成し、且つこの第1導電型ウェルを反転した平面形状に第2導電型ウェルを形成するので、第1導電型ウェルによって第2導電型ウェルが分離されず、分離された第2導電型ウェル同士を接続するための深いウェルが不要となる。従って、深いウェルを形成する際に顕著に発生するWell-Proximity Effectが抑制され、このWell-Proximity Effectに起因してMOSトランジスタの閾値電圧が変動するのを防止でき、信頼性が高い半導体装置を提供することが可能となる。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
(1)第1実施形態
図2〜図14は、本発明の第1実施形態に係る半導体装置の製造途中の断面図であり、図15〜図19はその平面図である。
図2〜図14は、本発明の第1実施形態に係る半導体装置の製造途中の断面図であり、図15〜図19はその平面図である。
最初に、図2に示す断面構造を得るまでの工程について説明する。
まず、デジタル回路領域Iとアナログ回路領域IIとを有するシリコン基板1上に熱酸化膜11を約5nmの厚さに形成した後、更にその上に減圧CVD法で窒化シリコン(Si3N4)膜12を厚さ約100nmに形成する。
なお、各領域I、IIのデザインルールは特に限定されないが、デジタル回路領域Iではなるべく微細なルール、例えばゲート長を90nmとするデザインルールを適用し、トランジスタの微細化を図るのが好ましい。
一方、アナログ回路領域IIについては、デジタル回路領域Iよりも緩いデザインルールを適用することによりゲート長を長くし、トランジスタがWell-Proximity Effectの影響をなるべく受けないようにするのが好ましい。
また、以下ではデジタル回路にアナログ回路を混載する場合について説明するが、アナログ回路は本発明に必須ではなく、省いてもよい。その場合、シリコン基板10にアナログ回路領域IIを画定する必要は無い。
更に、シリコン基板10の導電型も特に限定されないが、n型シリコンウエハと比較して欠陥が少なくゲッタリング特性に優れたp型(第1導電型)シリコンウエハをシリコン基板10として使用するのが好ましい。
上記のようにして各膜11、12を形成した後は、不図示のレジストパターンをエッチングマスクに用いながら、フッ素系のガスをエッチングガスとするRIE(Reactive Ion Etching)によりこれらの膜11、12とをエッチングしてレジスト開口12aを形成する。
そして、上記のレジストパターンを除去した後、塩素系のガスをエッチングガスにするRIEを採用して、レジスト開口12aを通じてシリコン基板10をエッチングすることにより、深さが約400nmの素子分離溝10aを形成する。
次いで、図3に示すように、シランを反応ガスとするHDPCVD(High Density Plasma CVD)法により窒化シリコン膜12上に素子分離絶縁膜13として酸化シリコン膜を形成し、その酸化シリコン膜で素子分離溝10aを完全に埋め込む。なお、この素子分離絶縁膜13を形成する前に、素子分離溝10aをエッチングで形成した際にその内壁が受けたダメージを回復させる目的で、素子分離溝10aの内壁を僅かに熱酸化してもよい。
続いて、図4に示すように、CMP(Chemical Mechanical Polishing)法により窒化シリコン膜12上の余分な素子分離絶縁膜13を研磨して除去し、素子分離絶縁膜10aにのみ素子分離絶縁膜13を残す。そのような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれる。なお、CMP法に代えて、RIEを用いたエッチバック法により、不要な素子分離絶縁膜13を除去してもよい。また、上記のSTIに代えて、LOCOS(Local Oxidation of Silicon)を素子分離構造として採用してもよい。
その後に、素子分離絶縁膜13に対して基板温度を約1000℃とするアニールを約30秒間行い、素子分離絶縁膜13の膜密度を高める。そのアニールは上記したCMPの研磨の前に行ってもよい。
ここまでの工程により、シリコン基板10には、素子分離絶縁膜13によりn型MOSトランジスタ形成領域In、IIn、p型MOSトランジスタ形成領域Ip、IIp、n型コンタクト領域CRn、p型コンタクト領域CRpが画定されたことになる。
図15は、この工程を終了後の平面図であり、先の図3は図15のA−A線に沿う断面図に相当する。但し、図15では、図が煩雑になるのを防ぐために、熱酸化膜11と窒化シリコン膜12を省いてある。
図15に示されるように、素子分離絶縁膜13は、既述のMOSトランジスタ形成領域In、Ip、IIn、IIpとコンタクト領域CRn、CRpに相当する部分に開口を有する。
次いで、図4に示すように、燐酸により窒化シリコン膜12をウエットエッチングして除去し、その下の熱酸化膜11を露出させる。
次に、図6に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板10の上側全面にフォトレジストを塗布し、それを露光、現像することにより、アナログ回路領域IIにレジスト開口17aを備えた第1レジストパターン17を形成する。
そして、シリコン基板10にレジスト開口17aを通じてAs+イオンをイオン注入することにより、n型MOSトランジスタ形成領域IInとその周辺に深いnウェル(deep n well)18を形成する。この後に、第1レジストパターン17は除去される。
図16は、この工程を終了した後の平面図であり、先の図6は図16のB−B線に沿う断面図に相当する。なお、図16では、図が煩雑になるのを防ぐために、熱酸化膜11は省略してある。
続いて、図7に示すように、シリコン基板10の上側全面に、レジスト開口19a〜19cを備えた第2レジストパターン19を形成する。デジタル回路形成領域Iでは、n型MOSトランジスタ形成領域Inとその隣のp型コンタクト領域CRpがそのレジスト開口19a、19bから露出する。また、アナログ回路形成領域IIでは、n型MOSトランジスタ形成領域IInとその隣のp型コンタクト領域CRpがレジスト開口19cから露出する。
次いで、上記の各レジスト開口19a〜19cを通じてシリコン基板10にB+イオン(ホウ素イオン)をイオン注入する。このイオン注入の結果、デジタル回路領域Iでは、n型MOSトランジスタ形成領域Inとその隣のp型コンタクト領域CRpにおけるシリコン基板10にpウェル(第1導電型ウェル)20が形成される。一方、アナログ回路領域IIでは、n型MOSトランジスタ形成領域IInとその隣のp型コンタクト領域CRpにおけるシリコン基板10に、深いnウェル18に含まれるようにしてpウェル20が形成される。
なお、上記のイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを150keV、ドーズ量を3×1013cm-2とする。
ここで、pウェル20は、シリコン基板10の表層に形成されればよく、基板10の深くに形成する必要は無いので、イオン注入の加速エネルギは上記のように150keV程度と少なくて済む。よって、イオンがレジスト開口19a、19bの側壁に衝突しても、イオンの運動エネルギの大部分が側壁で吸収されるので、側壁で反射してMOSトランジスタのチャネル領域Xに至るイオンは殆ど無く、既述のWell-Proximity Effectが顕著に発生することは無い。
但し、そのWell-Proximity Effectを十分に抑制するには、レジスト開口19a、19bの側壁とチャネル領域Xとを十分な距離dだけ離し、レジスト開口19a、19bの側壁で反射してチャネル領域Xの表層に不必要に導入されるイオンの数を低減するのが好ましい。その距離dは、ゲート長が90nmの場合、例えば0.4μm以上である。
この後に、第2レジストパターン19は除去される。
図17は、この工程を終了した後の断面図であり、先の図7は図17のC−C線に沿う断面図に相当する。なお、図17では、図が煩雑になるのを防ぐために、熱酸化膜11は省略してある。
図17に示されるように、pウェル20は半導体基板10に複数形成されるが、全てのpウェル20には穴が開いていないため、pウェル20の輪郭の内側は一体的となり、リングのように穴が開いた平面形状のpウェル20は無い。
次に、図8に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板10の上側全面にフォトレジストを塗布し、それを露光、現像することにより第3レジストパターン21を形成する。
その第3レジストパターン21の平面レイアウトは、図示のようにp型MOSトランジスタ形成領域IIp、Ipとその隣のn型コンタクト領域CRnのそれぞれの上にレジスト開口21a〜21dを有するものであれば特に限定されない。
しかし、本実施形態では、半導体装置の設計者の負担を軽減するために、図7で説明した第2レジストパターン19の反転パターンをこの第3レジストパターン21の平面レイアウトとして採用する。これにより、第2レジストパターン19で覆われずに露出していた部分のシリコン基板10が第3レジストパターン21により覆われる。そして、これとは逆に、第2レジストパターン19で覆われていた部分のシリコン基板10が、第3レジストパターン21で覆われずに露出することになる。
続いて、これらのレジスト開口21a〜21dを通じてシリコン基板10にn型不純物、例えばP+をイオン注入することにより、上記した各領域にnウェル(第2導電型ウェル)22を形成する。なお、このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを300keV、ドーズ量を3×1013cm-2とする。
上記したように、第2レジストパターン19の反転パターンを第3レジストパターン21として採用したので、nウェル22の平面形状もpウェル20を反転したものとなる。
ここで、図7で説明したpウェル20の場合と同様に、上記のイオン注入によるWell-Proximity Effectを十分に抑制するために、レジスト開口21a、21bの側壁とチャネル領域Xとを十分な距離d、例えば0.4μm以上離すのが好ましい。
この後に第3レジストパターン21は除去される。
ここまでの工程により、本実施形態に係る半導体装置のウェルの基本構造が完成したことになる。
上記のイオン注入により、アナログ回路領域IIでは、nウェル22と深いnウェル18によりpウェル20が囲まれた構造となり、p-n接合によってpウェル20が周囲から電気的に孤立する。
図18は、この工程を終了した後の平面図であり、先の図8は図18のD−D線に沿う断面図に相当する。なお、図18では、ウェルの平面レイアウトを見やすくするために、熱酸化膜11と素子分離絶縁膜13を省略してある。
既述のように、デジタル回路領域Iでは、pウェル20が穴の開いていない平面形状に形成されている。そのため、上記のようにこのpウェル20の反転パターンをnウェル22に採用しても、nウェル22がpウェル20に囲まれて電気的に孤立しない。その結果、nウェル22は、シリコン基板10のデジタル回路領域Iにおいて一体的に形成されることになり、pウェル20によって分断されることが無い。従って、nウェル22が複数に分断されている場合と異なり、複数のnウェル22同士を電気的に接続するための深いnウェルをデジタル回路領域Iに形成する必要が無い。
図35は、このような本実施形態とは異なり、pウェル20が穴の開いた平面形状(リング状)を有する場合の平面図である。
このような場合は、リング状のpウェル20の内側と外側のnウェル22は、pウェル20との界面や、p型のシリコン基板10とのp-n接合によって電気的に分離される。よって、この場合は、分離されたnウェル22同士を電気的に接続するための深いnウェルが必要となる。しかし、前述したように、深いnウェルを形成するとWell-Proximity Effectによってトランジスタの閾値電圧が変動してしまう。
次に、図9に示すように、n型MOSトランジスタ形成領域In、IInにp型不純物としてB+を選択的にイオン注入し、n型MOSトランジスタの閾値電圧調整用のp型拡散領域25を形成する。その後に、p型MOSトランジスタ形成領域Ip、IIpにn型不純物としてAs+を選択的にイオン注入し、p型MOSトランジスタの閾値電圧調整用のn型拡散領域24を形成する。
なお、上記したp型不純物とn型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
この後に、基板温度1000度、処理時間10秒の条件で活性化アニールを行い、pウェル20とnウェル22のそれぞれの不純物を活性化させる。
次に、図10に示す断面構造を得るまでの工程について説明する。
まず、pウェル20とnウェル22を形成するために行われたイオン注入によりダメージを受けた熱酸化膜11をフッ酸溶液でウエットエッチングして除去し、シリコン基板10の清浄面を露出させる。そして、シリコン基板10の表面を再び熱酸化することにより厚さ約1nmの熱酸化膜を形成し、その熱酸化膜をゲート絶縁膜26とする。
次いで、シランを反応ガスとする熱CVD法を用いて、ゲート絶縁膜26の上に多結晶シリコン膜を約100nmの厚さに形成した後、この多結晶シリコン膜をパターニングすることにより、デジタル回路形成領域Iのウェル20、22のそれぞれの上に第1、第2ゲート電極27、28を形成すると共に、アナログ回路形成領域IIに第3ゲート電極29を形成する。
なお、第1〜第3ゲート電極27〜29のゲート長は特に限定されないが、既述のようにアナログ回路領域IIにおける第3ゲート電極29のゲート長を、デジタル回路領域Iにおける第1、第2ゲート電極27、28のそれよりも長くするのが好ましい。
このように第3ゲート電極29のゲート長を長くすることで、イオン注入により深いnウェル18を形成する際に、Well-Proximity Effectでn型MOSトランジスタ形成領域IInに不必要にn型不純物が注入されても、領域IInに形成されるn型MOSトランジスタの閾値電圧の変動を小さくすることが可能となる。
次に、図11に示すように、n型MOSトランジスタ形成領域In、IInのシリコン基板10にn型不純物としてAs+を加速エネルギ5keV、ドーズ量を5×1014cm-2の条件でイオン注入し、これらの領域In、IInにおけるゲート電極27、29の横にn型ソース/ドレインエクステンション30を形成する。
次いで、p型MOSトランジスタ形成領域Ip、IIpのシリコン基板10にp型不純物としてBF2 +をイオン注入し、各領域Ip、IIpにおけるゲート電極28、29の横にp型ソース/ドレインエクステンション31を形成する。このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを5keV、ドーズ量を5×1014cm-2とする。
なお、これらn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、上記のイオン注入が終了した後にそのレジストパターンは除去される。
続いて、図12に示すように、シリコン基板10の上側全面に絶縁膜を形成した後、その絶縁膜をエッチバックして各ゲート電極27〜29の横に絶縁性サイドウォール33として残す。その絶縁膜として、本実施形態では、厚さ約100nmの酸化シリコン膜を熱CVD法により形成する。なお、このエッチバックでは、ゲート電極27〜29と絶縁性サイドウォール33で覆われていない部分のゲート絶縁膜26もエッチングされて除去される。
次に、図13に示す断面構造を得るまでの工程について説明する。
まず、n型MOSトランジスタ形成領域In、IInとn型コンタクト領域CRnにおけるシリコン基板10にn型不純物としてP+を加速エネルギ20keV、ドーズ量を1×1015cm-2の条件でイオン注入し、領域In、IInのゲート電極27、29の横にn型ソース/ドレイン領域34を形成すると共に、コンタクト領域CRnにウェルコンタクト用n型不純物拡散領域38を形成する。
次いで、p型MOSトランジスタ形成領域Ip、IIpとp型コンタクト領域CRpにおけるシリコン基板10にp型不純物、例えばB+をイオン注入し、これらの領域Ip、IIpのゲート電極28、29の横にp型ソース/ドレイン領域35を形成すると共に、コンタクト領域CRpにウェルコンタクト用p型不純物拡散領域39を形成する。
なお、上記したn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われる。
そして、上記のレジストパターンを剥離した後、基板温度を1000℃、処理時間を1秒とする活性化アニールを行い、ソース/ドレイン領域34、35と不純物拡散領域38、39内の不純物を活性化させる。
その後に、シリコン基板10の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、その高融点金属層をアニールしてシリコンと反応させることにより、各ソース/ドレイン領域34、35の上に高融点金属シリサイド層36を形成する。この高融点金属シリサイド層36は、各ゲート電極27〜29上にも形成され、これらのゲート電極が低抵抗化される。
その後に、素子分離絶縁膜13の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、デジタル回路領域Iにおけるシリコン基板1にn型MOSトランジスタTR1とp型MOSトランジスタTR2とが形成されると共に、アナログ回路領域IIにおけるシリコン基板1にn型MOSトランジスタTR3とp型MOSトランジスタTR4とが形成されたことになる。
図19は、この工程を終了した後の平面図であり、先の図13は図19のE−E線に沿う断面図に相当する。但し、図19では、図を見やすくするために、高融点金属シリサイド層36、絶縁性サイドウォール33、及びソース/ドレインエクステンション30、31を省略してある。
次に、図14に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板10の上側全面に、プラズマCVD法により窒化シリコン膜を厚さ約50nmに形成し、その窒化シリコン膜をカバー絶縁膜40とする。更に、このカバー絶縁膜41の上に、HDPCVD法により層間絶縁膜41として酸化シリコン膜を厚さ約700nmに形成する。その後に、層間絶縁膜41の上面をCMP法により研磨して平坦化する。
次いで、上記したカバー絶縁膜40と層間絶縁膜41のそれぞれをパターニングしてこれらの膜にコンタクトホールを形成した後、このコンタクトホールの内面と層間絶縁膜41の上面にグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成する。更に、このグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホールを完全に埋め込む。その後に、層間絶縁膜41上の余分なタングステン膜とグルー膜をCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ導電性プラグ42として残す。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
その半導体装置では、図14に示されるように、デジタル回路領域Iのウェルコンタクト用p型不純物拡散領域39とその上の導電性プラグ42とが電気的に接続される。そして、この導電性プラグ42を介して、デジタル回路領域Iのpウェル20に第1の基板バイアス電圧Vcc(1)が印加される。
同様に、デジタル回路領域Iのnウェル22には、ウェルコンタクト用n型不純物拡散領域38とその上の導電性プラグ42を介して第2の基板バイアス電圧Vcc(2)が印加される。
このように基板バイアス電圧Vcc(1)、Vcc(2)をウェル20、22に印加することにより、パターニング誤差に起因して第1、第2ゲート電極27、28のゲート長が設計値から外れていても、トランジスタTR1、TR2の閾値電圧を設計値に近づけることが可能となる。
また、図18を参照して説明したように、本実施形態では、デジタル回路領域Iにおいてnウェル22とpウェル20とを互いに他の反転パターンとし、且つ、穴の開いていない平面形状にpウェル20を形成したので、nウェル22がpウェル20により分離されること無く一体的に形成される。よって、デジタル回路領域Iでは、分離されたnウェル同士をつなぐための深いnウェルが不要であり、図14に示した導電性プラグ42によりnウェル22の全体に均等に第2の基板バイアス電圧Vcc(2)を印加することができる。
なお、図14では、nウェル22に基板バイアス電圧Vcc(2)を印加するための導電性プラグ42が複数示されているが、上記のようにnウェル22は一体的に形成されているので、nウェル22に接続される導電性プラグ42を一つだけ形成するようにしても、nウェル22の全体に基板バイアス電圧Vcc(2)を印加することができる。これについては後述の第3、第4実施形態でも同様である。
更に、上記のようにデジタル回路領域Iでは深いnウェルを形成する必要が無いので、Well-Proximity Effectに起因して各MOSトランジスタTR1、TR2(図13参照)の閾値電圧が変動するのを防止でき、これらのトランジスタが誤動作するのを防ぐことができる。
また、デジタル回路領域Iに深いnウェルを形成する場合には、上記のWell-Proximity Effectを低減するために、イオン注入で使用されるレジスト開口の側壁をトランジスタの活性領域から大きく離す必要があり、深いnウェルの平面サイズを大きくしなければならず、半導体装置の微細化が困難となる。
しかし、本実施形態では、そのような深いnウェルを形成する必要が無いので、深いnウェルの平面サイズの分だけ半導体装置のレイアウトに余裕が生まれ、その余裕を利用して配線幅を短くする等の微細化を行うことができる。例えば、ゲート長が90nmのデザインルールでは、深いnウェルの最大幅は典型的には約1.2μmであるが、本実施形態で形成されるnウェル22の最大幅は約0.62μm程度となるので、深いnウェルを形成する場合と比べて配線幅を約半分だけ短くすることが可能となる。
しかも、nウェル22は、深いnウェルと比較してシリコン基板10の浅い部位に形成されるので、nウェル22を形成するためのイオン注入における加速エネルギを低くすることができる。イオン注入工程では、高い加速エネルギでドーズ量を多くしようとすると注入時間が膨大となってしまうが、低い加速エネルギでドーズ量を多くする場合には注入時間はそれ程長くならず、スループットが大幅に低下することは無い。
よって、上記のnウェル22を形成する際には、スループットが大幅に低下するのを抑制しながら、深いnウェルよりもnウェル22のドーズ量を多くすることができ、nウェル22の抵抗を十分に低減することが可能となる。例えば、深いnウェルの典型的なシート抵抗は1000Ω/□であるが、本実施形態のnウェル22のシート抵抗は約半分の560Ω/□となる。
その結果、シリコン基板10のデジタル回路領域Iに一体的に形成されたnウェル22における電圧降下が低められ、その電圧降下に起因してnウェル22の電位が場所によってばらつくのを防ぐことができ、複数のp型MOSトランジスタTR2の特性に個体差が発生するのを防止できる。
更に、デジタル回路領域Iに深いnウェルを形成する必要が無いことから、深いnウェルの形成工程を省くことができ、その分だけ半導体装置の製造コストを安くすることができる。
(2)第2実施形態
第1実施形態では、図18を参照して説明したように、穴の無い平面形状にpウェル20を形成した。
第1実施形態では、図18を参照して説明したように、穴の無い平面形状にpウェル20を形成した。
そのpウェル20は、CAD(Computer Aided Design)等の設計システムにより、pウェル20の輪郭を構成する複数の小矩形を次々と発生させ、これらの小矩形を繋ぐことにより自動的に設計される。
しかし、本発明とは異なる通常の設計フローに従うと、基板上の空いているスペースに上記の複数の小矩形がリング状に連なって配置され、pウェル20に穴が開いてしまう可能性がある。
本実施形態では、このような不都合を回避し得るpウェル20の設計方法について説明する。
図20は本実施形態で使用される半導体装置の設計システムの構成図であり、図21は、その設計システムを用いたウェルの設計方法を示すフローチャートである。また、図22(a)、(b)は、図21のフローチャートの処理内容を模式的に表す図である。
図20に示されるように、その設計システムは、半導体装置の設計データD0を入力するためのキーボード101と、設計データD0に基づいてウェルの平面形状を算出する制御部102と、制御部102で算出されたウェルの平面形状を表示するモニタ103とを有する。
そして、制御部102では、図21に示すフローチャートに従って、次のようにしてウェルの形状が算出される。
図21の最初のステップS1では、半導体装置の設計データD0を用いて、pウェル20のパターンデータD1を得る。そのパターンデータD1は、pウェル20の形と大きさとを特定するものである。そして、この段階ではpウェル20の平面形状に制限を与えていないので、図22(a)のように、pウェル20に穴20aが開き、pウェル20の平面形状がリング状になっている可能性がある。
図21の次のステップS2では、シリコン基板に形成すべき複数のpウェル20のうち、上記のように穴20aの開いているもののパターンデータD1を抽出する。
ステップS2を終了した後はステップS3に移行する。
ステップS3では、図22(b)に模式的に示すように、リング状となっているpウェル20の一部20bを除去する。これにより、pウェル20の平面形状は、穴の開いた形で無くなる。
その後、図21のステップS4に移行する。そのステップS4では、ステップS3で得られたpウェル20がデザインルールを満たすか否かを確認する。このような処理はデザインルールチェック(DRC)とも呼ばれる。
次いで、ステップS5に移行し、上記のデザインルールチェックにおいてエラーが無いか否かを確認する。
ここで、エラーがある(NO)と判断された場合には、ステップS6に移行し、デザインルールを満たすようにpウェル20の平面形状を修正する。
一方、ステップS5においてエラーが無い(YES)と判断された場合には、ステップS7に移行する。そして、ステップS7において、リング状となっている全てのpウェル20に対してパターン修正が行われたか否かを確認する。
ステップS7において、全てのpウェル20に対して修正が行われていない(NO)と判断された場合には、ステップS3に戻る。
一方、ステップS7において、全てのpウェル20に対して修正が行われた(YES)と判断された場合には、上記した一連の処理を終了する。
このようなウェルの設計方法によれば、図22(b)に示したように、穴の開いたpウェル20の一部20bを切ることにより、pウェル20の内部と外部とを繋ぎ、pウェル20の平面形状を穴の開いた形でないようにする。
このような平面形状を有するpウェル20によれば、第1実施形態で説明したように、nウェル22がpウェル20により分離されること無く一体的に形成されるので、分離されたnウェル22同士を電気的に接続するための深いnウェルが不要になるという利点が得られる。
上記したウェルの設計方法は、第1実施形態だけでなく、後述の第3、第4実施形態にも適用し得る。
(3)第3実施形態
図23〜図25は、本実施形態に係る半導体装置の製造途中の断面図であり、図26、図27はその平面図である。なお、これらの図において、第1実施形態で説明した要素には第1実施形態におけるのと同様の符号を付し、以下ではその説明を省略する。
図23〜図25は、本実施形態に係る半導体装置の製造途中の断面図であり、図26、図27はその平面図である。なお、これらの図において、第1実施形態で説明した要素には第1実施形態におけるのと同様の符号を付し、以下ではその説明を省略する。
第1実施形態では、図8で説明したように、第3レジストパターン21をマスクにするイオン注入により、シリコン基板10の必要部位のみ、すなわちp型MOSトランジスタ形成領域Ip、IIpのみに選択的にnウェル22を形成した。
これに対し、本実施形態では、以下のようにしてシリコン基板10の全面にnウェル22を形成する。
本実施形態に係る半導体装置を作成するには、まず第1実施形態で説明した図2〜図6の工程を行う。
次いで、図23に示すように、シリコン基板10の全面にn型不純物をイオン注入し、nウェル22を形成する。そのイオン注入ではn型不純物としてP+イオンを使用し、イオン注入条件として例えば加速エネルギ300keV、ドーズ量3×1013cm-2が採用される。
図26は、この工程を終了した後の平面図であり、先の図23は図26のF−F線に沿う断面図に相当する。但し、図26では、図を見やすくするために、熱酸化膜11と素子分離絶縁膜13を省略してある。
次に、図24に示すように、図7で説明した第2レジストパターン19をマスクにしながら、n型MOSトランジスタ形成領域In、IInとp型コンタクト領域CRpにおけるシリコン基板10にp型不純物としてB+イオンをイオン注入し、これらの領域にpウェル20を形成する。
このイオン注入におけるドーズ量は、注入されたp型不純物がnウェル22のn型不純物と補償するのに必要な量よりも多く設定され、例えば1×1014cm-2とされる。また、加速エネルギは例えば150keVとされる。
第1実施形態で説明したように、このイオン注入では、Well-Proximity Effectを十分に抑制するために、レジスト開口19a、19bの側壁とチャネル領域Xとを十分な距離d、例えば0.4μm以上離すのが好ましい。
この後に、第2レジストパターン19は除去される。
図27は、このイオン注入を終了した後の平面図であり、先の図24は図27のG−G線に沿う断面図に相当する。
図27に示されるように、pウェル20の平面形状は、第1実施形態と同様に穴の無い形となる。よって、既に形成されているnウェル22はpウェル20によって分離されずに一体的なままとなり、nウェル22の全ての部分が互いに電気的に接続された状態となる。
この後は、第1実施形態で説明した図9〜図14の工程を行うことにより、図25に示す断面構造を得る。
以上説明した本実施形態によれば、図23に示したように、シリコン基板10の全面にnウェル22を形成するので、nウェル22を選択的に形成するために第1実施形態で用いた第3レジストパターン21(図8参照)が不要となる。よって、この第3レジストパターンの形成工程の分だけ半導体装置の製造工程が短縮され、第1実施形態と比べて半導体装置の製造コストを安価にすることが可能となる。
更に、図27の平面図に示したように、pウェル20の平面形状を穴の無い形としたので、pウェル20によってnウェル22が分離されず、分離されたnウェル22同士を接続するための深いnウェルが不要となる。
ところで、本実施形態では、図24で説明したように、n型MOSトランジスタ形成領域In、IInにおけるnウェル22にもう一度イオン注入してpウェル20を形成する。そのため、pウェル20には、p型不純物と共に、n型MOSトランジスタの動作に不要なn型不純物が存在することになる。
一般に、作動増幅器のようなアナログ素子では、このような不要なn型不純物によってノイズが発生することがある。
しかし、本実施形態では、デジタル回路領域Iにノイズの発生し難いデジタル素子を形成するので、ノイズによって半導体装置の信頼性が低下することは無い。また、アナログ回路領域IIでは、デジタル回路領域Iのように厳しいデザインルールを採用せず、第3ゲート電極29(図25参照)のゲート長を第1、第2ゲート電極27、28のそれよりも長くしたので、アナログ回路領域Iに形成される各トランジスタのノイズに対する耐性が高まり、上記した不要なn型不純物によって半導体装置の信頼性が低下するのを抑えることができる。
(4)第4実施形態
図28〜図31は、本発明の第4実施形態に係る半導体装置の製造途中の断面図であり、図32と図33はその平面図である。なお、これらの図において、第1実施形態で説明した要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
図28〜図31は、本発明の第4実施形態に係る半導体装置の製造途中の断面図であり、図32と図33はその平面図である。なお、これらの図において、第1実施形態で説明した要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
本実施形態では、SOI(Silicon on Insulator)基板を用いて半導体装置を作成する。
最初に、図28(a)に示す断面構造を得るまでの工程について説明する。
まず、p型不純物がドープされたシリコンよりなる支持基材51と、酸化シリコンよりなる埋め込み絶縁膜52と、シリコン層53とをこの順に積層してなるSOI基板50を張り合わせ法により作成する。これらのうち、シリコン層53の厚さは約50nmであり、埋め込み絶縁膜52の厚さは約10nmである。
次いで、SOI基板50の上にフォトレジストを塗布し、それを露光、現像することにより、n型MOSトランジスタ形成領域Inとその隣のp型コンタクト領域CRpの上にレジスト開口54aを備えた第1レジストパターン54を形成する。
そして、加速エネルギ150keV、ドーズ量3×1013cm-2の条件で、レジスト開口54aを通じてSOI基板50にB+イオンを注入し、支持基材51にpウェル20を形成する。この後に、第1レジストパターン54は除去される。
図32はこの工程を終了後の平面図であり、先の図28(a)は図32のH−H線に沿う断面図に相当する。
図32に示されるように、pウェル20の平面形状は、第1実施形態と同様に穴の無い形である。
次に、図28(b)に示すように、p型MOSトランジスタ形成領域Ipとその隣のn型コンタクト領域CRnの上にレジスト開口55aを備えた第2レジストパターン55をSOI基板50上に形成する。
続いて、この第2レジストパターン55をマスクにするイオン注入により、n型不純物として例えばP+イオンをSOI基板50にイオン注入して、pウェル20の横の支持基材51にnウェル22を形成する。このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを300keV、ドーズ量を3×1013cm-2とする。
そして、第2レジストパターン55を除去した後に、SOI基板50に対して基板温度1000℃、処理時間10秒の条件で活性化アニールを行い、各ウェル20、22内の不純物を活性化させる。
図33は、この工程を終了した後の平面図であり、上記の図28(b)は図33のJ−J線に沿う断面図に相当する。
図33に示されるように、pウェル20の平面形状を穴の無い形にしたことで、pウェル20によってnウェル22が分断されず、SOI基板50においてnウェル22が一体的に形成されるようになる。
次に、図29(a)に示す断面構造を得るまでの工程について説明する。
まず、シリコン層53をパターニングすることにより、各領域In、Ipにシリコン層53を島状に残す。次いで、シリコン層53の表面に厚さが約1nmの熱酸化膜を形成し、この熱酸化膜をゲート絶縁膜57とする。
更に、このゲート絶縁膜57と埋め込み絶縁膜52のそれぞれの上に、シランを反応ガスとする熱CVD法により多結晶シリコン膜を約100nmの厚さに形成し、この多結晶シリコン膜をパターニングして、各ウェル20、22の上方に第1、第2ゲート電極58、59として残す。
次いで、図29(b)に示すように、第1ゲート電極58の横のシリコン層53に、n型不純物としてAs+イオンを加速エネルギ5keV、ドーズ量5×1014cm-2の条件でイオン注入してn型ソース/ドレインエクステンション60を形成する。
次に、第2ゲート電極59の横のシリコン層53にp型不純物をイオン注入してp型ソース/ドレインエクステンション61を形成する。そのp型不純物としては例えばBF2 +イオンを採用し、イオン注入条件として加速エネルギ5keV、ドーズ量5×1014cm-2を採用する。
なお、上記したn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、上記のイオン注入を終了した後にそのレジストパターンは除去される。
続いて、図30(a)に示すように、基板51の上側全面に熱CVD法により酸化シリコン膜を厚さ約100nmに形成し、この酸化シリコン膜をエッチバックして第1、第2ゲート電極58、59の横に絶縁性サイドウォール60として残す。
次に、図30(b)に示す断面構造を得るまでの工程について説明する。
まず、n型MOSトランジスタ形成領域Inとn型コンタクト領域CRnにおける支持基材51にn型不純物を選択的にイオン注入することにより、第1ゲート電極58の横のシリコン層53にn型ソース/ドレイン領域66を形成すると共に、n型コンタクト領域CRnにおける支持基材51にウェルコンタクト用n型不純物拡散領域65を形成する。
本実施形態では、そのn型不純物としてP+イオンを採用し、イオン注入条件を加速エネルギ20keV、ドーズ量1×1015cm-2とする。
更に、p型MOSトランジスタ形成領域Ipとp型コンタクト領域CRpにおける支持基材51に、加速エネルギ5keV、ドーズ量1×1015cm-2の条件でp型不純物としてB+イオンを選択的にイオン注入する。これにより、第2ゲート電極59の横のシリコン層53にp型ソース/ドレイン領域67が形成されると共に、p型コンタクト領域CRpにおける支持基材51にウェルコンタクト用p型不純物拡散領域64が形成される。
このようなn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入を終了した後にそのレジストパターンを除去する。
ここまでの工程により、n型MOSトランジスタ形成領域Inとp型MOSトランジスタ形成領域Ipには、それぞれMOSトランジスタTR1、TR2が形成されたことになる。
次に、図31(a)に示す断面構造を得るまでの工程について説明する。
まず、支持基材51の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成する。そして、この高融点金属層に対してアニールを施すことにより、シリコン層53のシリコンと高融点金属層とを反応させて高融点金属シリサイド層68を形成する。その後に、埋め込み絶縁膜52上等で未反応となっている高融点金属層をウエットエッチングして除去する。
次に、図31(b)に示す断面構造を得るまでの工程について説明する。
まず、支持基材51の上側全面に、カバー絶縁膜71としてプラズマCVD法により窒化シリコン膜を厚さ約50nmに形成する。次いで、カバー絶縁膜71上にHDPCVD法により酸化シリコン膜を厚さ約700nmに形成し、この酸化シリコン膜を層間絶縁膜72とする。その後に、CMP法により層間絶縁膜72の上面を研磨して平坦化する。
続いて、カバー絶縁膜71と層間絶縁膜72のそれぞれをパターニングしてこれらの膜にコンタクトホールを形成した後、このコンタクトホールの内面と層間絶縁膜72の上面にグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成する。次に、このグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホールを完全に埋め込む。その後に、層間絶縁膜72上の余分なタングステン膜とグルー膜をCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第1、第2導電性プラグ73、74として残す。
これらの導電性プラグのうち、第1導電性プラグ73は、各トランジスタのソース/ドレイン領域66、67に電圧を印加するために使用される。
一方、第2導電性プラグ74は、ウェルコンタクト用p型不純物拡散領域64やウェルコンタクト用n型不純物拡散領域65と電気的に接続され、pウェル20とnウェル22にそれぞれ第1の基板バイアス電圧Vcc(1)と第2の基板バイアス電圧Vcc(2)を印加するのに用いられる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
この半導体装置では、図31(b)に示した第2導電性プラグ74により、各ゲート電極58、59の下方のpウェル20やnウェル22に基板バイアス電圧Vcc(1)、Vcc(2)が印加され、その基板バイアス電圧によってゲート−基板間電圧が制御される。このようなウェル20、22の機能は、特許文献3に開示されるバックゲートの機能に類似するが、本実施形態では上記のように各ウェル20、22にバックゲートとしての機能を持たせているため、シリコン層53をパターニングして微細なバックゲートを形成する必要が無い。よって、本実施形態では、微細なバックゲートを形成するための複雑な工程が不要となり、特許文献3と比較して半導体装置の製造コストを安価にすることができる。
しかも、図33で説明したように、pウェル20の平面形状を穴の無い形にしたので、nウェル22がpウェル20によって分断されず、分断されたpウェル20同士を接続するための深いnウェルを支持基材51に形成する必要が無い。
また、第1実施形態で説明したのと同じ理由により、深いnウェルよりもnウェル22の抵抗を低くできる。例えば、本実施形態のようにSOI基板50を用いる場合、深いnウェルのシート抵抗は約1000Ω/□であるが、nウェル22のシート抵抗は約150Ω/□であり、抵抗を大幅に低減することができる。これにより、電圧降下に伴う電位のばらつきがnウェル22に発生するのを抑えることができ、複数のMOSトランジスタTR2の特性に個体差が生じるのを防止できる。
ここで、上記では、pウェル20とnウェル22のドーズ量を共に3×1013cm-2としたが、これらのドーズ量を更に高めて、各ウェル20、22をp+ウェルやn+ウェルとしてもよい。このようにすれば、各ウェル20、22が低抵抗となり、半導体装置の高速化に有利となる。例えば、SOI基板50に深いnウェルを形成する場合、そのシート抵抗は典型的には1.3kΩ/□であるが、上記のn+ウェルのシート抵抗はその約90Ω/□であり、7/100程度の低抵抗化を実現できる。
一方、本実施形態のように3×1013cm-2程度のドーズ量で各ウェル20、22を形成すれば、これらのウェルを形成する際のイオン注入時間を短くでき、製造工程のスループットが向上するという利点が得られる。
ところで、第1実施形態で使用したような一般用途用のp型シリコン基板10では、n型不純物のドーズ量を極端に高くしなくてもnウェル22を形成できるように、初期状態における基板中のp型不純物はそれ程高くなく、そのシート抵抗も約10Ω/cmと比較的高い。
これに対し、本実施形態で使用されるようなSOI基板50では、通常は支持基材51にウェル等の不純物拡散領域が形成されないので、支持基材51に予めp型不純物を高濃度にドープし、支持基材51を低抵抗化しておいてもよい。
このように支持基材51を低抵抗化することで、pウェル20を省いても、支持基板51に均等に電位を与えることが可能となる。pウェル20を省いた場合の断面図を図34に示す。
図34のようにpウェル20を省くことで、pウェル20の形成工程の分だけ半導体装置の製造工程が短くなり、半導体装置の製造コストを安価にすることが可能となる。
以下に、本発明の特徴を付記する。
(付記1) 第1導電型の半導体基板と、
前記半導体基板に形成され、輪郭の内側が一体的な平面形状を有する第1導電型ウェルと、
前記第1導電型ウェルを反転した一体的な平面形状で前記半導体基板に形成された第2導電型ウェルと、
前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上にゲート絶縁膜を介して形成された第1、第2ゲート電極と、
前記第1ゲート電極の横の前記第1導電型ウェルに形成された第2導電型ソース/ドレイン領域と、
前記第2導電型ソース/ドレイン領域から間隔がおかれた部分の前記第1導電型ウェルに形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用第1導電型不純物拡散領域と、
前記第2ゲート電極の横の前記第2導電型ウェルに形成された第1導電型ソース/ドレイン領域と、
前記第1導電型ソース/ドレイン領域から間隔がおかれた部分の前記第2導電型ウェルに形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用第2導電型不純物拡散領域と、
を有することを特徴とする半導体装置。
前記半導体基板に形成され、輪郭の内側が一体的な平面形状を有する第1導電型ウェルと、
前記第1導電型ウェルを反転した一体的な平面形状で前記半導体基板に形成された第2導電型ウェルと、
前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上にゲート絶縁膜を介して形成された第1、第2ゲート電極と、
前記第1ゲート電極の横の前記第1導電型ウェルに形成された第2導電型ソース/ドレイン領域と、
前記第2導電型ソース/ドレイン領域から間隔がおかれた部分の前記第1導電型ウェルに形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用第1導電型不純物拡散領域と、
前記第2ゲート電極の横の前記第2導電型ウェルに形成された第1導電型ソース/ドレイン領域と、
前記第1導電型ソース/ドレイン領域から間隔がおかれた部分の前記第2導電型ウェルに形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用第2導電型不純物拡散領域と、
を有することを特徴とする半導体装置。
(付記2) 前記第1導電型ウェルは、第2導電型の不純物と、該第2導電型の不純物を補償するのに必要な量よりも多い第1導電型の不純物とを前記半導体基板に導入してなることを特徴とする付記1に記載の半導体装置。
(付記3) 前記第1導電型ウェルと前記第2導電型ウェルは、前記半導体基板のデジタル回路領域に形成されたことを特徴とする付記1に記載の半導体装置。
(付記4) 前記半導体基板は、前記デジタル回路領域とは別の部分にアナログ回路領域を有することを特徴とする付記3に記載の半導体装置。
(付記5) 前記アナログ回路領域における前記半導体基板にトリプルウェル構造が形成され、該トリプルウェル構造上に、前記第1、第2ゲート電極よりも長いゲート長の第3ゲート電極がゲート絶縁膜を介して形成されたことを特徴とする付記4に記載の半導体装置。
(付記6) 第1導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI(Silicon on Insulator)基板と、
前記支持基材に形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用第1導電型不純物拡散領域と、
前記ウェルコンタクト用第1導電型不純物拡散領域から離れた部分の前記支持基材に一体的な平面形状で形成された第2導電型ウェルと、
前記第2導電型ウェルに形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用第2導電型不純物拡散領域と、
前記第2導電型ウェルが形成されていない領域の前記シリコン層上にゲート絶縁膜を介して形成された第1ゲート電極と、
前記第2導電型ウェルの上の前記シリコン層上にゲート絶縁膜を介して形成された第2ゲート電極と、
前記第1ゲート電極の横の前記シリコン層に形成された第2導電型ソース/ドレイン領域と、
前記第2ゲート電極の横の前記シリコン層に形成された第1導電型ソース/ドレイン領域と、
を有することを特徴とする半導体装置。
前記支持基材に形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用第1導電型不純物拡散領域と、
前記ウェルコンタクト用第1導電型不純物拡散領域から離れた部分の前記支持基材に一体的な平面形状で形成された第2導電型ウェルと、
前記第2導電型ウェルに形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用第2導電型不純物拡散領域と、
前記第2導電型ウェルが形成されていない領域の前記シリコン層上にゲート絶縁膜を介して形成された第1ゲート電極と、
前記第2導電型ウェルの上の前記シリコン層上にゲート絶縁膜を介して形成された第2ゲート電極と、
前記第1ゲート電極の横の前記シリコン層に形成された第2導電型ソース/ドレイン領域と、
前記第2ゲート電極の横の前記シリコン層に形成された第1導電型ソース/ドレイン領域と、
を有することを特徴とする半導体装置。
(付記7) 前記第2導電型ウェルが形成されていない領域の前記支持基材に、該第2導電型ウェルの反転パターンで穴が開いていない平面形状の第1導電型ウェルが形成されたことを特徴とする付記6に記載の半導体装置。
(付記8) 前記シリコン層の平面形状は、前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上で島状であることを特徴とする付記7に記載の半導体装置。
(付記9) 第1導電型の半導体基板の一部領域に第1導電型不純物を導入することにより、輪郭の内側が一体的な平面形状の第1導電型ウェルを形成する工程と、
前記半導体基板に第2導電型不純物を導入することにより、前記第1導電型ウェルを反転した一体的な平面形状の第2導電型ウェルを形成する工程と、
前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上にゲート絶縁膜を介して第1、第2ゲート電極を形成する工程と、
前記第1ゲート電極の横の前記第1導電型ウェルに第2導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ソース/ドレイン領域から間隔がおかれた部分の前記第1導電型ウェルにウェルコンタクト用第1導電型不純物拡散領域を形成する工程と、
前記第2ゲート電極の横の前記第2導電型ウェルに第1導電型ソース/ドレイン領域を形成する工程と、
前記第1導電型ソース/ドレイン領域から間隔がおかれた部分の前記第2導電型ウェルにウェルコンタクト用第2導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記半導体基板に第2導電型不純物を導入することにより、前記第1導電型ウェルを反転した一体的な平面形状の第2導電型ウェルを形成する工程と、
前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上にゲート絶縁膜を介して第1、第2ゲート電極を形成する工程と、
前記第1ゲート電極の横の前記第1導電型ウェルに第2導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ソース/ドレイン領域から間隔がおかれた部分の前記第1導電型ウェルにウェルコンタクト用第1導電型不純物拡散領域を形成する工程と、
前記第2ゲート電極の横の前記第2導電型ウェルに第1導電型ソース/ドレイン領域を形成する工程と、
前記第1導電型ソース/ドレイン領域から間隔がおかれた部分の前記第2導電型ウェルにウェルコンタクト用第2導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記10) 前記第2導電型ウェルを形成する工程において、前記半導体基板の全面に前記第2不純物を導入し、
前記第1導電型ウェルを形成する工程において、前記第2導電型不純物を補償するのに必要な量よりも多い前記第1導電型不純物を前記半導体基板の一部領域に導入することを特徴とする付記9に記載の半導体装置の製造方法。
前記第1導電型ウェルを形成する工程において、前記第2導電型不純物を補償するのに必要な量よりも多い前記第1導電型不純物を前記半導体基板の一部領域に導入することを特徴とする付記9に記載の半導体装置の製造方法。
(付記11) 前記第1導電型ウェルを形成する工程は、MOSトランジスタのチャネル領域から0.4μm以上隔てられたレジスト開口を備えたレジストパターンを前記シリコン基板上に形成する工程と、前記レジスト開口を通じて前記シリコン基板に第1導電型不純物をイオン注入する工程とを有することを特徴とする付記9に記載の半導体装置。
(付記12) 前記第2導電型ウェルを形成する工程は、MOSトランジスタのチャネル領域から0.4μm以上隔てられたレジスト開口を備えたレジストパターンを前記シリコン基板上に形成する工程と、前記レジスト開口を通じて前記シリコン基板に第2導電型不純物をイオン注入する工程とを有することを特徴とする付記9に記載の半導体装置。
(付記13) 第1導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI(Silicon on Insulator)基板の前記支持基材の一部領域に第2導電型不純物を導入することにより、一体的な平面形状を有する第2導電型ウェルを形成する工程と、
前記第2導電型ウェルが形成されていない領域の前記シリコン層上と、該第2導電型ウェルの上の前記シリコン層上とに、ゲート絶縁膜を介してそれぞれ第1、第2ゲート電極を形成する工程と、
前記第1ゲート電極の横の前記シリコン層に第2導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ウェルにウェルコンタクト用第2導電型不純物拡散領域を形成する工程と、
前記第2ゲート電極の横の前記シリコン層に第1導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ウェルから離れた部分の前記支持基材にウェルコンタクト用第1導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第2導電型ウェルが形成されていない領域の前記シリコン層上と、該第2導電型ウェルの上の前記シリコン層上とに、ゲート絶縁膜を介してそれぞれ第1、第2ゲート電極を形成する工程と、
前記第1ゲート電極の横の前記シリコン層に第2導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ウェルにウェルコンタクト用第2導電型不純物拡散領域を形成する工程と、
前記第2ゲート電極の横の前記シリコン層に第1導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ウェルから離れた部分の前記支持基材にウェルコンタクト用第1導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記14) 前記第2導電型ウェルが形成されていない領域の支持基材に第1導電型不純物を導入することにより、該第2導電型ウェルの反転パターンで穴が開いていない平面形状の第1導電型ウェルを形成する工程を有することを特徴とする付記13に記載の半導体装置の製造方法。
(付記15) 複数の前記第1導電型ウェルのパターンデータの中から、穴が開いた平面形状を有する前記第1導電型ウェルのパターンデータを抽出するステップと、
前記抽出された第1導電型ウェルのパターンデータを修正し、該第1導電型ウェルの平面形状が穴の開いた形にならないようにするステップとを有するウェルの設計方法を用いて前記第1導電型ウェルを設計することを特徴とする付記9又は付記14に記載の半導体装置の製造方法。
前記抽出された第1導電型ウェルのパターンデータを修正し、該第1導電型ウェルの平面形状が穴の開いた形にならないようにするステップとを有するウェルの設計方法を用いて前記第1導電型ウェルを設計することを特徴とする付記9又は付記14に記載の半導体装置の製造方法。
10…シリコン基板、10a…素子分離溝、11…熱酸化膜、12…窒化シリコン膜、13…素子分離絶縁膜、17…1レジストパターン、17a…レジスト開口、18…深いnウェル、19…第2レジストパターン、19a〜19c…レジスト開口、20…pウェル、21…第3レジストパターン、21a〜21d…レジスト開口、22…nウェル、24…n型拡散領域、26…ゲート絶縁膜、27〜29…第1〜第3ゲート電極、30…n型ソース/ドレインエクステンション、31…p型ソース/ドレインエクステンション、33…絶縁性サイドウォール、34…n型ソース/ドレイン領域、35…p型ソース/ドレイン領域、36…高融点金属シリサイド層、38…ウェルコンタクト用n型不純物拡散領域、39…ウェルコンタクト用p型不純物拡散領域、40…カバー絶縁膜、41…層間絶縁膜、42…導電性プラグ、50…SOI基板、51…支持基材、52…埋め込み絶縁膜、53…シリコン層、54…第1レジストパターン、54a…レジスト開口、55…第2レジストパターン、55a…レジスト開口、57…ゲート絶縁膜、58、59…第1、第2ゲート電極、60…n型ソース/ドレインエクステンション、61…p型ソース/ドレインエクステンション、64…ウェルコンタクト用p型不純物拡散領域、65…ウェルコンタクト用n型不純物拡散領域、66…n型ソース/ドレイン領域、67…p型ソース/ドレイン領域、68…高融点金属シリサイド層、71…カバー絶縁膜、72…層間絶縁膜、73、74…第1、第2導電性プラグ。
Claims (10)
- 第1導電型の半導体基板と、
前記半導体基板に形成され、輪郭の内側が一体的な平面形状を有する第1導電型ウェルと、
前記第1導電型ウェルを反転した一体的な平面形状で前記半導体基板に形成された第2導電型ウェルと、
前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上にゲート絶縁膜を介して形成された第1、第2ゲート電極と、
前記第1ゲート電極の横の前記第1導電型ウェルに形成された第2導電型ソース/ドレイン領域と、
前記第2導電型ソース/ドレイン領域から間隔がおかれた部分の前記第1導電型ウェルに形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用第1導電型不純物拡散領域と、
前記第2ゲート電極の横の前記第2導電型ウェルに形成された第1導電型ソース/ドレイン領域と、
前記第1導電型ソース/ドレイン領域から間隔がおかれた部分の前記第2導電型ウェルに形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用第2導電型不純物拡散領域と、
を有することを特徴とする半導体装置。 - 前記第1導電型ウェルは、第2導電型の不純物と、該第2導電型の不純物を補償するのに必要な量よりも多い第1導電型の不純物とを前記半導体基板に導入してなることを特徴とする請求項1に記載の半導体装置。
- 前記第1導電型ウェルと前記第2導電型ウェルは、前記半導体基板のデジタル回路領域に形成されたことを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板は、前記デジタル回路領域とは別の部分にアナログ回路領域を有することを特徴とする請求項3に記載の半導体装置。
- 前記アナログ回路領域における前記半導体基板にトリプルウェル構造が形成され、該トリプルウェル構造上に、前記第1、第2ゲート電極よりも長いゲート長の第3ゲート電極がゲート絶縁膜を介して形成されたことを特徴とする請求項4に記載の半導体装置。
- 第1導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI(Silicon on Insulator)基板と、
前記支持基材に形成され、第1の基板バイアス電圧が印加されるウェルコンタクト用第1導電型不純物拡散領域と、
前記ウェルコンタクト用第1導電型不純物拡散領域から離れた部分の前記支持基材に一体的な平面形状で形成された第2導電型ウェルと、
前記第2導電型ウェルに形成され、第2の基板バイアス電圧が印加されるウェルコンタクト用第2導電型不純物拡散領域と、
前記第2導電型ウェルが形成されていない領域の前記シリコン層上にゲート絶縁膜を介して形成された第1ゲート電極と、
前記第2導電型ウェルの上の前記シリコン層上にゲート絶縁膜を介して形成された第2ゲート電極と、
前記第1ゲート電極の横の前記シリコン層に形成された第2導電型ソース/ドレイン領域と、
前記第2ゲート電極の横の前記シリコン層に形成された第1導電型ソース/ドレイン領域と、
を有することを特徴とする半導体装置。 - 前記第2導電型ウェルが形成されていない領域の前記支持基材に、該第2導電型ウェルの反転パターンで穴が開いていない平面形状の第1導電型ウェルが形成されたことを特徴とする請求項6に記載の半導体装置。
- 第1導電型の半導体基板の一部領域に第1導電型不純物を導入することにより、輪郭の内側が一体的な平面形状の第1導電型ウェルを形成する工程と、
前記半導体基板に第2導電型不純物を導入することにより、前記第1導電型ウェルを反転した一体的な平面形状の第2導電型ウェルを形成する工程と、
前記第1導電型ウェルと前記第2導電型ウェルのそれぞれの上にゲート絶縁膜を介して第1、第2ゲート電極を形成する工程と、
前記第1ゲート電極の横の前記第1導電型ウェルに第2導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ソース/ドレイン領域から間隔がおかれた部分の前記第1導電型ウェルにウェルコンタクト用第1導電型不純物拡散領域を形成する工程と、
前記第2ゲート電極の横の前記第2導電型ウェルに第1導電型ソース/ドレイン領域を形成する工程と、
前記第1導電型ソース/ドレイン領域から間隔がおかれた部分の前記第2導電型ウェルにウェルコンタクト用第2導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 第1導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI基板の前記支持基材の一部領域に第2導電型不純物を導入することにより、一体的な平面形状を有する第2導電型ウェルを形成する工程と、
前記第2導電型ウェルが形成されていない領域の前記シリコン層上と、該第2導電型ウェルの上の前記シリコン層上とに、ゲート絶縁膜を介してそれぞれ第1、第2ゲート電極を形成する工程と、
前記第1ゲート電極の横の前記シリコン層に第2導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ウェルにウェルコンタクト用第2導電型不純物拡散領域を形成する工程と、
前記第2ゲート電極の横の前記シリコン層に第1導電型ソース/ドレイン領域を形成する工程と、
前記第2導電型ウェルから離れた部分の前記支持基材にウェルコンタクト用第1導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 複数の前記第1導電型ウェルのパターンデータの中から、穴が開いた平面形状を有する前記第1導電型ウェルのパターンデータを抽出するステップと、
前記抽出された第1導電型ウェルのパターンデータを修正し、該第1導電型ウェルの平面形状が穴の開いた形にならないようにするステップとを有するウェルの設計方法を用いて前記第1導電型ウェルを設計することを特徴とする請求項8又は請求項9に記載の半導体装置の製造方法。
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