JP5283916B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
従来、半導体装置の製造方法が知られている（たとえば、特許文献１参照）。
特許文献１には、同一基板上にバイポーラトランジスタと電界効果型トランジスタとが形成された半導体装置（ＢｉＣＭＯＳトランジスタ）の製造方法が開示されている。この従来の半導体装置（ＢｉＣＭＯＳトランジスタ）の製造方法では、バイポーラトランジスタの製造工程において、ベース領域を形成する工程を行った後にベース領域の表面上に酸化膜を形成する工程を行う。そして、酸化膜の表面上に窒化膜を形成する工程が行われる。また、この従来の半導体装置（ＢｉＣＭＯＳトランジスタ）の製造方法において、電界効果型トランジスタのソースおよびドレインを形成する工程の際には、酸化膜を保護膜としてイオン注入が行われる。
特開平５−６９６１号公報
しかしながら、従来のＣＭＯＳのみからなる半導体装置では、その微細化を進めた結果、電界効果型トランジスタのソースおよびドレインを形成する際のドーズ量が増加した。これにより酸化膜を保護膜として用いると、イオン注入時にノックオン酸素が発生し、その結果、半導体装置の抵抗が増加するという不都合が生じた。これに対し、従来のＣＭＯＳトランジスタの製造工程では酸化膜の代わりに窒化膜が使用されていた。
しかしながら、ＢｉＣＭＯＳトランジスタにおいて、半導体素子の表面上に直接形成された窒化膜が半導体装置が完成した後も残る場合、バイポーラトランジスタが形成される半導体基板表面と窒化膜との界面に発生する欠陥の密度（界面準位密度）が増加する。特に、界面準位密度の増加は、ベース領域などイオン注入されている部分の半導体基板表面において著しい。半導体素子の表面に欠陥が発生した場合には、欠陥が電荷（キャリア）を保持することにより、キャリアの移動速度が低下する。このため、半導体素子の表面における欠陥の密度（界面準位密度）が増加した場合、半導体素子におけるキャリアの移動速度が低下するのに起因して、半導体装置の高速応答性（高周波特性）が低下するという課題がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、抵抗が増加するのを抑制するとともに、高速応答性（高周波特性）が低下するのを抑制することが可能な半導体装置の製造方法を提供することである。
この発明の一の局面による半導体装置の製造方法は、半導体基板上に不純物の注入による欠陥の増加を抑制する欠陥抑制膜を形成する第１工程と、欠陥抑制膜上から不純物を注入し、半導体基板表面に素子活性領域を形成する第２工程と、欠陥抑制膜を除去する第３工程と、半導体基板上に酸化膜を堆積し、酸素雰囲気下にて酸化膜をアニールすることにより、素子活性領域の界面準位の上昇を抑制する界面準位抑制膜を素子活性領域上に形成する第４工程とを含む半導体装置の製造方法であって、欠陥抑制膜は、界面準位抑制膜よりも欠陥の増加を抑制でき、界面準位抑制膜は、欠陥抑制膜よりも界面準位の上昇を抑制できることを特徴とする。
この一の局面による半導体装置では、上記のように、半導体基板上に欠陥抑制膜を形成する第１工程を行った後に、欠陥抑制膜上から不純物を注入して素子活性領域を形成する第２工程を行う。これにより、界面準位抑制膜よりも欠陥の増加を抑制可能な欠陥抑制膜を保護膜にして不純物の注入を行うことにより、欠陥の増加を抑制することができる。その結果、半導体装置の抵抗が増加するのを抑制することができる。さらに、第３工程および第４工程において、素子活性領域上の欠陥抑制膜を除去するとともに、欠陥抑制膜よりも界面準位の上昇を抑制可能な界面準位抑制膜を形成する。これにより、素子活性領域の表面上の欠陥の密度（界面準位密度）を、素子活性領域の表面上に欠陥抑制膜を形成する場合に発生する欠陥の密度に比べて小さくすることができる。したがって、発生する欠陥の密度の大きさに起因して半導体装置の高速応答性（高周波特性）が低下するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態における半導体装置の構造を示す断面図である。まず、図１を参照して、本発明の一実施形態における半導体装置１００の構造を説明する。なお、本実施形態における半導体装置１００は、同一基板上に電界効果型トランジスタとバイポーラトランジスタとを形成するＢｉＣＭＯＳトランジスタとして構成されている。
本発明の一実施形態における半導体装置１００では、図１に示すように、ｐ型シリコン基板１の表面に、ｎ型のエピタキシャル層２が形成されている。エピタキシャル層２の表面は、電界効果型トランジスタ１０が形成される領域Ａと、バイポーラトランジスタ２０が形成される領域Ｂとからなる。また、領域Ａおよび領域Ｂの間には、領域Ａと領域Ｂとを分離するための素子分離絶縁領域３が形成されている。これにより、半導体装置１００は、同一の半導体基板（本実施形態では、ｐ型シリコン基板１およびエピタキシャル層２）上に電界効果型トランジスタ１０およびｎｐｎ型のバイポーラトランジスタ２０が形成されたＢｉＣＭＯＳトランジスタとして構成されている。なお、ｐ型シリコン基板１およびエピタキシャル層２は、それぞれ、本発明における「基板」の一例である。また、バイポーラトランジスタ２０は、本発明における「接合型トランジスタ」の一例である。
電界効果型トランジスタ１０の構造としては、領域Ａにおいて、エピタキシャル層２の表面にｎウェル層１１が形成されている。そして、ｎウェル層１１の表面に、所定の間隔を隔てて、ｐ型のソース領域１２およびｐ型のドレイン領域１３が形成されている。なお、ソース領域１２およびドレイン領域１３は、それぞれ、本発明における「素子活性領域」の一例である。また、ソース領域１２およびドレイン領域１３は、それぞれ、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する。具体的には、ソース領域１２は、高濃度のｐ+型ソース領域１２ａおよび低濃度のｐ型ソース領域１２ｂからなる。同様に、ドレイン領域１３も、高濃度のｐ+型ドレイン領域１３ａおよび低濃度のｐ型ドレイン領域１３ｂからなる。また、ｎウェル層１１の表面上におけるソース領域１２およびドレイン領域１３に挟まれる位置には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４の表面上には、ゲート電極１５が形成されている。また、ゲート絶縁膜１４およびゲート電極１５の側面上には、サイドウォール１６が形成されている。
ｎｐｎ型のバイポーラトランジスタ２０の構造としては、領域Ｂにおいて、エピタキシャル層２の表面にｐウェル層２１が形成されている。ｐウェル層２１の表面には、ｎ型のエミッタ層２２およびｐ型のベース層２３が形成されている。また、エピタキシャル層２の表面には、ｐウェル層２１と所定の間隔を隔ててｎ型のコレクタ層２４が形成されている。なお、エミッタ層２２、ベース層２３およびコレクタ層２４は、それぞれ、本発明における「素子活性領域」の一例である。
ここで、本実施形態では、電界効果型トランジスタ１０のｐ型ソース領域１２ｂ、ｐ型ドレイン領域１３ｂおよびゲート電極１５の表面と、バイポーラトランジスタ２０のエミッタ層２２、ベース層２３およびコレクタ層２４の各表面における所定の領域とに、それぞれ、シリサイド膜４が形成されている。なお、シリサイド膜４は、電極部としての機能を有する。また、シリサイド膜４は、本発明における「金属膜」の一例である。
また、本実施形態では、バイポーラトランジスタ２０の表面上には、シリサイド膜４が形成された領域以外の領域を覆うように、ＳｉＯ２からなる第１酸化膜５が形成されている。また、バイポーラトランジスタ２０のシリサイド膜４の表面および第１酸化膜５の表面を覆うように、ＳｉＯ２からなる第２酸化膜６が形成されている。また、この第２酸化膜６は、電界効果型トランジスタ１０の表面も覆うように形成されている。そして、領域Ａおよび領域Ｂにおいて形成された第２酸化膜６の表面を覆うように、ＳｉＮからなる窒化膜７が形成されている。なお、第１酸化膜５、第２酸化膜６および窒化膜７は、それぞれ、本発明における「界面準位抑制膜」、「応力緩和膜」および「防湿膜」の一例である。
図２〜図７は、本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図１〜図７を参照して、本発明の一実施形態による半導体装置１００の製造プロセスについて説明する。
まず、図２に示すように、ｐ型シリコン基板１の表面上に、エピタキシャル成長法によりｎ型のエピタキシャル層２を形成する。そして、エピタキシャル層２の所定領域に、シャロートレンチアイソレーション（ＳＴＩ）法などにより素子分離絶縁領域３を形成する。そして、熱酸化法により、エピタキシャル層２の表面上にＳｉＯ２膜を形成する。次に、領域Ａにおいて、エピタキシャル層２にｎ型不純物をイオン注入することによりｎウェル層１１を形成する。そして、ＣＶＤ法によりポリシリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術により、ゲート電極１５を形成する。また、同様にＣＶＤ法およびエッチングによりゲート電極１５の側面上にサイドウォール１６を形成する。また、領域Ｂにおいて、エピタキシャル層２にｐ型不純物をイオン注入することによりｐウェル層２１を形成する。その後、上述における熱酸化法により形成したＳｉＯ２膜の一部を除去し、ゲート酸化膜１４を形成する。
そして、領域Ａおよび領域Ｂにおいて、ＣＶＤ法により、ＳｉＮからなる窒化膜３０を形成する。なお、窒化膜３０は、本発明における「欠陥抑制膜」の一例である。そして、領域Ａにおいて、ｐ型不純物のイオン注入した後にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行うことにより、ｐ+型ソース領域１２ａ、ｐ型ソース領域１２ｂ、ｐ+型ドレイン領域１３ａおよびｐ型ドレイン領域１３ｂを形成する。また、領域Ｂにおいて、ｐウェル層２１の所定の領域に、ｎ型不純物およびｐ型不純物をそれぞれイオン注入した後にＲＴＡを行うことにより、エミッタ層２２およびベース層２３を形成する。また、同様に、エピタキシャル層２にｎ型不純物をイオン注入した後にＲＴＡを行うことによりコレクタ層２４を形成する。なお、窒化膜３０は、イオン注入時における、基板表面の欠陥の増加を抑制するための欠陥抑制膜としての機能を有する。具体的に詳述すると、この場合の欠陥とは、イオン注入時に他の不純物が注入されることによる抵抗の増加のことをさす。仮に、従来のように酸化膜を用いた場合、酸化膜中に含まれる酸素が基板に注入され、抵抗が増加する。本願のように窒化膜を用いることで、基板への他の不純物の注入を抑制できる。
次に、図３に示すように、ウェットエッチング技術により窒化膜３０（図２参照）を除去した後に、図４に示すように、ＣＶＤ法により、ＳｉＯ２からなる第１酸化膜５を堆積する。そして、バイポーラトランジスタ２０の第１酸化膜５に対する界面準位を回復するために酸素雰囲気下にてアニール工程を行う。
次に、図５に示すように、領域Ｂの所定の領域にレジスト膜３１を形成した後、第１酸化膜５をエッチングし、開口する。そして、開口された第１酸化膜５をブロックマスクとして用い、サリサイド工程を行う。これにより図６に示すように、領域Ａにおいて、ｐ型ソース領域１２ｂおよびｐ型ドレイン領域１３ｂの表面にシリサイド膜４が形成される。また、同様に、領域Ｂにおいても、エミッタ層２２、ベース層２３およびコレクタ層２４の各表面における所定の領域にシリサイド膜４が形成される。そして、図７に示すように、ＣＶＤ法により、ＳｉＯ２からなる第２酸化膜６を形成する。その後、図１に示すように、ＣＶＤ法によりＳｉＮからなる窒化膜７を形成する。そして、ｐ型ソース領域１２ｂ上、ｐ型ドレイン領域１３ｂ上、ゲート電極１５上、エミッタ層２２上、ベース層２３上およびコレクタ層２４上の各シリサイド膜４上にコンタクトホール（図示せず）を介してプラグ（図示せず）を形成することにより、半導体装置１００が形成される。なお、プラグが形成される層の上層にさらに（第２）防湿膜を設けてもよい。以上により、領域Ａにおいては、電界効果型トランジスタ１０の表面と接するように第２酸化膜６が形成されるとともに、第２酸化膜６の表面上に窒化膜７が形成された状態になる。また、領域Ｂにおいては、バイポーラトランジスタ２０の表面と接するように第１酸化膜５が形成されるとともに、第１酸化膜５の表面上に第２酸化膜６が形成された状態となる。つまり、領域Ｂでは、酸化膜が２層構造からなるように形成されている。そして、領域Ａおよび領域Ｂにおいて、第２酸化膜６の表面上に窒化膜７が形成された状態となる。
本実施形態では、バイポーラトランジスタ２０とＳｉＮからなる窒化膜７との間にＳｉＯ２からなる第１酸化膜５を形成する。これにより、バイポーラトランジスタ２０の表面上に直接窒化膜７を形成した場合に比べて、バイポーラトランジスタ２０（特にエミッタ層２２、ベース層２３およびコレクタ層２４が形成される領域）の表面に発生する欠陥の密度（界面準位密度）を小さくすることができる。よって、バイポーラトランジスタ２０における高速応答性（高周波特性）が低下するのを抑制することができる。
また、本実施形態では、基板表面に第１酸化膜５を形成することによって、バイポーラトランジスタ２０の界面準位密度が増加するのを抑制できるとともに、サリサイド工程において第１酸化膜５をブロック膜とすることができる。これにより、工程数の増加を抑制することができる。
また、第２酸化膜６を、バイポーラトランジスタ２０のエミッタ層２２上、ベース層２３上およびコレクタ層２４上のシリサイド膜４の表面上も覆うように形成する。これにより、酸化膜６を、エミッタ層２２上、ベース層２３上およびコレクタ層２４上に形成されたシリサイド膜４上に直接、窒化膜が形成されることで生じるストレス（応力）を緩和する。これは、シリサイド膜に対する窒化膜の応力よりも、シリサイド膜に対する酸化膜の応力の方が小さいことによる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、バイポーラトランジスタを含む半導体装置の一例としてＢｉＣＭＯＳトランジスタを適用する場合について示したが、本発明はこれに限らず、バイポーラトランジスタ単体においても適用可能である。
また、上記実施形態では、半導体装置の表面上に形成される酸化膜を第１酸化膜および第２酸化膜からなる２層構造にする例を示したが、本発明はこれに限らず、第１酸化膜のみからなる１層構造であってもよい。この場合、上述した半導体装置の製造プロセスにおいて、シリサイド膜４を形成するためのサリサイド工程を行った後にＣＶＤ法などにより窒化膜７を形成する。これにより、領域Ｂに形成されたバイポーラトランジスタの表面と接するように第１酸化膜が形成されるとともに、第１酸化膜の表面上に窒化膜が形成された状態となる。
また、上記実施形態では、ｐ型シリコン基板上にｎ型のエピタキシャル層を形成する例を示したが、本発明はこれに限らず、ｎ型シリコン基板上にｐ型のエピタキシャル層を形成してもよい。
また、上記実施形態では、バイポーラトランジスタと電界効果型トランジスタ（ＣＭＯＳトランジスタ）からなるＢｉＣＭＯＳトランジスタに対して本発明を適用する例を示したが、バイポーラトランジスタは、ｎｐｎ型およびｐｎｐ型のいずれであっても本発明を適用可能である。また、電界効果型トランジスタは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのいずれであっても本発明を適用可能である。
本発明の一実施形態による半導体装置の構造を示した断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
符号の説明
１ ｐ型シリコン基板（基板）
４ シリサイド膜（金属膜）
５ 第１酸化膜（界面準位抑制膜）
６ 第２酸化膜（応力緩和膜）
７ 窒化膜（防湿膜）
１０ 電界効果型トランジスタ
１２ ソース領域（素子活性領域）
１３ ドレイン領域（素子活性領域）
２０ バイポーラトランジスタ（接合型トランジスタ）
２２ エミッタ層（素子活性領域）
２３ ベース層（素子活性領域）
２４ コレクタ層（素子活性領域）
３０ 窒化膜（欠陥抑制膜）
１００ 半導体装置

Claims (4)

  1. 半導体基板上に不純物の注入による欠陥の増加を抑制する欠陥抑制膜を形成する第１工程と、
    前記欠陥抑制膜上から前記不純物を注入し、前記半導体基板表面に素子活性領域を形成する第２工程と、
    前記欠陥抑制膜を除去する第３工程と、
    前記半導体基板上に酸化膜を堆積し、酸素雰囲気下にて前記酸化膜をアニールすることにより、前記素子活性領域の界面準位の上昇を抑制する界面準位抑制膜を前記素子活性領域上に形成する第４工程と、
    を含む半導体装置の製造方法であって、
    前記欠陥抑制膜は、前記界面準位抑制膜よりも前記欠陥の増加を抑制でき、
    前記界面準位抑制膜は、前記欠陥抑制膜よりも前記界面準位の上昇を抑制できることを特徴とする半導体装置の製造方法。
  2. 前記素子活性領域上の、前記界面準位抑制膜の一部を開口する第５工程と、
    前記開口された前記素子活性領域の前記半導体基板表面を金属化し、金属膜を形成する第６工程と、
    前記金属膜上に応力緩和膜を形成する第７工程と、
    前記界面準位抑制膜上に防湿膜を形成する第８工程と、
    を含むことを特徴とする請求項１に記載された半導体装置の製造方法。
  3. 前記応力緩和膜は、前記界面準位抑制膜と前記防湿膜と接するように形成されることを特徴とする請求項２に記載された半導体装置の製造方法。
  4. 前記半導体基板には、接合型トランジスタと電界効果型トランジスタとが形成され、
    前記第２工程には、
    前記電界効果型トランジスタのソース領域およびドレイン領域を形成するための不純物を注入する工程と、
    前記接合型トランジスタのエミッタ領域およびコレクタ領域およびベース領域のいずれかの領域を形成するための不純物を注入する工程と、
    を含むことを特徴とする請求項１から３のいずれかに記載された半導体装置の製造方法。
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