CN101499439A - 半导体装置的制造方法 - Google Patents
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Abstract
本发明提供一种半导体装置的制造方法，其具备：第一工序，在半导体衬底上形成抑制杂质注入引起的缺陷增加的缺陷抑制膜；第二工序，通过从缺陷抑制膜上注入杂质而在半导体衬底表面形成元件活性区域；第三工序，除去缺陷抑制膜；第四工序，将抑制元件活性区域的界面准位上升的界面准位抑制膜形成于元件活性区域上。
Description
技术领域
本发明涉及半导体装置的制造方法。
背景技术
以往已知有半导体装置的制造方法。
在(日本国)特开平5-6961号公报公开有在同一衬底上形成有双极晶体管和场效应晶体管的半导体装置(BiCMOS晶体管)的制造方法。该现有的半导体装置(BiCMOS晶体管)的制造方法，在双极晶体管的制造工序中，在进行了形成基极区域的工序之后，再进行在基极区域的表面上形成氧化膜的工序。然后，进行在氧化膜的表面上形成氮化膜的工序。此外，在该现有的半导体装置(BiCMOS晶体管)的制造方法中，在形成场效应晶体管的源极及漏极的工序时，以氧化膜为保护膜进行离子注入。
发明内容
本发明的第一方面提供一种半导体装置的制造方法，包括：第一工序，所述第一工序在半导体衬底上形成抑制因杂质的注入而引起的缺陷增加的缺陷抑制膜；第二工序，所述第二工序通过从所述缺陷抑制膜上注入所述杂质而在所述半导体衬底表面形成元件活性区域；第三工序，所述第三工序除去所述缺陷抑制膜；以及第四工序，所述第四工序在所述元件活性区域上形成抑制所述元件活性区域的界面准位上升的界面准位抑制膜，缺陷抑制膜比界面准位抑制膜更能够抑制缺陷的增加，界面准位抑制膜比缺陷抑制膜更能够抑制界面准位的上升。
本发明的第二方面提供一种半导体装置的制造方法，包括：第一工序，所述第一工序在硅衬底上形成包括抑制因杂质的注入而引起的缺陷增加的硅氮化膜的缺陷抑制膜；第二工序，所述第二工序通过从缺陷抑制膜上注入所述杂质，在硅衬底表面形成元件活性区域；第三工序，所述第三工序将缺陷抑制膜除去；以及第四工序，所述第四工序在元件活性区域上形成包括抑制元件活性区域的界面准位上升的硅氧化膜的界面准位抑制膜。
附图说明
图1是表示本发明一实施方式的半导体装置结构的剖面图；
图2是说明本发明一实施方式的半导体装置制造工艺的剖面图；
图3是说明本发明一实施方式的半导体装置制造工艺的剖面图；
图4是说明本发明一实施方式的半导体装置制造工艺的剖面图；
图5是说明本发明一实施方式的半导体装置制造工艺的剖面图；
图6是说明本发明一实施方式的半导体装置制造工艺的剖面图；
图7是说明本发明一实施方式的半导体装置制造工艺的剖面图。
具体实施方式
下面，参照附图说明本发明的实施方式。
首先，参照图1说明本发明一实施方式的半导体装置100的结构。此外，本实施方式的半导体装置100作为在同一衬底上形成场效应晶体管和双极晶体管的BiCMOS晶体管构成。
本发明一实施方式中的半导体装置100，如图1所示，在p型硅衬底1的表面形成有n型外延层2。外延层2的表面包括形成有场效应晶体管10的区域A和形成有双极晶体管20的区域B。此外，在区域A及区域B之间形成有用于将区域A和区域B分离的元件分隔绝缘区域3。由此，半导体装置100作为在同一半导体衬底(在本实施方式中为p型硅衬底1及外延层2)上形成有场效应晶体管10及npn型双极晶体管20的BiCMOS晶体管构成。此外，p型硅衬底1及外延层2分别是本发明中的“半导体衬底”之一例。此外，场效应晶体管10及双极晶体管20分别是本发明中的“场效应晶体管”及“接合型晶体管”之一例。
作为场效应晶体管10的结构，在区域A，在外延层2的表面形成有n阱层11。而且，在n阱层11的表面隔开规定的间隔形成有p型源极区域12及p型漏极区域13。此外，源极区域12及漏极区域13分别是本发明中的“元件活性区域”之一例。此外，源极区域12及漏极区域13分别具有LDD(Lightly Doped Drain)结构。具体而言，源极区域12包括高浓度的p+型源极区域12a及低浓度的p型源极区域12b。同样，漏极区域13也包括高浓度的p+型漏极区域13a及低浓度的p型漏极区域13b。此外，在n阱层11的表面上的被源极区域12及漏极区域13所夹的位置形成有栅极绝缘膜14。在栅极绝缘膜14的表面上形成有栅电极15。此外，在栅极绝缘膜14及栅电极15的侧面上形成有侧壁16。
作为npn型双极晶体管20的结构，在区域B在外延层2的表面形成有p阱层21。在p阱层21的表面形成有n型发射极层22及p型基极层23。此外，在外延层2的表面与p阱层21隔开规定的间隔形成有n型集电极层24。此外，发射极层22、基极层23及集电极层24分别是本发明中的“元件活性区域”之一例。
在此，本实施方式中，在场效应晶体管10的p型源极区域12b、p型漏极区域13b及栅电极15的表面；和双极晶体管20的发射极层22、基极层23及集电极层24的各表面的规定区域分别形成有硅化物膜4。此外，硅化物膜4具有作为电极部的功能。此外，硅化物膜4是本发明中的“金属化合物膜”之一例。
此外，本实施方式中，在双极晶体管20的表面上，按照覆盖形成有硅化物膜4的区域以外区域的方式形成有由SiO2构成的第一氧化膜5。此外，以覆盖双极晶体管20的硅化物膜4的表面及第一氧化膜5的表面的方式形成有由SiO2构成的第二氧化膜6。此外，该第二氧化膜6按照还覆盖场效应晶体管10的表面的方式形成。而且，在区域A及区域B以覆盖所形成的第二氧化膜6表面的方式形成有由SiN构成的氮化膜7。此外，第一氧化膜5、第二氧化膜6及氮化膜7分别是本发明中的“界面准位抑制膜(界面准位抑制膜)”、“应力缓和膜”及“防湿膜”之一例。
下面，参照图1～图7说明本发明一实施方式的半导体装置100的制造工艺。
首先，如图2所示，在p型硅衬底1的表面上利用外延生长法形成n型外延层2。然后，在外延层2的规定区域利用LOCOS(local oxidation ofsilicon)法或者STI(shallow trench isolation)法等形成元件分离绝缘区域3。而且，利用热氧化法在外延层2的表面上形成SiO2膜。然后，在区域A，通过对外延层2离子注入n型杂质而形成n阱层11。在使用CVD法形成多晶硅膜之后，利用光刻技术及蚀刻技术形成栅电极15。此外，同样利用CVD法及蚀刻法在栅电极15的侧面上形成侧壁16。此外，在区域B，通过将p型杂质离子注入到外延层2而形成p阱层21。之后，除去用上述的热氧化法形成的SiO2膜的一部分，形成栅极氧化膜14。
然后，在区域A及区域B，利用CVD法形成由SiN构成的氮化膜30。此外，氮化膜30是本发明中的“缺陷抑制膜”之一例。而且，在区域A，通过在p型杂质的离子注入之后进行RTA(Rapid Thermal Anneal)而形成p+型源极区域12a、p型源极区域12b、p+型漏极区域13a及p型漏极区域13b。此外，在区域B，通过在将n型杂质及p型杂质分别离子注入到p阱层21的规定区域之后进行RTA，由此形成发射极层22及基极层23。此外，同样，通过在将n型杂质离子注入到外延层2之后进行RTA，由此形成集电极层24。此外，氮化膜30具有作为离子注入时用于抑制衬底表面的缺陷增加的缺陷抑制膜的功能。具体而言，这种情况的缺陷是指离子注入时因注入其它杂质而引起的电阻的增加。如以往那样，在使用氧化膜的情况下，氧化膜中所包含的氧被注入衬底而使电阻增加。通过如本申请那样使用氮化膜，可以抑制向衬底注入其它杂质。
然后，如图3所示，在利用湿式蚀刻技术将氮化膜30(参照图3)除去之后，如图4所示，利用CVD法堆积由SiO2构成的第一氧化膜5。然后，为了使对于双极晶体管20的第一氧化膜5的界面准位恢复而在氧气环境下进行退火工序。
然后，如图5所示，在区域B的规定区域形成抗蚀剂膜31之后，对第一氧化膜5进行蚀刻，形成开口。然后，将形成了开口的第一氧化膜5作为块掩模使用，进行硅化物工序(サリサイド工程)。由此，如图6所示，在区域A，在p型源极区域12b及p型漏极区域13b的表面形成硅化物膜4。此外，同样，在区域B，在发射极层22、基极层23及集电极层24的各表面的规定区域形成硅化物膜4。然后，如图7所示，利用CVD法形成由SiO2构成的第二氧化膜6。之后，如图1所示，使用CVD法形成由SiN构成的氮化膜7。然后，通过经由接触孔(未图示)在p型源极区域12b上、p型漏极区域13b上、栅电极15上、发射极层22上、集电极层23上及集电极层24上的各硅化物膜4上形成栓塞(未图示)，而形成半导体装置100。此外，也可以在形成栓塞的层的上层进一步形成(第二)防湿膜。如上所述，在区域A形成如下状态，即，以与场效应晶体管10的表面相接的方式形成第二氧化膜6，并且在第二氧化膜6的表面上形成有氮化膜7。此外，在区域B形成如下状态，即，以与双极晶体管20的表面相接的方式形成第一氧化膜5，并且在第一氧化膜5的表面上形成有第二氧化膜6。即，在区域B，氧化膜形成为由双层结构构成。而且，在区域A及区域B成为在第二氧化膜6的表面上形成有氮化膜7的状态。
在本实施方式中，双极晶体管20和由SiN构成的氮化膜7之间形成由SiO2构成的第一氧化膜5。由此，与直接将氮化膜7形成于双极晶体管20的表面上的情况相比较，可以减小双极晶体管20(特别是形成有发射极层22、集电极层23及集电极层24的区域)的表面所产生缺陷的密度(界面准位密度)。因此，可以抑制双极晶体管20的高速响应性(高频特性)的下降。
此外，在本实施方式中，通过在衬底表面形成第一氧化膜5，可以抑制双极晶体管20的界面准位密度的增加，并且，可以在硅化物工序将第一氧化膜5做成块膜。由此，可以抑制工序数的增加。
此外，在本实施方式中，在区域B为了形成硅化物膜4而通过蚀刻使第一氧化膜5的一部分形成开口时，在区域A将形成于场效应晶体管10的表面上的第一氧化膜5同时除去。另一方面，在区域A的场效应晶体管10的表面上也形成有以覆盖设置于区域B的开口部分的硅化物膜4的方式所形成的第二氧化膜6。由此，由于在第二氧化膜6上形成氮化膜7，因此，可以抑制场效应晶体管10的表面与氮化膜7直接接触。其结果，因为可以减小场效应晶体管10的表面所产生的缺陷密度，因此，可以抑制场效应晶体管10的高速响应性(高频特性)的降低。此外，在抑制高速响应性的降低的同时，可以利用氮化膜7来抑制场效应晶体管10的吸水性。
此外，在本实施方式中，由于可以将在区域B为了覆盖硅化物膜4而形成的第二氧化膜6作为在区域A的对于场效应晶体管10的氮化膜7的保护膜，因而可以使工序简化。
此外，以覆盖双极晶体管20的发射极层22上、基极层23上及集电极层24上的硅化物膜4的表面上的方式也形成第二氧化膜6。由此，使得第二氧化膜6能够缓和由于在形成于发射极层22上、基极层23上及集电极层24上的硅化物膜4上直接形成氮化膜而产生的压力(应力)。这是因为，与氮化膜对于硅化物膜的应力相比，氧化膜对于硅化物膜的应力要小。
此外，所说明的实施方式应理解为在所有方面只是例示而不是限制本发明。本发明的范围不是上述的实施方式的说明，而是由技术方案的范围指明，还包含在与技术方案的范围同等的意思及范围内的所有的变更。
例如，在上述实施方式中，作为包含双极晶体管的半导体装置之一例，公示了应用BiCMOS晶体管的情况，但本发明不限于此，在双极晶体管单体中也可以应用。
此外，在上述实施方式中，以将形成于半导体装置表面上的氧化膜做成包括第一氧化膜及第二氧化膜的双层结构为例进行了例示，但本发明不限于此，也可以是只包括第一氧化膜的单层结构。该情况下，在上述的半导体装置的制造工艺中，在进行了用于形成硅化物膜4的硅化物工序之后，利用CVD法等来形成氮化膜7。由此，就成为以与形成于区域B的双极晶体管的表面相接的方式形成第一氧化膜，并且在第一氧化膜的表面上形成有氮化膜的状态。
此外，在上述实施方式中，以在p型硅衬底上形成n型外延层为例进行了例示，但本发明不限于此，也可以在n型硅衬底上形成p型外延层。
此外，在上述实施方式中，以将本发明应用于包括双极晶体管和场效应晶体管(CMOS晶体管)的BiCMOS晶体管为例进行了例示，但是，双极晶体管无论是npn型及pnp型中的哪一种都可以应用本发明。此外，场效应晶体管无论是NMOS晶体管及PMOS晶体管中的哪一种都可以应用本发明。
本申请基于2008年2月1日提出的名称为半导体装置的制造方法、发明人为岛田聪、武田安弘和大竹诚治的日本专利申请JP2008-022366号主张优先权，本说明书以上述申请内容作为参考引用。
Claims (17)
1、一种半导体装置的制造方法，包括：
第一工序，所述第一工序在半导体衬底上形成抑制因杂质的注入而引起的缺陷增加的缺陷抑制膜；
第二工序，所述第二工序通过从所述缺陷抑制膜上注入所述杂质而在所述半导体衬底表面形成元件活性区域；
第三工序，所述第三工序除去所述缺陷抑制膜；以及
第四工序，所述第四工序在所述元件活性区域上形成抑制所述元件活性区域的界面准位上升的界面准位抑制膜，
所述缺陷抑制膜与所述界面准位抑制膜相比能够抑制所述缺陷的增加，
所述界面准位抑制膜与所述缺陷抑制膜相比能够抑制所述界面准位的上升。
2、如权利要求1所述的半导体装置的制造方法，其中，还包括：
第五工序，所述第五工序将所述元件活性区域上的所述界面准位抑制膜的一部分形成开口；
第六工序，所述第六工序通过对所述形成开口的所述元件活性区域的所述半导体衬底表面进行金属化而形成金属化合物膜；
第七工序，所述第七工序在所述金属化合物膜上形成应力缓和膜；以及
第八工序，所述第八工序在所述界面准位抑制膜上形成防湿膜。
3、如权利要求2所述的半导体装置的制造方法，其中，
所述应力缓和膜形成为与所述界面准位抑制膜和所述防湿膜相接。
4、如权利要求1所述的半导体装置的制造方法，其中，
所述第四工序包括通过将氧化膜堆积于所述半导体衬底上且在氧气环境下对所述氧化膜进行退火而形成所述界面准位抑制膜的工序。
5、如权利要求1所述的半导体装置的制造方法，其中，
在所述半导体衬底形成有接合型晶体管和场效应晶体管，
所述第二工序包括：
注入用于形成所述场效应晶体管的源极区域及漏极区域的杂质的工序；以及
注入用于形成所述接合型晶体管的发射极区域及集电极区域和基极区域中的任一区域的杂质的工序。
6、如权利要求1所述的半导体装置的制造方法，其中，
所述第一工序包括通过将硅氮化膜堆积于所述半导体衬底上而形成所述缺陷抑制膜的工序。
7、如权利要求1所述的半导体装置的制造方法，其中，
所述第三工序包括利用湿式蚀刻除去形成于所述半导体衬底上的所述缺陷抑制膜的工序。
8、如权利要求2所述的半导体装置的制造方法，其中，
在所述半导体衬底上形成有接合型晶体管和场效应晶体管，
所述第五工序包括将形成于所述半导体衬底上的界面准位抑制膜中所述接合型晶体管的元件活性区域上的一部分形成开口、并且将形成于所述场效应晶体管表面上的部分除去的工序。
9、如权利要求2所述的半导体装置的制造方法，其中，
所述第七工序包括通过将硅氧化膜堆积于所述金属化合物膜的表面上及所述界面准位抑制膜的表面上而形成所述应力缓和膜的工序。
10、如权利要求2所述的半导体装置的制造方法，其中，
所述第八工序包括通过将硅氮化膜堆积于所述应力缓和膜的表面上而形成所述防湿膜的工序。
11、一种半导体装置的制造方法，包括：
第一工序，所述第一工序在硅衬底上形成缺陷抑制膜，所述缺陷抑制膜包括抑制因杂质的注入而引起的缺陷增加的硅氮化膜；
第二工序，所述第二工序通过从所述缺陷抑制膜上注入所述杂质而在所述硅衬底表面形成元件活性区域；
第三工序，所述第三工序将所述缺陷抑制膜除去；以及
第四工序，所述第四工序在所述元件活性区域上形成包括抑制所述元件活性区域的界面准位上升的硅氧化膜的界面准位抑制膜。
12、如权利要求11所述的半导体装置的制造方法，其中，还包括：
第五工序，所述第五工序将所述元件活性区域上的所述界面准位抑制膜的一部分形成开口；
第六工序，所述第六工序通过对所述形成开口的所述元件活性区域的所述硅衬底表面进行硅化物化而形成金属硅化物膜；
第七工序，所述第七工序在所述金属硅化物膜上形成包括硅氧化膜的应力缓和膜；以及
第八工序，所述第八工序在所述界面准位抑制膜上形成包括硅氮化膜的防湿膜。
13、如权利要求12所述的半导体装置的制造方法，其中，
所述应力缓和膜形成为与所述界面准位抑制膜和所述防湿膜相接。
14、如权利要求11所述的半导体装置的制造方法，其中，
所述第四工序包括通过将硅氧化膜堆积于所述硅衬底上且在氧气环境下对所述硅氧化膜进行退火而形成所述界面准位抑制膜的工序。
15、如权利要求11所述的半导体装置的制造方法，其中，
在所述硅衬底上形成有接合型晶体管和场效应晶体管，
所述第二工序包括：
注入用于形成所述场效应晶体管的源极区域及漏极区域的杂质的工序；以及
注入用于形成所述接合型晶体管的发射极区域及集电极区域和基极区域中的任一区域的杂质的工序。
16、如权利要求11所述的半导体装置的制造方法，其中，
所述第三工序包括利用湿式蚀刻除去形成于所述硅衬底上的所述缺陷抑制膜的工序。
17、如权利要求12所述的半导体装置的制造方法，其中，
在所述硅衬底上形成有接合型晶体管和场效应晶体管，
所述第五工序包括将形成于所述硅衬底上的界面准位抑制膜中的所述接合型晶体管的元件活性区域上的一部分形成开口、并且将形成于所述场效应晶体管表面上的部分除去的工序。
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