CN102915971B - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，包括：提供一个半导体衬底，所述半导体衬底具有PFET区和NFET区，并且在所述半导体衬底上形成有栅极结构以及位于栅极结构两侧的源/漏区；在所述半导体衬底上形成应力材料层；在所述半导体衬底中的PFET源/漏区形成凹槽；去除覆盖在PFET区的残余的所述应力材料层；在所述凹槽中形成锗硅应力层；对所述半导体衬底进行退火处理，再去除覆盖在NFET区的所述应力材料层。根据本发明，可以省略嵌入式锗硅和应力记忆制造环节中相重复的工艺步骤，从而节约成本和缩短生产周期，尤其是通过降低热预算可以增强作用于半导体器件的应力。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种用于先进集成电路制造的整合嵌入式锗硅和应力记忆制造环节的工艺流程。
背景技术
对于45nm节点下的半导体制造工艺，可以提高载流子迁移率的的各种应力技术，例如双应力薄膜（DSL）、应力近临技术（SPT）和应力记忆技术（SMT），已经得到广泛地应用。其中，应用于PFET源/漏区的嵌入式锗硅（eSiGe）是提高PFET器件性能的最有效的应力技术。
现有技术披露了一种集成嵌入式锗硅、应力记忆和双应力薄膜的半导体器件制造工艺流程。在栅极图形化形成栅极结构之后，是嵌入式锗硅的制作流程，包括通过蚀刻在PFET将要形成源/漏区的部分形成凹槽，在所述凹槽中外延生长锗硅。接着，是后续的LDD注入、Halo注入以及形成位于栅极结构两侧的紧靠栅极结构的间隙壁结构和源/漏区注入。接下来，是应力记忆的工艺流程，包括沉积氮化硅拉应力层于器件表面、去除覆盖PFET部分的氮化硅拉应力层、退火以活化器件源/漏区、去除覆盖NFET部分的氮化硅拉应力层。接着，是后续的自对准硅化物的形成。接下来，是双应力薄膜的工艺流程，包括沉积氮化硅拉应力层于器件表面、去除覆盖PFET部分的氮化硅拉应力层、沉积氮化硅压应力层于器件表面、去除覆盖NFET部分的氮化硅压应力层。然后，按照标准的工艺流程完成整个半导体器件的制作。
上述工艺流程中，嵌入式锗硅和应力记忆是分别独立进行的，在二者应用于PFET部分的过程中，其中的一些工艺步骤是相似的，例如，都包含利用BARC和光致抗蚀剂作为掩膜覆盖NFET部分，继而对PFET的相应部分进行蚀刻。如果将嵌入式锗硅和应力记忆相结合，省略其中重复的工艺步骤，就可以优化半导体器件制造工艺流程，例如，缩短循环加工制造的时间，节约制造成本。最重要的是，可以降低相关热预算，由此可以显著提高作用于PFET部分的应力。
因此，需要开发一种用于先进集成电路制造的整合嵌入式锗硅和应力记忆制造环节的工艺流程，优化现有的半导体器件制造工艺流程。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供一个半导体衬底，所述半导体衬底具有PFET区和NFET区，并且在所述半导体衬底上形成有栅极结构以及位于栅极结构两侧的源/漏区；在所述半导体衬底上形成应力材料层；在所述半导体衬底中的PFET源/漏区形成凹槽；去除覆盖在PFET区的残余的所述应力材料层；在所述凹槽中形成锗硅应力层；对所述半导体衬底进行退火处理。
在本发明的方法中，还包括：在形成所述应力材料层之前，在所述半导体衬底上形成一氧化物层或氮氧化硅层。
在本发明的方法中，所述氧化物层或氮氧化硅层的厚度为80-150埃，优选100埃。
在本发明的方法中，所述应力材料层是氮化硅层；所述氮化硅层的厚度为150-500埃；所述氮化硅层是拉应力层。
在本发明的方法中，进一步包括：在所述栅极结构的两侧形成间隙壁结构。
在本发明的方法中，采用先干法蚀刻后湿法蚀刻的方法形成所述凹槽；采用先干法蚀刻后湿法蚀刻的方法形成所述凹槽，且所述干法蚀刻终止于覆盖在栅极结构两侧的间隙壁结构上的所述氧化物层或氮氧化硅层。
在本发明的方法中，去除覆盖在PFET区的残余的所述应力材料层终止于覆盖在PFET区的所述氧化物层或氮氧化硅层。
在本发明的方法中，所述凹槽的深度为200-800埃，优选400埃。
在本发明的方法中，采用外延生长工艺形成所述锗硅应力层；所述锗硅应力层的厚度为200-1000埃。
在本发明的方法中，所述退火处理是激光峰值退火；所述退火处理的温度为500-1300℃。
在本发明的方法中，进一步包括：在所述退火处理之后，去除覆盖在NFET区的所述应力材料层。
在本发明的方法中，进一步包括：在所述退火处理之后，去除覆盖在NFET区的所述应力材料层，去除所述半导体衬底上的残余的所述氧化物层或氮氧化硅层。
在本发明的方法中，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
根据本发明，可以省略嵌入式锗硅和应力记忆制造环节中相重复的工艺步骤，从而节约成本和缩短生产周期，尤其是通过降低热预算可以增强作用于半导体器件的应力。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为本发明提出的整合嵌入式锗硅和应力记忆的制造工艺的各步骤的示意性剖面图；
图2为本发明提出的整合嵌入式锗硅和应力记忆的制造工艺的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的用于先进集成电路制造的整合嵌入式锗硅和应力记忆制造环节的工艺流程。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图1A-图1F和图2来描述本发明提出的整合嵌入式锗硅和应力记忆的制造工艺的详细步骤。
参照图1A-图1F，其中示出了本发明提出的整合嵌入式锗硅和应力记忆的制造工艺的各步骤的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，所述隔离结构101为浅沟槽隔离(STI)结构，其将半导体衬底100分为NFET区和PFET区。所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述半导体衬底100上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅（SiO2）层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层可包括氮化硅（Si3N4）层；氮氧化物层可包括氮氧化硅（SiON）层。作为另一示例，所述栅极结构可以是半导体-氧化物-氮化物-氧化物-半导体（SONOS）层叠栅结构。
此外，作为示例，在所述半导体衬底100上还形成有位于栅极结构两侧且紧靠栅极结构的间隙壁结构。其中，间隙壁结构可以包括至少一层氧化物层和/或至少一层氮化物层。
上述形成阱(well)结构、隔离结构、栅极结构以及间隙壁结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。此外，在形成所述间隙壁结构之前，还包括LDD注入以在源/漏区形成轻掺杂漏（LDD）结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在形成所述间隙壁结构之后，还包括源/漏注入。
接下来，在所述半导体衬底100上沉积应力材料层103，覆盖所述半导体衬底100以及半导体衬底100上的栅极结构。所述应力材料层103为氮化硅层；所述氮化硅层为拉应力层，所述氮化硅层的厚度为150-500埃。在形成所述应力材料层103之前，还可以在所述半导体衬底100上形成一氧化物层或氮氧化硅层102；所述氧化物层或氮氧化硅层102的厚度为80-150埃，优选100埃。形成所述应力材料层的工艺优选化学气相沉积法。
这里，需要特别说明的是，在形成栅极结构之前，可以在所述半导体衬底100上形成一氧化物层或氮氧化硅层，以使半导体衬底100和隔离结构101在后续工艺步骤中免受不必要的损耗。
接着，如图1B所示，在所述应力材料层103上形成底部抗反射涂层（BARC）104和光致抗蚀剂层105，然后去除覆盖在PFET区的BARC和光致抗蚀剂层。
接着，如图1C所示，采用先干法蚀刻后湿法蚀刻的方法在所述半导体衬底100中的PFET源/漏区形成用于外延生长锗硅的凹槽106，所述凹槽106的深度为200-800埃，优选400埃。形成所述凹槽的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述，需要说明的是，所述干法蚀刻终止于覆盖在栅极结构两侧的间隙壁结构上的所述氧化物层或氮氧化硅层。
接下来，利用覆盖在NFET区的BARC和光致抗蚀剂层作为掩膜，去除覆盖在PFET区的残余的应力材料层，所述去除覆盖在PFET区的残余的应力材料层终止于覆盖在PFET区的氧化物层或氮氧化硅层。然后，去除覆盖在NFET区的BARC和光致抗蚀剂层。
接着，如图1D所示，在所述凹槽中形成锗硅应力层107。形成所述锗硅应力层107的工艺可以采用外延生长工艺，例如，低压化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）和分子束外延（MBE）。
这里，需要特别说明的是，虽然图1D中锗硅应力层107的上表面示出为与半导体衬底100的上表面齐平，但这仅是示例性的，本发明还包括锗硅应力层107的上表面与半导体衬底100的上表面不齐平的情况。例如，为了确保对沟道区施加适当的应力，所述锗硅应力层107的上表面通常都会高于半导体衬底100的上表面。所述锗硅应力层107的厚度为200-1000埃。
接着，如图1E所示，对所述半导体衬底100进行退火处理，以活化器件源/漏区，同时使器件栅极重新晶态化以记忆所述应力材料层产生的拉应力，从而在去除所述应力材料层之后使器件栅极将此拉应力持续作用于器件沟道区。所述退火处理可以是激光峰值退火，退火温度为500-1300℃。接下来，在所述退火处理步骤之后，去除覆盖在NFET区的所述应力材料层。
接着，如图1F所示，去除所述半导体衬底100上的残余的所述氧化物层或氮氧化硅层。
接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，通过整合嵌入式锗硅和应力记忆的制造环节，相比于嵌入式锗硅和应力记忆分别独立进行的制造工艺，可以省去嵌入式锗硅和应力记忆制造环节中相重复的工艺步骤：氧化物/氮化硅的沉积、PFET源/漏区将要形成凹槽部位的光刻、氧化物/氮化硅的蚀刻、光刻胶和BARC的去除、氮化硅的去除。由此，可以节约成本和缩短生产周期，尤其是通过降低热预算可以增强作用于半导体器件的应力。
参照图2，其中示出了本发明提出的整合嵌入式锗硅和应力记忆的制造工艺的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供一个半导体衬底，所述半导体衬底具有PFET区和NFET区，并且在所述半导体衬底上形成有栅极结构以及位于栅极结构两侧的源/漏区；
在步骤202中，在所述半导体衬底上形成应力材料层；
在步骤203中，在所述半导体衬底中的PFET源/漏区形成凹槽；
在步骤204中，去除覆盖在PFET区的残余的所述应力材料层；
在步骤205中，在所述凹槽中形成锗硅应力层；
在步骤206中，对所述半导体衬底进行退火处理，再去除覆盖在NFET区的所述应力材料层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (16)
1.一种半导体器件的制造方法，包括：
提供一个半导体衬底，所述半导体衬底具有PFET区和NFET区，并且在所述半导体衬底上形成有栅极结构以及位于栅极结构两侧的源/漏区；
在所述半导体衬底上形成氧化物层或氮氧化硅层；
在所述半导体衬底上形成应力材料层，以覆盖所述氧化物层或氮氧化硅层；
在所述半导体衬底中的PFET源/漏区形成凹槽；
去除覆盖在PFET区的残余的所述应力材料层，所述去除过程终止于覆盖在PFET区的栅极结构上的所述氧化物层或氮氧化硅层；
在所述凹槽中形成锗硅应力层；
对所述半导体衬底进行退火处理；
去除覆盖在NFET区的所述应力材料层和所述半导体衬底上的残余的所述氧化物层或氮氧化硅层。
2.根据权利要求1所述的方法，其特征在于，所述氧化物层或氮氧化硅层的厚度为80-150埃。
3.根据权利要求2所述的方法，其特征在于，所述氧化物层或氮氧化硅层的厚度为100埃。
4.根据权利要求1所述的方法，其特征在于，所述应力材料层是氮化硅层。
5.根据权利要求4所述的方法，其特征在于，所述氮化硅层的厚度为150-500埃。
6.根据权利要求4所述的方法，其特征在于，所述氮化硅层是拉应力层。
7.根据权利要求1所述的方法，其特征在于，进一步包括：在所述栅极结构的两侧形成间隙壁结构。
8.根据权利要求1所述的方法，其特征在于，采用先干法蚀刻后湿法蚀刻的方法形成所述凹槽。
9.根据权利要求7所述的方法，其特征在于，采用先干法蚀刻后湿法蚀刻的方法形成所述凹槽，且所述干法蚀刻终止于覆盖在栅极结构两侧的间隙壁结构上的所述氧化物层或氮氧化硅层。
10.根据权利要求1所述的方法，其特征在于，所述凹槽的深度为200-800埃。
11.根据权利要求10所述的方法，其特征在于，所述凹槽的深度为400埃。
12.根据权利要求1所述的方法，其特征在于，采用外延生长工艺形成所述锗硅应力层。
13.根据权利要求1所述的方法，其特征在于，所述锗硅应力层的厚度为200-1000埃。
14.根据权利要求1所述的方法，其特征在于，所述退火处理是激光峰值退火。
15.根据权利要求1所述的方法，其特征在于，所述退火处理的温度为500-1300℃。
16.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
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