JP4472972B2 - Ｃｍｏｓデバイスおよびその製造方法 - Google Patents

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Description

本発明は、一般的にはＣＭＯＳデバイスに関し、特に、超薄膜ＳＯＩ上の隆起ソース／ドレイン層を有するＣＭＯＳデバイスのプロセスに関する。
ＣＭＯＳ開発の間に、シリコン選択エピタキシを用いる従来の隆起ソース／ドレイン（ＲＳＤ）層の問題が認められた。シリコンの消費量が少ないＮｉＳｉ構成のような一部の解決法が開発されているが、これらは熱安定性不良のような様々な制約を有している。さらに、薄膜ＳＯＩ（silicon on insulator）基板上のＲＳＤ層を有する高性能ＣＭＯＳデバイスの従来のプロセスは以下の問題を免れない。まず、シリコン選択エピタキシを用いてＲＳＤデバイスを形成するという難問が存在する。ＲＳＤの従来のプロセスは、高温（典型的に＞８２５℃）での選択エピタキシャル成長と、ドープ・ソース／ドレイン（Ｓ／Ｄ）表面の前洗浄プロセスの際のケミカルエッチング／クリーンプロセスとを含む。このエピタキシャル（エピ）プロセスは、超薄ＳＯＩ上のＲＳＤを有するＣＭＯＳデバイスの製造を妨げる様々な技術上の問題の原因であると認められている。第１に、高温サイクルは、エピタキシャル工程の前にチャネル領域に既に導入されているドーパント（ソース／ドレイン拡張およびハロー）の過渡的増速拡散（ＴＥＤ）を生じさせる。これは、しきい値電圧（Ｖth）ロールオフのような重大な短チャネル効果を引き起こすと理解されている。
第２に、エピタキシャル層と基板上の既存のソース／ドレイン領域との間の界面は、エピタキシャル・プロセスの後で形成されるシリサイド層のかなり大きい変動性と均一性の欠乏とを生じさせ、そして、Ｓ／Ｄ抵抗の増加を生じさせ得る。第３に、この前洗浄プロセスは、同様に酸化物で形成される薄い浅いトレンチ分離（ＳＴＩ）領域にダメージを与える可能性がある。第４に、エピタキシャル層の残部（ファセット（facet））が、エピタキシャル・プロセスの際に側壁スペーサにおいて形成され、エピタキシャル・プロセスの後で打込まれることになるソース／ドレイン・ドーパントの可変分布の一因となり、デバイス性能に否定的な影響を与えることがある。総体的に、従来のエピタキシャル・プロセスは、ＣＭＯＳデバイスのプロセスにおいて複雑な界面化学を伴う。さらに、当該産業におけるＣＭＯＳ生産にとって従来のエピタキシャル・プロセスを実用的にすることは極めて困難であった。
したがって、従来のプロセスおよび構造の制約を克服する、超薄膜ＳＯＩ上の隆起ソース／ドレイン層を有する新規なＣＭＯＳデバイスおよびその製造方法に対する必要性が存在する。
上述の事項にかんがみて、本発明は、埋込酸化物（ＢＯＸ）層と、ＢＯＸ層の上のＳＯＩウェハと、ＳＯＩウェハの上のゲート誘電体と、ゲート誘電体の上のゲート領域と、付着材料を含みＳＯＩウェハに隣接する打込層と、打込層およびＳＯＩウェハの上のソース／ドレイン領域と、ゲート誘電体の上部表面より高い上部表面を有し、ソース／ドレイン領域に隣接する浅いトレンチ分離（ＳＴＩ）領域と、を備える隆起ソース／ドレインＳＯＩトランジスタ・デバイスを提供する。このデバイスは、さらに、ゲート領域を囲む少なくとも１つの絶縁スペーサを備える。ＳＯＩウェハは所定の厚さを有し、ソース／ドレイン領域はＳＯＩウェハの所定の厚さより大きい厚さを有する。さらに、ＳＴＩ領域はほぼ丸いコーナを有し、ＳＴＩ領域はソース／ドレイン領域の境界を成す。また、打込層は、ポリシリコンおよびアモルファスシリコンのうちの一方を含む。加えて、ソース／ドレイン領域はエピタキシャル関連欠陥がない。言い換えれば、ソース／ドレイン領域は、非エピタキシャル材料を含む。代替として、本発明の実施形態は、埋込酸化物（ＢＯＸ）層と、所定の厚さを有し、ＢＯＸ層の上のＳＯＩウェハと、ＳＯＩウェハの上のゲート構造と、ＢＯＸ層の上の第１の高さに配され、ゲート構造とＳＯＩウェハとの間に存在するゲート誘電体と、付着材料を含みＳＯＩウェハに隣接する打込層と、ＳＯＩウェハの所定の厚さより大きい厚さを有し、打込層およびＳＯＩウェハ内に存在するソース／ドレイン領域と、ＢＯＸ層の上に配されほぼ丸いコーナを有する浅いトレンチ分離（ＳＴＩ）領域であって、ＳＴＩ領域の上部表面がＢＯＸ層の上で第１の高さより高いＳＴＩ領域と、を備えるＣＭＯＳデバイスを提供する。ＣＭＯＳデバイスは、さらに、ゲート構造を囲む少なくとも１つの絶縁スペーサを備える。ＳＯＩウェハの所定の厚さは５５ナノメートルより薄く、ソース／ドレイン領域の厚さは２００〜３００オングストロームの範囲内である。さらに、打込層はポリシリコンおよびアモルファスシリコンのうちの一方を含む。
ＣＭＯＳデバイスを製造する方法は、所定の厚さを有するＳＯＩウェハを、埋込酸化物（ＢＯＸ）基板の上に付着する工程と、ＳＯＩウェハの上にゲート誘電体を形成する工程と、ＢＯＸ基板の上に、ほぼ丸いコーナを有するよう構成された浅いトレンチ分離（ＳＴＩ）領域を形成する工程と、ゲート誘電体の上にゲート構造を形成する工程と、ＳＯＩウェハの上に打込層を付着する工程と、ＳＯＩウェハおよび打込層内でＮ型ドーパント打込およびＰ型ドーパント打込のうちの一方を実行する工程と、デバイスを加熱して、打込層およびＳＯＩウェハから、ＳＯＩウェハの所定の厚さより大きい厚さを有するソース／ドレイン領域を形成する工程と、を含み、ゲート誘電体はＳＴＩ領域より低く配される。
この方法は、さらに、ゲート構造を囲む少なくとも１つの絶縁スペーサを形成する工程を含む。また、打込層は、ポリシリコンおよびアモルファスシリコンのうちの一方を含む。加えて、ゲート構造は、ＳＯＩウェハの上に第１ゲート・ポリシリコン層を付着する工程と、第１ゲート・ポリシリコン層の上に酸化物パッドを付着する工程と、酸化物パッドの上に犠牲窒化物層を付着する工程と、犠牲窒化物層の上に犠牲第２ゲート・ポリシリコン層を付着する工程と、によって形成される。ＳＯＩウェハの所定の厚さは５５ナノメートルより薄く、ソース／ドレイン領域の厚さは２００〜３００オングストロームの範囲内である。
本発明は、全てが高い使用可能度および製造可能度を有する、超薄ＳＯＩ上低温ＲＳＤ形成，ゲート・ポストドーピング，Ｓ／Ｄおよびポリシリコン・ドーピングの分離，およびゲート・スタック高さ低減のための固有の解決法を提供する。従来のデバイスおよびプロセスに対する本発明の種々の顕著な特徴が存在する。第１に本発明は、ＳＴＩ表面とゲート誘電体界面との間に高度差（ステップ）を与える。また、本発明によれば、従来のデバイスに固有の種々のエピタキシャルベースのＲＳＤ特性、例えば、ファセット，ポリシリコン粒子（polysilicon grain），酸素の界面濃度（interfacial concentration），ポリシリコン・ゲート上での選択エピタキシの横方向のオーバーグロース（overgrowth）などが存在しない。さらに、本発明によれば、非エピタキシャルＲＳＤポリシリコン層が、ＳＴＩ領域と活性領域との上に全体的に形成される。
本発明は、以下の利点を達成する。本発明は、エピに依存しないでＲＳＤを形成することにより、超薄ＳＯＩ上ＣＭＯＳのための選択エピベースのＲＳＤデバイスの基本的な問題の全てを解決する。同時に、本発明は、ソース／ドレイン上ポリシリコンをバッファ層として用いて、ポリシリコン・ゲートをポストドープする。また、本発明は、ＲＳＤポリシリコン平坦化と同一の化学機械研磨（ＣＭＰ）を用いてポリシリコン・ゲート高さの低減をもたらす。さらに、本発明は、高性能論理ＣＭＯＳデバイス製造のために従来のゲート構造を積極的にスケールして超薄ＳＯＩ上ＲＳＤを実現する。さらに、本発明は、階段状のＳＴＩとＳＴＩ表面をマーカとして用いるポリシリコン・エッチバックとによって形成されたソース／ドレイン電極を分離する方法を提供する。加えて、本発明は、パッド酸化物エッチングおよびライナ酸化の際にコーナを丸くすることにより、ＳＴＩ端部のステップ状コーナの周囲のポリシリコン・レールに付随する問題を解決する方法を提供する。
上述したように、従来のプロセスおよび構造の制約を克服する、超薄膜ＳＯＩ上の隆起ソース／ドレイン層を有する新規なＣＭＯＳデバイスおよびその製造方法に対する必要性が存在する。本発明は、従来のプロセスで使用されたシリコン選択エピタキシではなく、ポリシリコン付着と新たに設計されたエッチバック・プロセスの使用とによって隆起ソース／ドレイン層を有する極薄ＳＯＩ上のスケールダウンＣＭＯＳ構造を形成する方法を提供する。
理解の容易のために、ＣＭＯＳデバイス１，２の２分の１だけが図示される（例えば、ソース領域またはドレイン領域のいずれかのみが示される）。図１５（ａ）および１５（ｂ）は、全構造を示す。当業者は、構造の鏡像が実際にはデバイス１，２のそれぞれについて存在している（例えば、対応するドレインまたはソース領域が、それぞれ、ゲート構造４０の向こう側に存在する）ことを理解できる。本発明は、およそ以下のように動作する。図１５（ａ）に示すＮＦＥＴデバイス１を例として考えると、電気信号がソース／ドレイン領域７９（ａ），７９（ｂ）で入力し、チャネル領域２０を通過して相補形ドレイン／ソース領域７９（ａ），７９（ｂ）に達する。上述したように、ＣＭＯＳデバイス１，２の２分の１だけが図１（ａ）〜１４（ｂ）に示される。ＣＭＯＳデバイス１，２は、埋込酸化物層１０の上に形成されたほぼ丸いコーナ３７を有するＳＴＩ領域３５とゲート誘電体２５とを有し、ゲート誘電体２５は、ゲート４０とソース／ドレイン領域７９（ａ），７９（ｂ）との間の導電バリアとして機能する。本発明の固有の特徴は、ＳＴＩ領域３５の上部表面３６がゲート誘電体界面２５より構造上高いことである。これは有益である、というのは、プロセスの際に、高いＳＴＩ領域３５が、後続のエッチバック・プロセスが打込層６５の大部分を除去した後でさえ、打込層６５の一部が残留するのを可能にするからである。これは、基本的に非エピタキシャル・ベースのプロセスを可能にし、非エピタキシャル・ベースのプロセスは、ドーパントに対するＴＥＤ効果を除去し、さらに、しきい値電圧（Ｖth）ロールオフのような短チャネル効果を低減させるので、有益である。加えて、ほぼ丸いＳＴＩコーナ３７は、ポリシリコン付着が行われた後にＳＴＩ上に残留するポリシリコン残部の量を低減し、それによってデバイス性能を向上させる。
図面、特に図１（ａ）〜１８を参照すると、本発明の好適な実施形態が示される。本発明によって与えられるＮＦＥＴのためのプロセス工程の進行が図１（ａ）〜１５（ａ）に詳述される。一方、本発明によって与えられるＰＦＥＴのためのプロセス工程の進行が図１（ｂ）〜１５（ｂ）に詳述される。具体的には、図１（ａ）（ＮＦＥＴ）および１（ｂ）（ＰＦＥＴ）に示されるように、好ましくは厚さが５５ｎｍより薄い超薄ＳＯＩウェハ２０（例えばチャネル領域）を埋込酸化物領域１０の上に配する。その後、酸化物パッド２５および窒化物層３０をＳＯＩウェハ２０の上に順次付着させる。酸化物パッド２５は、（図５（ａ）および５（ｂ）に示される）チャネル領域２６を保護するために用いられる犠牲層であり、また、酸化物パッド２５のウェットエッチング除去の際に（図２（ａ）および２（ｂ）に示す）ＳＴＩ領域３５の丸いコーナの形成を促進するために用いられる。エッチング・プロセスの際に続いて除去されることになる窒化物層３０の厚さは、好ましくは、後続のＲＳＤ層の目標厚さとほぼ等しくなるように寸法合わせされて構成され、好ましくは、約２００〜３００オングストロームである。
図２（ａ）（ＮＦＥＴ）および２（ｂ）（ＰＦＥＴ）に示されるプロセスの次の工程において、窒化物／酸化物／ＳＯＩスタック１５をマスク・エッチングした後にＳＴＩ領域３５を形成する。このプロセスは、図４（ａ）および４（ｂ）に続いて示されるＳＴＩの丸いコーナ３７の形成を促進するＳＴＩライナ酸化を含む。
次に、図３（ａ）（ＮＦＥＴ）および３（ｂ）（ＰＦＥＴ）に示すように、ウェットエッチング・プロセスを用いて窒化物層３０を除去し、ＳＴＩ領域３５を用いてステップを構成する。結果として、ＳＴＩ表面３５がＳＯＩ表面２０より高くなる。その後、ウェットエッチング・プロセスを用いてパッド酸化物２５を除去し、同時に、図４（ａ）（ＮＦＥＴ）および４（ｂ）（ＰＦＥＴ）に最もよく示されるように、ＳＴＩ３５のコーナ３７を丸くする。ＳＴＩ３５のコーナ３７を丸くするこのプロセスは、起こり得るポリシリコン・レール問題がプロセスの次の工程で発生するのを阻止する。ポリシリコン・レール問題は、ポリシリコン反応性イオンエッチング（ＲＩＥ）の後にＳＴＩ境界の周囲にゲート・ポリシリコンの残部を残してデバイス性能に否定的な影響を与えることなどである。したがって、ＳＴＩ３５のコーナ３７を丸くすることにより、本発明は、丸いＳＴＩ領域を有さない従来のデバイスより好ましいデバイス性能を実現する。プロセスのこの段階において、ＳＯＩ表面２０より上方のＳＴＩ領域３５のステップ高さは、好ましくは約３００オングストロームである。
図５（ａ）（ＮＦＥＴ）および５（ｂ）（ＰＦＥＴ）は、（図示しない）テトラエチルオルソシリケート（ＴＥＯＳ）ハードマスクを用いてポリシリコン・ゲート・スタック４０をパターニングする本発明の次の工程を説明する。ポリシリコン・ゲート・スタック４０は、後の工程においてその高さが減少するよう構成される。ポリシリコン・ゲート・スタック４０は、ポリシリコン層４２を付着することによって形成され、好ましくは約１００ｎｍという目標スケールダウン高さを有する。次に、薄い酸化物層４４，窒化物層４６，およびバッファ・ダミー・ポリシリコン層４８を順次付着する。次に、ＲＩＥプロセスを実行し、ゲート・スタック４０を形成する。好ましくは約３００オングストロームのＳＴＩ３５が、ＳＴＩ３５の境界においてポリシリコン薄化（thinning）を生じさせる場合には、ポリシリコン４２付着の後にＣＭＰプロセスを用いてスタック４０を任意に平坦化してもよく、次に、薄い酸化物４４，窒化物４６，およびバッファ・ダミー・ポリシリコン４８を付着して、次に、ＲＩＥプロセスを実行してＳＴＩ３５の境界上のゲート・スタック４０を形成してもよい。
図６（ａ）（ＮＦＥＴ）および６（ｂ）（ＰＦＥＴ）に示すように、プロセスの次の工程は、ゲート再酸化であり、ここにおいて、ＳＯＩウェハ２０，ＳＴＩ領域３５，およびポリシリコン・ゲート・スタック４０の上に酸化物またはオキシナイトライド絶縁体層５０を付着する。さらに、図６（ａ）に示すように、Ｎ拡張／Ｎハロー打込がＳＯＩウェハ２０内で生じる。領域５１は結果として生じたＮ型無アニール・ドーピング領域を表し、一方領域５２は結果として生じたＰ型無アニール・ドーパント領域を表す。その後、低温酸化物（ＬＴＯ）キャップ５５を酸化物／オキシナイトライド層５０の上に付着する。ＬＴＯキャップ５５は図７（ａ）（ＮＦＥＴ）および７（ｂ）（ＰＦＥＴ）に最もよく示されている。任意で、ポリシリコン・ゲート４０の側面に沿って窒化物スペーサ６０を形成してもよい。図７（ｂ）に見られるように、Ｐ拡張／ハロー打込がＳＯＩウェハ２０内で生じる。領域５３は結果として生じたＰ型無アニール・ドーピング領域を表し、一方領域５４は結果として生じたＮ型無アニール・ドーパント領域を表す。
図８（ａ）（ＮＦＥＴ）および８（ｂ）（ＰＦＥＴ）は、窒化物スペーサ６０が大きくなる、ラピッド・サーマル化学的蒸着（ＲＴＣＶＤ）を用いる窒化物スペーサ６０のさらなる形成プロセスを説明する。さらに、スペーサ６０とＳＯＩウェハ２０との間に構成された部分と、スペーサ６０とポリシリコン・ゲート・スタック４０との間に構成された部分とを除いて、ＬＴＯキャップ５５および絶縁体層５０を除去する。図９（ａ）（ＮＦＥＴ）および９（ｂ）（ＰＦＥＴ）に示されるプロセスの次の工程において、好ましくは約６２０℃以下の低温で、ＮＦＥＴデバイス１およびＰＦＥＴデバイス２の上にポリシリコンの層６５を（例えば非エピタキシャルに）付着する。チャネル２０へのドーパント・マイグレーションを阻止するポリシリコン層６５を、減圧ＣＶＤ（ＬＰＣＶＤ）を用いて付着する。代わりに、（図示しない）アモルファス・シリコン層を、好ましくは低温でデバイス１，２の上に付着してもよい。こうして、従来のソース／ドレイン構造において用いられる従来のエピタキシャル成長手法と対照的なコンフォーマル付着手法を用いて、ドープ・ソース／ドレイン導体６５を形成する。これは、エピタキシャル欠陥のないコンフォーマル付着層６５を可能にする。
次に、図１０（ａ）（ＮＦＥＴ）および１０（ｂ）（ＰＦＥＴ）において、ＣＭＰプロセスを用いて（例えば当業者に知られているように黒曜石（Obsidian）ＣＭＰプロセスを用いてもよい）ポリシリコン層６５を平坦化し、ポリシリコン・ゲート４０の上の窒化物層４６を露出させる。図５（ａ）および５（ｂ）において示したプロセスの際に述べた任意のＣＭＰプロセスを用いない場合には、図３（ａ）および３（ｂ）に示したプロセスの際に生み出されたＳＴＩステップ３５に起因して、現行の黒曜石ＣＭＰプロセスによって窒化物表面４６が至る所で均一に露出することはないかもしれない。この場合には、窒化物４６の上のダミー・ポリシリコン層４８が露出し、かつ平坦化が達成されたときに黒曜石ＣＭＰプロセスを任意に終了してもよい。その後、ポリシリコン層４８のショート・エッチバック・プロセスを実行して窒化物表面４６を露出させる。くり返すと、図５（ａ）および５（ｂ）に示した工程で述べた任意のＣＭＰプロセスを用いる場合には、このエッチバック・プロセスは必要ない。上述した好ましいプロセスそして任意のプロセスのいずれを用いるかに関係なく、結果として生じた構造を図１０（ａ）（ＮＦＥＴ）および１０（ｂ）（ＰＦＥＴ）に示し、ここで、ゲート構造４０の窒化物層４６の上のダミー・ポリシリコン層４８が黒曜石ＣＭＰプロセスによって除去され、結果として、ポリシリコン・ゲート４０の高さが望ましい目標高さへ低減され、同時に、Ｓ／Ｄブロック・ポリシリコン層６５が形成される。
プロセスの次の工程において、本発明によれば、デバイス１，２にゲート・ポストドーピング打込みを実行する。具体的には、図１１（ａ）（ＮＦＥＴ）および１１（ｂ）（ＰＦＥＴ）に示すように、デバイス１，２は、中性化学種によるプレアモルファイゼーション（preamorphization）プロセスを受け、Ｎゲート・ドーピングおよびＰゲート・ドーピングのためのＮ型ドーパントおよびＰ型ドーパントがそれぞれ続く。こうして、Ｓ／Ｄ領域上の平坦化ポリシリコン６５は、ゲート・ドーピングをソース／ドレイン・ドーピングから分離させるバッファとして機能する。（領域５１，５４に加えて）領域６６，６７は、Ｎ型無アニール・ドーピング領域を表し、一方、（領域５２，５３に加えて）領域６８，６９はＰ型無アニール・ドーピング領域を表す。その後、図１２（ａ）（ＮＦＥＴ）および１２（ｂ）（ＰＦＥＴ）に示すように、ポリシリコン層６５は、ＳＴＩ酸化物表面３５上で停止するエッチバック（ドライエッチングまたは代わりに時限ウェットエッチング）プロセスを受ける。残留ポリシリコン６５は、隆起ソース／ドレイン領域を含む。さらに、ポリシリコンＲＳＤ６５を低温で付着したので、打込拡張ドーパントおよびハロー・ドーパントは著しい熱サイクルを受けない。したがって、上述したようなエピタキシャルベースのＲＳＤによるＴＥＤの問題は回避される。さらに、本発明は、ＳＴＩ領域３５とゲート誘電体２５界面との間に高度差（ステップ）を与える。すなわち、ＳＴＩ領域３５の上部表面３６は、ゲート誘電体界面２５より構造上高い。これは有益である。というのは、エッチバック・プロセスが大部分のポリシリコン層６５を除去した後でさえ、高いＳＴＩ領域３５がポリシリコン層６５の一部が残留するのを可能にしてドーパント打込のための非エピタキシャル層を与えるからである。
図１３（ａ）（ＮＦＥＴ）において、ＮＦＥＴ１はＮＦＥＴソース／ドレイン（ＮＳＤ）ヒ素打込みを受ける。既存の薄い窒化物スペーサ６０を用いてここでＮＳＤヒ素打込みを行うことにより、できる限りゲート・チャネル２６へ近接してＮ拡張／ＮＳＤドーピングを配置して、短チャネル特性を損なうことなく横方向のドーピング・レベルを最大にする。というのは、ヒ素はＰＦＥＴのホウ素と比べて遅いディフューザ（diffuser）だからである。こうして、領域５１，６７に加えて領域７１は、結果として生じたＮ型無アニール・ドーピング領域を表す。図１３（ｂ）に示すＰＦＥＴは前の工程から変化しないままである。
図１４（ａ）（ＮＦＥＴ）および１４（ｂ）（ＰＦＥＴ）において、第２の窒化物スペーサ６１を、ＲＴＣＶＤを用いて第１の窒化物スペーサ６０に隣接して付着させる。その後、ＲＩＥプロセスが、オーバーエッチングの際にポリシリコン・ゲート４０の上の薄い保護窒化物層４６を除去する。オーバーエッチングがＲＳＤ層７１，７２の表面８０に影響を及ぼす場合には、最終ＲＴＣＶＤ窒化物スペーサ付着の前に任意に（図示しない）ＬＴＯキャップを付着してＲＳＤ層７１，７２を保護してもよい。図１４（ｂ）は、最終窒化物スペーサ６１形成に続くＰＦＥＴソース／ドレイン（ＰＳＤ）ホウ素／ＢＦ2 打込を示し、これは十分な横方向の間隔を与えて後続の最終熱サイクルの際のＰＦＥＴデバイス２のホウ素の横方向の侵食（encroachment）を最小にする。領域５３，６９に加えて領域７２は、結果として生じたＰ型無アニール・ドーピング領域を表し、一方、領域５４は結果として生じたＮ型無アニール・ドーピング領域を表す。
その後、図１５（ａ）（ＮＦＥＴ）および１５（ｂ）（ＰＦＥＴ）に示すように、デバイス１，２は最終短時間アニール（ＲＴＡ）プロセスを受け、好ましくは９５０℃〜１１５０℃の温度で全てのドーパントをアニールする。非エピタキシャルＲＳＤ７１，７２は極低温で形成され、先行する他の熱サイクルは存在しないので、ＲＴＡプロセスは、デバイス１，２において全てのドーパントが受ける唯一のアニール・プロセスである。したがって、本発明は、高性能ディープサブ０．１μｍＣＭＯＳデバイス製造のための絶対最小のドーパント再分布を与える。（図１５（ａ）に示す）領域７３，８５，８６および（図１５（ｂ））に示す領域８７は、結果として生じたＮ型活性化ドーピング領域を表し、一方、（図１５（ａ）に示す）領域７４および（図１５（ｂ）に示す）領域７５，８８，８９は結果として生じたＰ型活性化ドーピング領域を表す。領域７０はデバイス１，２の活性領域を表す。デバイスの様々な領域が様々なドーピング，打込み，およびアニール・プロセスを受け、新たな材料特性と物理的構成とをもたらす。例えば、図１３（ａ）に示す領域６７は図１５（ａ）に示す領域７３になる。加えて、図１３（ａ）に示す領域５２は図１５（ａ）に示す領域７４になる。同様に、図１３（ａ）に示す領域５１の一部が図１５（ａ）に示す領域８５になる。さらに、図１３（ａ）に示す領域５１の他の部分が、図１５（ａ）に示す領域８６になる。さらに、図１４（ｂ）に示す領域６９が図１５（ｂ）に示す領域７５になる。加えて、図１４（ｂ）に示す領域５４が図１５（ｂ）に示す領域８７になる。また、図１４（ｂ）に示す領域５３が図１５（ｂ）に示す領域８８になる。同様に、図１４（ｂ）に示す領域６５が図１５（ｂ）に示す領域８９になる。最後に、図１３（ａ）および１４（ｂ）に示す領域７１，７２がそれぞれ、図１５（ａ）および１５（ｂ）にそれぞれ示す領域７９（ａ），７９（ｂ）になる。この後、シリサイド化および後工程がプロセスを完成させる（図示しない）。
ＣＭＯＳデバイス１，２を製造する方法を図１６のフロー図に示す。ここで、本方法は、ＳＯＩウェハ２０に隣接するＳＴＩ領域３５を形成する工程１００を含み、ＳＯＩウェハ２０はＮＦＥＴ領域５１とＰＦＥＴ領域５３とを有し、ＳＴＩ領域３５はほぼ丸いコーナ３７を有する。次の工程は、ＳＯＩウェハ２０の上にゲート構造４０を形成する工程１１０，ＳＯＩウェハ２０のＮＦＥＴ領域５１内でＮ拡張およびＮハロー打込を実行する工程１２０，および、ＳＯＩウェハ２０のＰＦＥＴ領域５３内でＰ拡張およびＰハロー打込を実行する工程１３０を含む。その後、ポリシリコンおよびアモルファスシリコンのうちの一方を好ましくは含む非エピタキシャル打込層６５を、約６２０℃以下の最低温度でＳＯＩウェハ２０の上に付着する（工程１４０）。プロセスの次の工程は、デバイス１，２の上にゲート・ポストドーピング打込を打込む工程１５０を含む。任意で、本方法は、ゲート構造４０に隣接する少なくとも１つの絶縁スペーサ６０，６１を形成する工程１５５を含む。次に、Ｎ型およびＰ型ソース／ドレイン打込を打込層６５内で実行する（工程１６０）。最後に、デバイス１，２は、約９５０℃〜約１１５０℃の範囲内の高温でのアニール・プロセスを受ける（工程１７０）。
図１７のフロー図に示すように、ＳＯＩウェハ２０の上に第１ゲート・ポリシリコン層４２を付着する工程１１２と、第１ゲート・ポリシリコン層４２の上に酸化物パッド４４を付着する工程１１４と、酸化物パッド４４の上に犠牲窒化物層４６を付着する工程１１６と、犠牲窒化物層４６の上に犠牲第２ゲート・ポリシリコン層４８を付着する工程１１８とによって、ゲート構造４０を形成する。
さらに、図１８のフロー図に示すように、本発明はＣＭＯＳデバイス１，２を製造する方法を提供する。ここで、本方法は、所定の厚さを有するＳＯＩウェハ２０を埋込酸化物基板１０の上に付着する工程２００を含む。次の工程は、ＳＯＩウェハ２０の上にゲート誘電体２５を形成する工程２１０を含む。次に、ＳＴＩ領域３５を埋込酸化物基板１０の上に形成する（工程２２０）。ここで、ＳＴＩ領域３５は、ほぼ丸いコーナ３７を有するよう構成され、ゲート誘電体２５は、ＳＴＩ領域３５より低く配される。次に、ゲート構造４０をゲート誘電体２５の上に形成し（工程２３０）、非エピタキシャル打込層６５をＳＯＩウェハ２０の上に付着する（工程２４０）。プロセスの次の工程は、ＳＯＩウェハ２０および打込層６５内でＮ型およびＰ型ドーパント打込を実行する工程２５０と、デバイス１，２を加熱して、打込層６５およびＳＯＩウェハ２０内にソース／ドレイン領域８５，８６，８８，８９を形成する工程２６０とを含み、ソース／ドレイン領域８５，８６，８８，８９は、ＳＯＩウェハ２０の所定の厚さより大きい厚さを有する。本方法は、ゲート構造４０を囲む少なくとも１つの絶縁スペーサ６０，６１を形成する工程２７０と、ＣＭＯＳデバイス１，２を高温でアニールする工程２８０とをさらに含む。
本発明は、全てが高い使用可能度と製造可能度を有する、超薄ＳＯＩ上低温ＲＳＤ形成，ゲート・ポストドーピング，Ｓ／Ｄおよびポリシリコン・ドーピングの分離，およびゲート・スタック高さ低減のための固有の解決法を与える。従来のデバイスおよびプロセスに対する本発明の種々の顕著な特徴が存在し、その一部を後段で述べる。第１に、本発明は、ＳＴＩ表面３５とゲート誘電体２５界面との間に高度差（ステップ）を与える。これは有益である。というのは、エッチバック・プロセスが大部分のポリシリコン層６５を除去した後でさえ、高いＳＴＩがポリシリコン層６５の一部が残留するのを可能にして、ドーパント打込のための非エピタキシャル層を与えるからである。また、本発明によれば、従来のデバイスに固有の種々のエピタキシャルベースのＲＳＤ特性、例えば、ファセット，ポリシリコン粒子，酸素の界面濃度，ポリシリコン・ゲート上での選択エピタキシの横方向のオーバーグロースなどは存在しない。さらに、本発明によれば、非エピタキシャルＲＳＤポリシリコン層６５を、ＳＴＩ領域３５および活性領域の上に全体的に形成する。したがって、シリサイド化の後、ソース／ドレイン領域（集合的に８５，８６，８８および８９）は、活性領域７９（ａ），７９（ｂ）間で短絡する。
本発明はおよそ以下のように動作する。図１５（ａ）に示すＮＦＥＴデバイス１を例として考えると、ソース／ドレイン領域７９（ａ），７９（ｂ）において電気信号が入力し、チャネル領域２０を通過して相補形ドレイン／ソース領域７９（ａ），７９（ｂ）に達する。こうして、本発明は、従来のトランジスタが機能するように機能する。一方、ＣＭＯＳデバイス１，２は、埋込酸化物層の上に形成されほぼ丸いコーナ３７を有するＳＴＩ領域３５と、ゲート４０とソース／ドレイン領域７４，８５，８６との間の導電バリアとして機能するゲート誘電体界面２５とを含む。本発明の固有の特徴は、ＳＴＩ領域３５の上部表面３６が、ゲート誘電体界面２５より構造上高いということである。これは有益である。というのは、プロセスの際、後続のエッチバック・プロセスが大部分の打込層６５を除去した後でさえ、高いＳＴＩ領域３５が打込層６５の一部が残留するのを可能にするからである。これは、基本的に非エピタキシャルベースのプロセスを可能にし、非エピタキシャルベースのプロセスは有益である。というのは、このプロセスが、ドーパントに対するＴＥＤ効果を除去し、しきい値電圧（Ｖth）ロールオフのような短チャネル効果を低減するからである。加えて、ほぼ丸いＳＴＩコーナ３７は、ポリシリコン付着が行われた後にＳＴＩ上に残留するポリシリコン残部の量を低減して、デバイス性能を向上させる。
本発明は、以下の利点を達成する。本発明は、エピに依存しないでＲＳＤを形成することによって超薄ＳＯＩ上ＣＭＯＳのための選択エピベースのＲＳＤデバイスの基本的な問題の全てを解決する。同時に、本発明は、バッファ層としてＳ／Ｄ上ポリシリコンを用いてポリシリコン・ゲートをポストドープする。また、本発明は、ＲＳＤポリシリコン平坦化と同一の化学機械研磨（ＣＭＰ）を用いてポリシリコン・ゲート高さの低減をもたらす。さらに、本発明は、高性能論理ＣＭＯＳデバイス製造のために従来のゲート構造を積極的にスケールして超薄ＳＯＩ上ＲＳＤを実現する。さらにまた、本発明は、階段状ＳＴＩとＳＴＩ表面をマーカとして用いるポリシリコン・エッチバックとによって形成されたＳ／Ｄ電極を分離する方法を提供する。加えて、本発明は、パッド酸化物エッチングおよびライナ酸化の際にコーナを丸くすることにより、ＳＴＩ端部のステップ状コーナの周囲のポリシリコン・レールに付随する問題を解決する方法を提供する。
上述の利点を組み合わせると、本発明は、極低温での付着を通じて隆起ソース／ドレイン領域を形成し、それによって、高温での選択エピベースの隆起ソース／ドレイン・プロセスによって生じる、薄ＳＯＩ上シリサイド形成、短チャネル劣化、およびエピ‐基板界面における欠陥関連問題のような問題を完全に回避することにより、超薄ＳＯＩ基板を用いる最高性能ＣＭＯＳデバイスの製造を可能にする。
好適な実施形態の点から本発明を説明したが、請求項の趣旨および範囲内の変更によって本発明を実施できることを当業者は理解できる。さらに、理解の容易のためにＣＭＯＳデバイス１，２の２分の１のみを図示した（例えば、ソース領域またはドレイン領域のいずれかのみが示される）が、実際にはデバイス１，２のそれぞれについて構造の鏡像が存在する（例えば、対応するドレイン領域またはソース領域がゲート構造４０の向こう側にそれぞれ存在する）ということを当業者は理解できる。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）埋込酸化物（ＢＯＸ）層と、前記ＢＯＸ層の上のＳＯＩウェハと、前記ＳＯＩウェハの上のゲート誘電体と、 前記ゲート誘電体の上のゲート領域と、付着材料を含み、前記ＳＯＩウェハに隣接する打込層と、前記打込層および前記ＳＯＩウェハの上のソース／ドレイン領域と、前記ソース／ドレイン領域に隣接し、前記ゲート誘電体の上部表面より高い上部表面を有する浅いトレンチ分離（ＳＴＩ）領域と、を備える隆起ソース／ドレイン（ＲＳＤ）ＳＯＩトランジスタ・デバイス。
（２）前記ゲート領域を囲む少なくとも１つの絶縁スペーサをさらに備える上記（１）記載のデバイス。
（３）前記ＳＯＩウェハは所定の厚さを有し、前記ソース／ドレイン領域は前記ＳＯＩウェハの所定の厚さより大きい厚さを有する上記（１）記載のデバイス。
（４）前記ＳＴＩ領域はほぼ丸いコーナを有し、前記ＳＴＩ領域は前記ソース／ドレイン領域の境界を成す上記（３）記載のデバイス。
（５）前記打込層は、ポリシリコンおよびアモルファスシリコンのうちの一方を含む上記（１）記載のデバイス。
（６）前記ソース／ドレイン領域はエピタキシャル関連欠陥がない上記（１）記載のデバイス。
（７）前記ソース／ドレイン領域は、非エピタキシャル材料を含む上記（１）記載のデバイス。
（８）埋込酸化物（ＢＯＸ）層と、所定の厚さを有し、前記ＢＯＸ層の上のＳＯＩウェハと、前記ＳＯＩウェハの上のゲート構造と、前記ＢＯＸ層の上の第１の高さに配され、前記ゲート構造と前記ＳＯＩウェハとの間に存在するゲート誘電体と、付着材料を含み、前記ＳＯＩウェハに隣接する打込層と、前記ＳＯＩウェハの所定の厚さより大きい厚さを有し、前記打込層および前記ＳＯＩウェハ内にあるソース／ドレイン領域と、ほぼ丸いコーナを有し、前記ＢＯＸ層の上に配された浅いトレンチ分離（ＳＴＩ）領域であって、前記ＳＴＩ領域の上部表面が前記ＢＯＸ層の上で前記第１の高さより高いＳＴＩ領域と、を備えるＣＭＯＳデバイス。
（９）前記ゲート構造を囲む少なくとも１つの絶縁スペーサをさらに備える上記（８）記載のＣＭＯＳデバイス。
（１０）前記ＳＯＩウェハの所定の厚さは５５ナノメートルより薄い上記（８）記載のＣＭＯＳデバイス。
（１１）前記ソース／ドレイン領域の厚さは２００〜３００オングストロームの範囲内である上記（８）記載のＣＭＯＳデバイス。
（１２）前記打込層は、ポリシリコンおよびアモルファスシリコンのうちの一方を含む上記（８）記載のＣＭＯＳデバイス。
（１３）ＣＭＯＳデバイスを製造する方法であって、前記方法は、所定の厚さを有するＳＯＩウェハを埋込酸化物（ＢＯＸ）基板の上に付着する工程と、前記ＳＯＩウェハの上にゲート誘電体を形成する工程と、ほぼ丸いコーナを有するよう構成される浅いトレンチ分離（ＳＴＩ）領域を前記ＢＯＸ基板の上に形成する工程と、前記ゲート誘電体の上にゲート構造を形成する工程と、前記ＳＯＩウェハの上に打込層を付着する工程と、前記ＳＯＩウェハおよび前記打込層内でＮ型ドーパント打込およびＰ型ドーパント打込のうちの一方を実行する工程と、前記デバイスを加熱して、前記打込層および前記ＳＯＩウェハから、前記ＳＯＩウェハの所定の厚さより大きい厚さを有するソース／ドレイン領域を形成する工程と、を含み、前記ゲート誘電体は前記ＳＴＩ領域より低く配される方法。
（１４）前記ゲート構造を囲む少なくとも１つの絶縁スペーサを形成する工程を、さらに含む上記（１３）記載の方法。
（１５）前記打込層は、ポリシリコンおよびアモルファスシリコンのうちの一方を含む上記（１３）記載の方法。
（１６）前記ゲート構造は、前記ＳＯＩウェハの上に第１ゲート・ポリシリコン層を付着する工程と、前記第１ゲート・ポリシリコン層の上に酸化物パッドを付着する工程と、前記酸化物パッドの上に犠牲窒化物層を付着する工程と、前記犠牲窒化物層の上に犠牲第２ゲート・ポリシリコン層を付着する工程と、によって形成される上記（１３）記載の方法。
（１７）前記ＳＯＩウェハの所定の厚さは、５５ナノメートルより薄い上記（１３）記載の方法。
（１８）前記ソース／ドレイン領域の厚さは、２００〜３００オングストロームの範囲内である上記（１３）記載の方法。
本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスの部分的に完成したＰＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスのＮＦＥＴ構成要素の概要図である。 本発明に係るＣＭＯＳデバイスのＰＦＥＴ構成要素の概要図である。 本発明の好適な方法を説明するフロー図である。 本発明の好適な方法を説明するフロー図である。 本発明の好適な方法を説明するフロー図である。
符号の説明
１ ＮＦＥＴデバイス
２ ＰＦＥＴデバイス
１０ 埋込酸化物領域
１５ 窒化物／酸化物／ＳＯＩスタック
２０ 超薄ＳＯＩウェハ
２５ 酸化物パッド
２６ ゲート・チャネル
３０ 窒化物層
３５ ＳＴＩ領域
３６ ＳＴＩ領域３５の上部表面
３７ ＳＴＩの丸いコーナ
４０ ゲート・スタック
４２ ポリシリコン層
４４ 酸化物層
４６ 窒化物層
４８ バッファ・ダミー・ポリシリコン層
５０ 絶縁体層
５１，５４，６６，６７，７１ Ｎ型無アニール・ドーピング領域
５２，５３，６８，６９，７２ Ｐ型無アニール・ドーパント領域
５５ 低温酸化物（ＬＴＯ）キャップ
６０ 窒化物スペーサ
６１ 第２の窒化物スペーサ
６５ ポリシリコン層
７３，８５，８６，８７ Ｎ型活性化ドーピング領域
７４，７５，８８，８９ Ｐ型活性化ドーピング領域
７９（ａ），（ｂ） ソース／ドレイン領域
８０ ＲＳＤ層７１，７２の表面

Claims (13)

  1. 埋込酸化物層と、
    前記埋込酸化物層の上のＳＯＩウェハと、
    前記ＳＯＩウェハの上のゲート誘電体と、
    前記ゲート誘電体の上のゲート領域と、
    前記ゲート領域の側面の上の絶縁体層と、
    前記絶縁体層の上の絶縁スペーサと、
    ６２０℃以下でポリシリコンまたはアモルファスシリコンを付着して形成され、前記ＳＯＩウェハに隣接する打込層と、
    前記打込層および前記ＳＯＩウェハ内にあるソース／ドレイン領域と、
    丸いコーナを有し、前記ソース／ドレイン領域に隣接し、前記ゲート誘電体の上部表面より高い上部表面を有する浅いトレンチ分離領域と、を備える隆起ソース／ドレインＳＯＩトランジスタ・デバイス。
  2. 前記絶縁体層が酸化物、オキシナイトライドおよび低温酸化物のいずれかを含み、前記絶縁スペーサが窒化物を含む、請求項１記載のデバイス。
  3. 前記ＳＯＩウェハは所定の厚さを有し、前記ソース／ドレイン領域は前記ＳＯＩウェハの所定の厚さより大きい厚さを有する請求項１記載のデバイス。
  4. 前記ソース／ドレイン領域はエピタキシャル関連欠陥がない請求項１記載のデバイス。
  5. 前記ソース／ドレイン領域は、非エピタキシャル材料を含む請求項１記載のデバイス。
  6. 埋込酸化物層と、
    所定の厚さを有し、前記埋込酸化物層の上のＳＯＩウェハと、
    前記ＳＯＩウェハの上のゲート構造と、
    上部表面が前記埋込酸化物層の上の第１の高さに配され、前記ゲート構造と前記ＳＯＩウェハとの間に存在するゲート誘電体と、
    前記ゲート構造の側面の上の絶縁体層と、
    前記絶縁体層の上の絶縁スペーサと、
    ６２０℃以下でポリシリコンまたはアモルファスシリコンを付着して形成され、前記ＳＯＩウェハに隣接する打込層と、
    前記ＳＯＩウェハの所定の厚さより大きい厚さを有し、前記打込層および前記ＳＯＩウェハ内にあるソース／ドレイン領域と、
    丸いコーナを有し、前記埋込酸化物層の上に配された浅いトレンチ分離領域であって、前記浅いトレンチ分離領域の上部表面が前記埋込酸化物層の上で前記第１の高さより高い浅いトレンチ分離領域と、を備えるＣＭＯＳデバイス。
  7. 前記絶縁体層が酸化物、オキシナイトライドおよび低温酸化物のいずれかを含み、前記絶縁スペーサが窒化物を含む、請求項６記載のＣＭＯＳデバイス。
  8. 前記ＳＯＩウェハの所定の厚さは５５ナノメートルより薄い請求項６記載のＣＭＯＳデバイス。
  9. 前記ソース／ドレイン領域の厚さは２００〜３００オングストロームの範囲内である請求項６記載のＣＭＯＳデバイス。
  10. ＣＭＯＳデバイスを製造する方法であって、前記方法は、
    所定の厚さを有するＳＯＩウェハを埋込酸化物層の上に付着する工程と、
    前記ＳＯＩウェハの上にゲート誘電体を形成する工程と、
    丸いコーナを有するよう構成される浅いトレンチ分離領域を前記埋込酸化物層の上に形成する工程と、
    前記ゲート誘電体の上にゲート構造を形成する工程と、
    前記ゲート構造の側面の上に絶縁体層を形成する工程と、
    前記絶縁体層の上に絶縁スペーサを形成する工程と、
    前記ＳＯＩウェハの上に６２０℃以下でポリシリコンまたはアモルファスシリコンの打込層を付着する工程と、
    前記ＳＯＩウェハおよび前記打込層内でＮ型ドーパント打込およびＰ型ドーパント打込のうちの一方を実行する工程と、
    前記デバイスを加熱して、前記打込層および前記ＳＯＩウェハから、前記ＳＯＩウェハの所定の厚さより大きい厚さを有するソース／ドレイン領域を形成する工程と、
    を順次行うこと含み、
    前記ゲート誘電体は前記浅いトレンチ分離領域より低く配される方法。
  11. 前記ゲート構造は、
    前記ＳＯＩウェハの上に第１ゲート・ポリシリコン層を付着する工程と、
    前記第１ゲート・ポリシリコン層の上に酸化物パッドを付着する工程と、
    前記酸化物パッドの上に犠牲窒化物層を付着する工程と、
    前記犠牲窒化物層の上に犠牲第２ゲート・ポリシリコン層を付着する工程と、によって形成される請求項１０記載の方法。
  12. 前記ＳＯＩウェハの所定の厚さは、５５ナノメートルより薄い請求項１０記載の方法。
  13. 前記ソース／ドレイン領域の厚さは、２００〜３００オングストロームの範囲内である請求項１０記載の方法。
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